JPH10178162A - Ｓｏｉ埋込プレート・トレンチ・キャパシタ - Google Patents
Ｓｏｉ埋込プレート・トレンチ・キャパシタInfo
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- JPH10178162A JPH10178162A JP9318251A JP31825197A JPH10178162A JP H10178162 A JPH10178162 A JP H10178162A JP 9318251 A JP9318251 A JP 9318251A JP 31825197 A JP31825197 A JP 31825197A JP H10178162 A JPH10178162 A JP H10178162A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】 （修正有）
【課題】 トレンチ・キャパシタを有するＤＲＡＭ記憶
セルをＳＯＩ基板に形成する。 【解決手段】 １）第１のトレンチを、単結晶デバイス
層と埋込酸化物層を貫通して基板本体内部にわずかに達
する第１の深さまで異方性エッチングする。２）第１の
トレンチの側面に沿って第１の深さに達する拡散障壁カ
ラーを形成する。３）第１のトレンチによって露出した
基板本体を第２の深さまで異方性エッチングし、第２の
トレンチによって露出した基板本体のシリコンをトレン
チ・キャパシタの第１の電極とする。４）第２のトレン
チによって露出した基板本体表面にノード誘電体層を形
成する。５）ドープされたポリシリコン・プラグを第１
と第２のトレンチ内に形成してトレンチ・キャパシタの
第２の電極とし、プラグをＦＥＴのドレイン領域に接触
させる。
セルをＳＯＩ基板に形成する。 【解決手段】 １）第１のトレンチを、単結晶デバイス
層と埋込酸化物層を貫通して基板本体内部にわずかに達
する第１の深さまで異方性エッチングする。２）第１の
トレンチの側面に沿って第１の深さに達する拡散障壁カ
ラーを形成する。３）第１のトレンチによって露出した
基板本体を第２の深さまで異方性エッチングし、第２の
トレンチによって露出した基板本体のシリコンをトレン
チ・キャパシタの第１の電極とする。４）第２のトレン
チによって露出した基板本体表面にノード誘電体層を形
成する。５）ドープされたポリシリコン・プラグを第１
と第２のトレンチ内に形成してトレンチ・キャパシタの
第２の電極とし、プラグをＦＥＴのドレイン領域に接触
させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体の製
造に関し、詳細には半導体メモリ用の埋込プレートを有
するシリコン・オン・インシュレータ（ＳＯＩ）基板上
に構築されるトレンチ・キャパシタに関する。
造に関し、詳細には半導体メモリ用の埋込プレートを有
するシリコン・オン・インシュレータ（ＳＯＩ）基板上
に構築されるトレンチ・キャパシタに関する。
【０００２】
【従来の技術】ＳＯＩ基板技術は半導体の分野で周知で
あり、ＳＯＩを使って半導体デバイスを作成すると、放
射線損傷を受け難く、基板のキャパシタンスが小さく、
標準のシリコン基板よりも低い電圧でデバイスを動作さ
せることができることが認識されている。メモリ技術、
特に動的ランダム・アクセス・メモリ（ＤＲＡＭ）技術
は、一枚のチップにより多くのビットを集積する方向で
開発が続けられてきた。現在、６４Ｍｂｉｔチップは製
造段階にあり、２５６Ｍｂｉｔチップは多くの企業で開
発段階にある。デバイス数の増加の影響を相殺するた
め、より小さな設計フィーチャが採用されて、チップの
大きさは小さく維持されている。トレンチ・キャパシタ
はデータ記憶用のＤＲＡＭで広く使われているので、本
発明の記述においても、ＤＲＡＭを使って全ての議論を
進めることにする。これにより、トレンチ・キャパシタ
・デバイスとその製造方法の現況技術を概観することが
でき、したがって本発明の新規な特徴の議論が容易にな
るであろう。ただし、本発明は他の用途にも使用できる
ことを了解されたい。通常のＤＲＡＭセルは、１つのト
ランジスタとそれに接続した１つのキャパシタを使用す
る。ＤＲＡＭのセルおよび回路の一般的レイアウトを図
１に示す。ＤＲＡＭの１ビットは、１つのトランジスタ
と１つのキャパシタから成り、キャパシタにそのデバイ
ス・ビットのメモリ状態の標識となる電荷を貯える。本
発明では、キャパシタはトレンチ（スタック式キャパシ
タ、プレーナ・キャパシタと対比される）内に作成さ
れ、トランジスタは既に述べた理由からＳＯＩ基板上に
作成される。トレンチ・キャパシタとＦＥＴトランジス
タを組み合わせるコンセプトとその製造方法は当分野で
は周知であるが、ＳＯＩ基板と小型（高密度）の記憶セ
ルを使用するには、トラブルが少なく簡単に製造できる
方法の開発が求められる。
あり、ＳＯＩを使って半導体デバイスを作成すると、放
射線損傷を受け難く、基板のキャパシタンスが小さく、
標準のシリコン基板よりも低い電圧でデバイスを動作さ
せることができることが認識されている。メモリ技術、
特に動的ランダム・アクセス・メモリ（ＤＲＡＭ）技術
は、一枚のチップにより多くのビットを集積する方向で
開発が続けられてきた。現在、６４Ｍｂｉｔチップは製
造段階にあり、２５６Ｍｂｉｔチップは多くの企業で開
発段階にある。デバイス数の増加の影響を相殺するた
め、より小さな設計フィーチャが採用されて、チップの
大きさは小さく維持されている。トレンチ・キャパシタ
はデータ記憶用のＤＲＡＭで広く使われているので、本
発明の記述においても、ＤＲＡＭを使って全ての議論を
進めることにする。これにより、トレンチ・キャパシタ
・デバイスとその製造方法の現況技術を概観することが
でき、したがって本発明の新規な特徴の議論が容易にな
るであろう。ただし、本発明は他の用途にも使用できる
ことを了解されたい。通常のＤＲＡＭセルは、１つのト
ランジスタとそれに接続した１つのキャパシタを使用す
る。ＤＲＡＭのセルおよび回路の一般的レイアウトを図
１に示す。ＤＲＡＭの１ビットは、１つのトランジスタ
と１つのキャパシタから成り、キャパシタにそのデバイ
ス・ビットのメモリ状態の標識となる電荷を貯える。本
発明では、キャパシタはトレンチ（スタック式キャパシ
タ、プレーナ・キャパシタと対比される）内に作成さ
れ、トランジスタは既に述べた理由からＳＯＩ基板上に
作成される。トレンチ・キャパシタとＦＥＴトランジス
タを組み合わせるコンセプトとその製造方法は当分野で
は周知であるが、ＳＯＩ基板と小型（高密度）の記憶セ
ルを使用するには、トラブルが少なく簡単に製造できる
方法の開発が求められる。
【０００３】ヨーン（Yoon）（米国特許第４９９９３１
２号）は、側壁に障壁ライナをもつ第１のトレンチと第
１のトレンチの下の障壁ライナをもたない第２のトレン
チを形成して、第２のトレンチの側壁を選択的にドーピ
ングできるようにしたトレンチ・キャパシタの形成方法
を記載している。ヨーンのデバイスは、シリコン基板上
に作成されている。ワタナベ（米国特許第５３０９００
８号）は、始めに上部トレンチをわずかに口径を大きく
して作成し、続いてこの下に下部トレンチを作成する多
少異なる方法を記載している。シリコン基板上に作成さ
れるワタナベのトレンチは、上部トレンチの側壁が絶縁
性の拡散障壁で裏打ちされており、ドーパントを下部ト
レンチの側壁から内部に拡散させて、このドープされた
シリコン側壁をキャパシタの電極とする。下部トレンチ
の壁面を覆う絶縁性の薄膜がキャパシタの誘電体とな
り、トレンチは導電性のポリシリコンで埋められ、キャ
パシタの第２の電極となる。シュー（Hsu）他（米国特
許第５３８４２７７号）は、キャパシタ−ドレイン間の
ストラップの作成工程とソースおよびドレインのコンタ
クトの作成工程を組み合わせることによって加工シーケ
ンスを簡単にすることを試みている。ラージェエヴァク
マル（Rajeevakumar）（米国特許第５４０６５１５号）
は、ｐ+基板上のｐ-エピ層中に形成したｎウェル内にＣ
ＭＯＳを作成するトレンチ・キャパシタＤＲＡＭについ
て記載している。第５４０６５１５号特許では、トレン
チ壁面の上部のｎウェル領域に拡散リングを形成し、こ
れによって蓄積電荷のリークを低減することを記述して
いる。以上の引例は全て、シリコン基板上にトレンチ・
キャパシタＤＲＡＭを形成することを教示しており、そ
れぞれの違いは、工程と構造を付加的に変更しているこ
とであって、これによりＤＲＡＭ性能の改善あるいは工
程の複雑さの低減をはかっている。
２号）は、側壁に障壁ライナをもつ第１のトレンチと第
１のトレンチの下の障壁ライナをもたない第２のトレン
チを形成して、第２のトレンチの側壁を選択的にドーピ
ングできるようにしたトレンチ・キャパシタの形成方法
を記載している。ヨーンのデバイスは、シリコン基板上
に作成されている。ワタナベ（米国特許第５３０９００
８号）は、始めに上部トレンチをわずかに口径を大きく
して作成し、続いてこの下に下部トレンチを作成する多
少異なる方法を記載している。シリコン基板上に作成さ
れるワタナベのトレンチは、上部トレンチの側壁が絶縁
性の拡散障壁で裏打ちされており、ドーパントを下部ト
レンチの側壁から内部に拡散させて、このドープされた
シリコン側壁をキャパシタの電極とする。下部トレンチ
の壁面を覆う絶縁性の薄膜がキャパシタの誘電体とな
り、トレンチは導電性のポリシリコンで埋められ、キャ
パシタの第２の電極となる。シュー（Hsu）他（米国特
許第５３８４２７７号）は、キャパシタ−ドレイン間の
ストラップの作成工程とソースおよびドレインのコンタ
クトの作成工程を組み合わせることによって加工シーケ
ンスを簡単にすることを試みている。ラージェエヴァク
マル（Rajeevakumar）（米国特許第５４０６５１５号）
は、ｐ+基板上のｐ-エピ層中に形成したｎウェル内にＣ
ＭＯＳを作成するトレンチ・キャパシタＤＲＡＭについ
て記載している。第５４０６５１５号特許では、トレン
チ壁面の上部のｎウェル領域に拡散リングを形成し、こ
れによって蓄積電荷のリークを低減することを記述して
いる。以上の引例は全て、シリコン基板上にトレンチ・
キャパシタＤＲＡＭを形成することを教示しており、そ
れぞれの違いは、工程と構造を付加的に変更しているこ
とであって、これによりＤＲＡＭ性能の改善あるいは工
程の複雑さの低減をはかっている。
【０００４】ＳＯＩウェーハでは、シリコン基板は、ト
ランジスタの形成される単結晶デバイス層から物理的に
隔離されている。そのため、トレンチ・キャパシタ電極
とトランジスタのドレイン電極および共通電位の外部電
極との電気的接続は、明瞭でなく、また直接的でもな
い。シェ（Hsieh）他（米国特許第５４６６６２５号）
は、ＳＯＩ基板を用いているが、トレンチは単に絶縁体
をはさんで堆積させるポリシリコン電極層を支持する空
間として利用されているだけである。下部ポリシリコン
層は、縦型ＦＥＴのソース領域を画定するためにパター
ン付けしたエピ層と側面で接触する。さらにシェ他は、
ポリシリコン層をドレインとした縦型ＦＥＴトランジス
タの構築１５まで進んでいる。ブロンナー（Bronner）
他（米国特許第５５０８２１９号）は、トレンチ・キャ
パシタを有するＳＯＩ ＤＲＡＭについて記述してお
り、そこではトレンチ内のポリシリコン層のストラップ
がポリシリコンのキャパシタ電極とデバイス層（ドレイ
ン領域）の側面を接続している。この方法は、深いトレ
ンチ・キャパシタ間にポリシリコンの電界シールド層を
形成することを教示しているが、トレンチ・キャパシタ
それ自体の形成については言及していない。ハヤシ（米
国特許第４８２０６５２号）はエピタキシャル過成長法
によるＳＯＩウェーハの製造とトレンチ・キャパシタの
形成を統合した方法を教示している。ここでは、トレン
チを、埋込酸化物の開口部と意図的にずらし、それによ
ってトレンチ・キャパシタ・プレートの側壁をエピタキ
シャル層に接続し、続いて、内部の電極をストラップを
用いてトランジスタに接続している。エピタキシャル過
成長させたシリコンはＴＦＴトランジスタに適している
が、良好な単結晶膜を得ることや単結晶ＦＥＴデバイス
を作ることが困難である。
ランジスタの形成される単結晶デバイス層から物理的に
隔離されている。そのため、トレンチ・キャパシタ電極
とトランジスタのドレイン電極および共通電位の外部電
極との電気的接続は、明瞭でなく、また直接的でもな
い。シェ（Hsieh）他（米国特許第５４６６６２５号）
は、ＳＯＩ基板を用いているが、トレンチは単に絶縁体
をはさんで堆積させるポリシリコン電極層を支持する空
間として利用されているだけである。下部ポリシリコン
層は、縦型ＦＥＴのソース領域を画定するためにパター
ン付けしたエピ層と側面で接触する。さらにシェ他は、
ポリシリコン層をドレインとした縦型ＦＥＴトランジス
タの構築１５まで進んでいる。ブロンナー（Bronner）
他（米国特許第５５０８２１９号）は、トレンチ・キャ
パシタを有するＳＯＩ ＤＲＡＭについて記述してお
り、そこではトレンチ内のポリシリコン層のストラップ
がポリシリコンのキャパシタ電極とデバイス層（ドレイ
ン領域）の側面を接続している。この方法は、深いトレ
ンチ・キャパシタ間にポリシリコンの電界シールド層を
形成することを教示しているが、トレンチ・キャパシタ
それ自体の形成については言及していない。ハヤシ（米
国特許第４８２０６５２号）はエピタキシャル過成長法
によるＳＯＩウェーハの製造とトレンチ・キャパシタの
形成を統合した方法を教示している。ここでは、トレン
チを、埋込酸化物の開口部と意図的にずらし、それによ
ってトレンチ・キャパシタ・プレートの側壁をエピタキ
シャル層に接続し、続いて、内部の電極をストラップを
用いてトランジスタに接続している。エピタキシャル過
成長させたシリコンはＴＦＴトランジスタに適している
が、良好な単結晶膜を得ることや単結晶ＦＥＴデバイス
を作ることが困難である。
【０００５】このため、製造可能で、自己整合性の接触
構造を有し、ＳＯＩ基板上に形成したトランジスタと容
易に統合できるキャパシタをもたらす改良されたトレン
チ形成法が求められている。
構造を有し、ＳＯＩ基板上に形成したトランジスタと容
易に統合できるキャパシタをもたらす改良されたトレン
チ形成法が求められている。
【０００６】
【発明が解決しようとする課題】本発明の一目的は、Ｓ
ＯＩ基板中に高密度記憶デバイスを形成する方法を開発
することにある。
ＯＩ基板中に高密度記憶デバイスを形成する方法を開発
することにある。
【０００７】本発明の他の目的は、ＳＯＩ基板中にトレ
ンチ記憶キャパシタを形成する方法を開発することにあ
る。
ンチ記憶キャパシタを形成する方法を開発することにあ
る。
【０００８】本発明の他の目的は、自己整合プロセスに
よりトレンチ・キャパシタの一方の電極となる基板プレ
ートを形成することにある。
よりトレンチ・キャパシタの一方の電極となる基板プレ
ートを形成することにある。
【０００９】本発明の他の目的は、既存の製造工程に容
易に組み込める方法を開発することにある。
易に組み込める方法を開発することにある。
【００１０】
【課題を解決するための手段】トレンチ・キャパシタを
有するＤＲＡＭ記憶セルをＳＯＩ基板中に形成する方法
を開示する。この方法は、デバイス層内のソース領域、
ドレイン領域、チャネル領域、デバイス層上のゲート酸
化物層、およびチャネル領域を覆うゲート電極からなる
電界効果トランジスタ（ＦＥＴ）を形成するものであ
る。トレンチ・キャパシタは、以下の工程により形成さ
れる。１）デバイス層を覆ってマスク層を形成し、トレ
ンチに対応する開口部をマスク層中にパターン付けす
る。２）マスク層の開口部に対応する第１のトレンチ
を、単結晶デバイス層と埋込酸化物層を貫通して基板本
体内部にわずかに達する第１の深さまで異方性エッチン
グする。３）第１のトレンチの側面に沿って第１の深さ
に達する拡散障壁カラーを形成する。４）第１のトレン
チによって露出した基板本体を第２の深さまで異方性エ
ッチングし、第２のトレンチによって露出した基板本体
のシリコンをトレンチ・キャパシタの第１の電極とす
る。５）第２のトレンチによって露出した基板本体表面
にノード誘電体層を形成する。６）ドープされたポリシ
リコン・プラグを第１と第２のトレンチ内に形成してト
レンチ・キャパシタの第２の電極とし、さらに前記プラ
グをＦＥＴのドレイン領域に接触させる。キャパシタの
第１の電極と接触するように、基板本体への別個基板コ
ンタクト接続を表面側あるいは裏面側を通して形成す
る。隣接するトランジスタ間に酸化物の絶縁領域を形成
すると、ＳＯＩ−ＤＲＡＭは完成する。
有するＤＲＡＭ記憶セルをＳＯＩ基板中に形成する方法
を開示する。この方法は、デバイス層内のソース領域、
ドレイン領域、チャネル領域、デバイス層上のゲート酸
化物層、およびチャネル領域を覆うゲート電極からなる
電界効果トランジスタ（ＦＥＴ）を形成するものであ
る。トレンチ・キャパシタは、以下の工程により形成さ
れる。１）デバイス層を覆ってマスク層を形成し、トレ
ンチに対応する開口部をマスク層中にパターン付けす
る。２）マスク層の開口部に対応する第１のトレンチ
を、単結晶デバイス層と埋込酸化物層を貫通して基板本
体内部にわずかに達する第１の深さまで異方性エッチン
グする。３）第１のトレンチの側面に沿って第１の深さ
に達する拡散障壁カラーを形成する。４）第１のトレン
チによって露出した基板本体を第２の深さまで異方性エ
ッチングし、第２のトレンチによって露出した基板本体
のシリコンをトレンチ・キャパシタの第１の電極とす
る。５）第２のトレンチによって露出した基板本体表面
にノード誘電体層を形成する。６）ドープされたポリシ
リコン・プラグを第１と第２のトレンチ内に形成してト
レンチ・キャパシタの第２の電極とし、さらに前記プラ
グをＦＥＴのドレイン領域に接触させる。キャパシタの
第１の電極と接触するように、基板本体への別個基板コ
ンタクト接続を表面側あるいは裏面側を通して形成す
る。隣接するトランジスタ間に酸化物の絶縁領域を形成
すると、ＳＯＩ−ＤＲＡＭは完成する。
【００１１】
【発明の実施の形態】図１に、トランジスタ３０とキャ
パシタ４０をそれぞれ１つ使った従来のＤＲＡＭ記憶セ
ルを示す。ビット線１０は、トランジスタ３０のソース
領域５０に、ワード線２０はトランジスタのゲート領域
６０側にそれぞれ接続し、キャパシタ４０の一方の電極
４５は、同じトランジスタのドレイン７０側に接続して
いる。このようなセルの動作は、当分野では周知であ
り、ここでは言及しない。
パシタ４０をそれぞれ１つ使った従来のＤＲＡＭ記憶セ
ルを示す。ビット線１０は、トランジスタ３０のソース
領域５０に、ワード線２０はトランジスタのゲート領域
６０側にそれぞれ接続し、キャパシタ４０の一方の電極
４５は、同じトランジスタのドレイン７０側に接続して
いる。このようなセルの動作は、当分野では周知であ
り、ここでは言及しない。
【００１２】図２は、一般的なＳＯＩ基板を示したもの
であり、シリコン基板１００、シリコン・デバイス層１
２０、デバイス層１２０と基板１００に挟まれて埋込酸
化物絶縁層１１０がある。シリコン基板は通常、単結晶
シリコンであり、おもに酸化物層とデバイス層を支持す
るために用いられる。接着、研削、酸素注入その他ＳＯ
Ｉ基板を製造するのに使用される方法は当業界では周知
である。これらＳＯＩ基板製造技術については、本発明
に直接の関連がないためここでは言及しない。デバイス
層１２０は、高品質単結晶成長層（接着ＳＯＩの場合）
または高品質単結晶基板の一部（注入酸化物すなわちＳ
ＩＭＯＸの場合）でよく、通常は、導電率を決める不純
物（ドーパント）で１０16〜１０18／ｃｃの範囲でドー
プされている。ただし用途によっては、デバイス層１２
０は、ＳＯＩ基板形成の前または後に異種の不純物をド
ープした絶縁性領域または導電性領域を有してもよい。
これらの変形例の多くは、トレンチ・キャパシタの形
成、およびデバイス層１２０中に形成されるトランジス
タの特定の拡散領域（ドレイン）とキャパシタ電極との
接続に直接には影響しないため、この議論では、考慮し
ない。
であり、シリコン基板１００、シリコン・デバイス層１
２０、デバイス層１２０と基板１００に挟まれて埋込酸
化物絶縁層１１０がある。シリコン基板は通常、単結晶
シリコンであり、おもに酸化物層とデバイス層を支持す
るために用いられる。接着、研削、酸素注入その他ＳＯ
Ｉ基板を製造するのに使用される方法は当業界では周知
である。これらＳＯＩ基板製造技術については、本発明
に直接の関連がないためここでは言及しない。デバイス
層１２０は、高品質単結晶成長層（接着ＳＯＩの場合）
または高品質単結晶基板の一部（注入酸化物すなわちＳ
ＩＭＯＸの場合）でよく、通常は、導電率を決める不純
物（ドーパント）で１０16〜１０18／ｃｃの範囲でドー
プされている。ただし用途によっては、デバイス層１２
０は、ＳＯＩ基板形成の前または後に異種の不純物をド
ープした絶縁性領域または導電性領域を有してもよい。
これらの変形例の多くは、トレンチ・キャパシタの形
成、およびデバイス層１２０中に形成されるトランジス
タの特定の拡散領域（ドレイン）とキャパシタ電極との
接続に直接には影響しないため、この議論では、考慮し
ない。
【００１３】図３に示すように、シリコン層１２０を酸
化して、厚さ約１０ナノメートルの薄い二酸化シリコン
層１３０を形成する。層１３０は、熱酸化により形成す
ることが好ましいが、化学的気相付着（ＣＶＤ）その他
の方法で行ってもよい。続いて層１３０を覆って窒化シ
リコンのブランケット層１４０を形成する。層１４０
は、１００〜２５０ナノメートルの厚さにＣＶＤで堆積
させることが好ましい。良質の窒化シリコンＣＶＤ膜を
堆積させる際の特定の加工条件は、当分野では周知であ
り、ここでは述べない。二酸化シリコン層１５０は、層
１４０を覆って２５０〜７５０ナノメートルの厚さで堆
積させる。積み重ねたこれらの積層の主な目的は、深さ
数ミクロンのシリコン・トレンチをエッチングする際の
ハード・マスクを提供することにある。
化して、厚さ約１０ナノメートルの薄い二酸化シリコン
層１３０を形成する。層１３０は、熱酸化により形成す
ることが好ましいが、化学的気相付着（ＣＶＤ）その他
の方法で行ってもよい。続いて層１３０を覆って窒化シ
リコンのブランケット層１４０を形成する。層１４０
は、１００〜２５０ナノメートルの厚さにＣＶＤで堆積
させることが好ましい。良質の窒化シリコンＣＶＤ膜を
堆積させる際の特定の加工条件は、当分野では周知であ
り、ここでは述べない。二酸化シリコン層１５０は、層
１４０を覆って２５０〜７５０ナノメートルの厚さで堆
積させる。積み重ねたこれらの積層の主な目的は、深さ
数ミクロンのシリコン・トレンチをエッチングする際の
ハード・マスクを提供することにある。
【００１４】図４では、通常０．５〜２ミクロンの厚さ
のフォトレジスト・マスク（図示せず）を使って、マス
ク層１５０、１４０、１３０を貫通する開口部をエッチ
ングし、さらにシリコン・デバイス層１２０を貫通し埋
込酸化物層１１０をわずかに越えて基板１００内部に達
するエッチングを施す。ハード・マスク層は、他の組合
せでもよい。トレンチのエッチング処理がレジストに対
する十分な選択性を与えるならば、レジスト層のみをマ
スク層とすることも可能である。ＳＯＩ基板の場合に
は、第１のエッチング深さが埋込酸化物層１１０より深
いことが重要である。第１のエッチングを任意の深さで
浅く行う通常のシリコン基板の場合には、これに相当す
る条件はない。このエッチングでは、Applied Material
s 5000などのシングルウェーハ・マルチチャンバ・シス
テムでＣＦ4、ＣＨＦ3、Ｏ2を使ってハード・マスク層
のエッチングを段階的に行うことが好ましい。続いてシ
リコン・デバイス層１２０を、含塩素ガスを使い、本発
明の譲受人に譲渡された米国特許第４１０４０８６号に
記載の方法と同様の方法でエッチングする。次に、露出
したトレンチ領域中にシリコン選択性のエッチング処理
により酸化物層１１０をエッチングする。埋込酸化物層
１１０を越えて基板中に達する露出シリコンの超過エッ
チング量は、エッチング時間を調節して、通常５０〜２
００ナノメートルの深さとする。
のフォトレジスト・マスク（図示せず）を使って、マス
ク層１５０、１４０、１３０を貫通する開口部をエッチ
ングし、さらにシリコン・デバイス層１２０を貫通し埋
込酸化物層１１０をわずかに越えて基板１００内部に達
するエッチングを施す。ハード・マスク層は、他の組合
せでもよい。トレンチのエッチング処理がレジストに対
する十分な選択性を与えるならば、レジスト層のみをマ
スク層とすることも可能である。ＳＯＩ基板の場合に
は、第１のエッチング深さが埋込酸化物層１１０より深
いことが重要である。第１のエッチングを任意の深さで
浅く行う通常のシリコン基板の場合には、これに相当す
る条件はない。このエッチングでは、Applied Material
s 5000などのシングルウェーハ・マルチチャンバ・シス
テムでＣＦ4、ＣＨＦ3、Ｏ2を使ってハード・マスク層
のエッチングを段階的に行うことが好ましい。続いてシ
リコン・デバイス層１２０を、含塩素ガスを使い、本発
明の譲受人に譲渡された米国特許第４１０４０８６号に
記載の方法と同様の方法でエッチングする。次に、露出
したトレンチ領域中にシリコン選択性のエッチング処理
により酸化物層１１０をエッチングする。埋込酸化物層
１１０を越えて基板中に達する露出シリコンの超過エッ
チング量は、エッチング時間を調節して、通常５０〜２
００ナノメートルの深さとする。
【００１５】図５に示すように、コンフォーマルな窒化
シリコン層１９０を堆積させる。層１９０は、ＣＶＤ法
で最低でも１０ナノメートルの厚さに堆積させることが
好ましい。あとで述べるように、最も薄い厚さでもドー
パントの拡散を阻止できることが望まれる。窒化シリコ
ン層１９０は異方性エッチングにより、トレンチの底を
含む全ての水平面から除去する。これにより、トレンチ
内の垂直部分が図６の窒化シリコン・カラー１９５の形
に残る。カラー１９５は、もとのトレンチ表面の最上部
付近から始まり、点線１７０で示す第１のトレンチの底
に達する。続いて、マスク層１３０、１４０、１５０お
よびカラー１９５をエッチング・マスクとしてシリコン
基板内部にトレンチを延長する。シリコンは、ＨＢｒ、
ＮＦ3およびＯ2の混合物を含むプラズマや、二酸化シリ
コンと窒化シリコンに対する高い選択性を与えるその他
の方法でエッチングすることができる。このエッチング
は、時間を調節することによって、設計上の必要によっ
て決まるあるトレンチ深さ、通常は数ミクロンまで行
う。このようにしてトレンチ全体の形成は、ハード・マ
スク層１３０、１４０、１５０および１９５の損失が最
小となるように行われる。窒化シリコン・カラー１９５
の除去される部分は、酸化物マスク層１５０に接する最
上部に限定され、デバイス層１２０および埋込酸化物層
１１０に接する部分のカラーは完全に維持される。
シリコン層１９０を堆積させる。層１９０は、ＣＶＤ法
で最低でも１０ナノメートルの厚さに堆積させることが
好ましい。あとで述べるように、最も薄い厚さでもドー
パントの拡散を阻止できることが望まれる。窒化シリコ
ン層１９０は異方性エッチングにより、トレンチの底を
含む全ての水平面から除去する。これにより、トレンチ
内の垂直部分が図６の窒化シリコン・カラー１９５の形
に残る。カラー１９５は、もとのトレンチ表面の最上部
付近から始まり、点線１７０で示す第１のトレンチの底
に達する。続いて、マスク層１３０、１４０、１５０お
よびカラー１９５をエッチング・マスクとしてシリコン
基板内部にトレンチを延長する。シリコンは、ＨＢｒ、
ＮＦ3およびＯ2の混合物を含むプラズマや、二酸化シリ
コンと窒化シリコンに対する高い選択性を与えるその他
の方法でエッチングすることができる。このエッチング
は、時間を調節することによって、設計上の必要によっ
て決まるあるトレンチ深さ、通常は数ミクロンまで行
う。このようにしてトレンチ全体の形成は、ハード・マ
スク層１３０、１４０、１５０および１９５の損失が最
小となるように行われる。窒化シリコン・カラー１９５
の除去される部分は、酸化物マスク層１５０に接する最
上部に限定され、デバイス層１２０および埋込酸化物層
１１０に接する部分のカラーは完全に維持される。
【００１６】任意選択で行うトレンチ側壁のドーピング
を図７に示す。このドーピングにより、キャパシタ電極
の導電率が向上し、ＤＲＡＭセルの特性が改善される。
図７に示すように、ＡＳＧ（ケイ酸ヒ素ガラス）やＰＳ
Ｇ（ホウケイ酸ガラス）などのドープされたケイ酸ガラ
スからなるブランケット膜２１０が、表面全体を覆って
形成される。層２１０は、典型的には厚さが５０〜１０
０ナノメートルで、ＣＶＤで堆積させることが好まし
い。ガラス中にＡｓ2Ｏ3あるいはＰ2Ｏ5として存在する
ＡｓあるいはＰの量は、通常１〜１５重量パーセント、
好ましくは２〜５重量パーセントから選択する。用途に
よっては、Ｂ2Ｏ3由来のホウ素がトレンチ側壁に拡散さ
れる。層２１０は、残存する層１５０の上面、カラー１
９５の外壁およびトレンチ２００の内面１９８と物理的
に接触している。この構造に対し、層２１０中のドーパ
ントＡｓあるいはＰが上記の接触表面内部に拡散するの
に十分な、炉加熱による熱アニール、あるいはそれに十
分な時間−温度での高速アニールを行う。図８の点線２
２０は、隣接層にドーパントが浸透する範囲を示してい
る。この浸透の範囲は、通常０．１〜０．５ミクロン程
度である。点線２２０が拡散障壁カラーのところで不連
続になっていることに注目されたい。これは、ドーパン
トは二酸化シリコンおよびシリコン内部には拡散する
が、窒化シリコンの存在するところでは完全に遮断され
ることを示している。したがって深さを自由に選択でき
る窒化物カラーを有するこの構造は、トレンチに対して
自己整合性であって、トレンチ・キャパシタ形成におけ
る２つの目標を達成することができる。すなわち、１）
トレンチ周囲の基板を、その抵抗率を低減し、トレンチ
・キャパシタのプレート電極として好ましく動作できる
のに十分な程度にドープする。２）埋込酸化物層、デバ
イス層およびパッド酸化物層へのいかなるドーパントの
浸透も阻止し、これらの層を完全な状態に維持する。
を図７に示す。このドーピングにより、キャパシタ電極
の導電率が向上し、ＤＲＡＭセルの特性が改善される。
図７に示すように、ＡＳＧ（ケイ酸ヒ素ガラス）やＰＳ
Ｇ（ホウケイ酸ガラス）などのドープされたケイ酸ガラ
スからなるブランケット膜２１０が、表面全体を覆って
形成される。層２１０は、典型的には厚さが５０〜１０
０ナノメートルで、ＣＶＤで堆積させることが好まし
い。ガラス中にＡｓ2Ｏ3あるいはＰ2Ｏ5として存在する
ＡｓあるいはＰの量は、通常１〜１５重量パーセント、
好ましくは２〜５重量パーセントから選択する。用途に
よっては、Ｂ2Ｏ3由来のホウ素がトレンチ側壁に拡散さ
れる。層２１０は、残存する層１５０の上面、カラー１
９５の外壁およびトレンチ２００の内面１９８と物理的
に接触している。この構造に対し、層２１０中のドーパ
ントＡｓあるいはＰが上記の接触表面内部に拡散するの
に十分な、炉加熱による熱アニール、あるいはそれに十
分な時間−温度での高速アニールを行う。図８の点線２
２０は、隣接層にドーパントが浸透する範囲を示してい
る。この浸透の範囲は、通常０．１〜０．５ミクロン程
度である。点線２２０が拡散障壁カラーのところで不連
続になっていることに注目されたい。これは、ドーパン
トは二酸化シリコンおよびシリコン内部には拡散する
が、窒化シリコンの存在するところでは完全に遮断され
ることを示している。したがって深さを自由に選択でき
る窒化物カラーを有するこの構造は、トレンチに対して
自己整合性であって、トレンチ・キャパシタ形成におけ
る２つの目標を達成することができる。すなわち、１）
トレンチ周囲の基板を、その抵抗率を低減し、トレンチ
・キャパシタのプレート電極として好ましく動作できる
のに十分な程度にドープする。２）埋込酸化物層、デバ
イス層およびパッド酸化物層へのいかなるドーパントの
浸透も阻止し、これらの層を完全な状態に維持する。
【００１７】図９では、最上部の酸化物層１５０はすで
に除去されている。この除去はＨＦ溶液を使用した湿式
エッチングで行うことが好ましい。一方、埋込酸化物層
は、窒化物カラー１９５により最上部酸化物層の除去処
理から保護されている。続いて、熱酸化あるいは窒化あ
るいは酸窒化処理によってキャパシタ・ノード誘電体層
２３０を、露出したトレンチ側壁に沿って形成する。高
品質の誘電体薄膜は、高キャパシタンスで、電荷のリー
クがない。ＤＲＡＭの用途のほとんどで、キャパシタン
スの値は通常、２０〜５０フェムトファラド（ｆＦ）、
好ましくは３０ｆＦである。通常、トレンチの深さは３
〜８ミクロンとし、熱酸化物の層厚が相当する誘電体の
厚さは５〜１０ナノメートルとする。最上部の窒化シリ
コン層１４０と窒化シリコン・カラー・スペーサ１９５
により、ノード誘電体層２３０の形成はトレンチ側壁の
シリコン露出部に限定される。コンフォーマルなＣＶＤ
処理により、ドープされたポリシリコン２４０でトレン
チを充填し、その後エッチ・バックして周囲より凹んだ
ポリシリコン・プラグ２４０を残す。ポリシリコン・プ
ラグ２４０の凹みは、デバイス層より下、埋込み酸化物
層の底より上に調節され、周囲は窒化シリコン・カラー
１９５で取り囲まれている。
に除去されている。この除去はＨＦ溶液を使用した湿式
エッチングで行うことが好ましい。一方、埋込酸化物層
は、窒化物カラー１９５により最上部酸化物層の除去処
理から保護されている。続いて、熱酸化あるいは窒化あ
るいは酸窒化処理によってキャパシタ・ノード誘電体層
２３０を、露出したトレンチ側壁に沿って形成する。高
品質の誘電体薄膜は、高キャパシタンスで、電荷のリー
クがない。ＤＲＡＭの用途のほとんどで、キャパシタン
スの値は通常、２０〜５０フェムトファラド（ｆＦ）、
好ましくは３０ｆＦである。通常、トレンチの深さは３
〜８ミクロンとし、熱酸化物の層厚が相当する誘電体の
厚さは５〜１０ナノメートルとする。最上部の窒化シリ
コン層１４０と窒化シリコン・カラー・スペーサ１９５
により、ノード誘電体層２３０の形成はトレンチ側壁の
シリコン露出部に限定される。コンフォーマルなＣＶＤ
処理により、ドープされたポリシリコン２４０でトレン
チを充填し、その後エッチ・バックして周囲より凹んだ
ポリシリコン・プラグ２４０を残す。ポリシリコン・プ
ラグ２４０の凹みは、デバイス層より下、埋込み酸化物
層の底より上に調節され、周囲は窒化シリコン・カラー
１９５で取り囲まれている。
【００１８】図１０では、窒化物層１９５の一部と窒化
物層１４０が、酸化物またはポリシリコンに対して選択
的にエッチングされている。この工程は、熱燐酸による
湿式溶解で行うことができる。図示のように窒化物カラ
ー２５０の一部分が残るように注意する。
物層１４０が、酸化物またはポリシリコンに対して選択
的にエッチングされている。この工程は、熱燐酸による
湿式溶解で行うことができる。図示のように窒化物カラ
ー２５０の一部分が残るように注意する。
【００１９】この時点では、デバイスの完成に向けて多
くの代替方法が実行可能である。図１１に示す好ましい
一実施形態では、キャパシタ本体であるポリシリコン２
４０と能動シリコン・デバイス領域２７０の側部を接続
するように、第２のポリシリコン導体２６０がトレンチ
領域内に選択的に形成される。その他の導体材料を層２
６０として使うことができる。他の適当な材料として
は、タングステンやモリブデンや他の金属ケイ化物があ
げられる。層２６０の選択的形成の詳細は示していない
が、通常の方法の１つは、基板全体を覆ってブランケッ
ト層を堆積し、トレンチ領域外のポリシリコンをエッチ
・バックあるいは研摩除去するものである。図１２に、
隣接するトランジスタを分離・絶縁するために形成され
る酸化物絶縁領域２８０の形成を示す。キャパシタのも
う一方の電極、すなわち基板本体との接続は、基板裏面
側のコンタクト、あるいは表面側からデバイス層１２
０、埋込酸化物層１１０および他のプロセスで形成する
介在層を貫通して半導体本体領域に達する開口をエッチ
ングすることによる基板表面側のコンタクト（図示せ
ず）によって行う。既知の薄膜配線材料と方法を使って
トランジスタの特定の部分を接続すると、回路は完成す
る。これらの技法は、本発明の新規性に直接には関係し
ないため、ここで概観することはしない。どの方法およ
び材料を選択するかは、利用可能な多層相互接続技術、
配線フィーチャ寸法の要件と回路密度によって決まる。
くの代替方法が実行可能である。図１１に示す好ましい
一実施形態では、キャパシタ本体であるポリシリコン２
４０と能動シリコン・デバイス領域２７０の側部を接続
するように、第２のポリシリコン導体２６０がトレンチ
領域内に選択的に形成される。その他の導体材料を層２
６０として使うことができる。他の適当な材料として
は、タングステンやモリブデンや他の金属ケイ化物があ
げられる。層２６０の選択的形成の詳細は示していない
が、通常の方法の１つは、基板全体を覆ってブランケッ
ト層を堆積し、トレンチ領域外のポリシリコンをエッチ
・バックあるいは研摩除去するものである。図１２に、
隣接するトランジスタを分離・絶縁するために形成され
る酸化物絶縁領域２８０の形成を示す。キャパシタのも
う一方の電極、すなわち基板本体との接続は、基板裏面
側のコンタクト、あるいは表面側からデバイス層１２
０、埋込酸化物層１１０および他のプロセスで形成する
介在層を貫通して半導体本体領域に達する開口をエッチ
ングすることによる基板表面側のコンタクト（図示せ
ず）によって行う。既知の薄膜配線材料と方法を使って
トランジスタの特定の部分を接続すると、回路は完成す
る。これらの技法は、本発明の新規性に直接には関係し
ないため、ここで概観することはしない。どの方法およ
び材料を選択するかは、利用可能な多層相互接続技術、
配線フィーチャ寸法の要件と回路密度によって決まる。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２１】（１）半導体本体（ＳＣ本体）と、前記半
導体本体上を覆う埋込酸化物層と前記埋込酸化物層上を
覆う単結晶デバイス層（ＳＣデバイス層）とを有するＳ
ＯＩ基板に、第１と第２の電極とノード誘電体を有する
トレンチ・キャパシタを形成する方法であって、単結晶
デバイス層の上にマスク層を形成するステップと、マス
ク層に開口部をパターン化するステップと、マスク層の
開口部に対応する第１のトレンチを、単結晶デバイス層
と埋込酸化物層を貫通して半導体本体内部まで達する第
１の深さまで異方性エッチングするステップと、第１の
トレンチの側面に第１の深さに達する拡散障壁カラーを
形成するステップと、第１のトレンチによって露出した
半導体本体を第２の深さまで異方性エッチングして、そ
の側壁が第１の電極を画定する第２のトレンチを形成す
るステップと、第１と第２のトレンチによって露出した
前記半導体本体表面に前記ノード誘電体層を形成するス
テップと、ドープされたポリシリコン・プラグを第１と
第２のトレンチ内に形成することによって第２の電極を
形成するステップとを含む方法。 （２）ノード誘電体層を形成するステップの前に、拡散
障壁カラーで覆われていない第１と第２のトレンチの露
出側面をドープするステップをさらに含む、上記（１）
に記載の方法。 （３）拡散障壁カラーを形成するステップが、第１のト
レンチの水平および垂直面を含めて基板上に拡散障壁の
層をコンフォーマルに堆積させるステップと、拡散障壁
層を異方性エッチングして、全水平面からのみ拡散障壁
層を除去することにより、第１のトレンチの側面のみと
接触する拡散障壁カラーを形成するステップとを含むこ
とを特徴とする、上記（１）に記載の方法。 （４）ポリシリコン・プラグを形成するステップが、デ
バイス層より深く埋込酸化物層の底より浅い高さまで凹
ませた第１のポリシリコンをトレンチ領域内に形成する
ステップと、第１のポリシリコンの上の露出している拡
散障壁カラー領域を除去するステップと、第１のポリシ
リコンの上面と接触し、単結晶デバイス層の露出側面と
接触する凹んだ第２のポリシリコンをトレンチ内部に形
成するステップとを含むことを特徴とする、上記（１）
に記載の方法。 （５）前記ノード誘電体層が、第１と第２のトレンチの
露出シリコン面に二酸化シリコン層を熱形成するステッ
プによって形成されることを特徴とする、上記（１）に
記載の方法。 （６）前記ノード誘電体層が、第１と第２のトレンチの
露出シリコン面に二酸化シリコン層を熱形成するステッ
プと、前記二酸化シリコン層の表面に窒素に富んだ層を
形成するステップとにより形成されることを特徴とす
る、上記（１）に記載の方法。 （７）前記マスク層がレジストであることを特徴とす
る、上記（１）に記載の方法。 （８）前記マスク層が、二酸化シリコン層、窒化シリコ
ン層、酸窒化シリコン層からなるグループから選ばれた
少なくとも一層を含むことを特徴とする、上記（１）に
記載の方法。 （９）前記第１のトレンチが、埋込酸化物層の底を越え
て半導体本体の内部に少なくとも５０ナノメートルの深
さまで達することを特徴とする、上記（１）に記載の方
法。 （１０）前記ドープするステップが、第１と第２のトレ
ンチ領域の側面を覆い、第１と第２のトレンチの側面と
接触するように、ドーパントを含むガラス層をコンフォ
ーマルに堆積させるステップと、加熱により、ドーパン
トを、ガラス層から少なくとも第２のトレンチの隣接す
る側面内部に、少なくとも５０ナノメートルの深さまで
入れるステップとを含むことを特徴とする、上記（２）
に記載の方法。 （１１）前記ガラス層中のドーパントが、ヒ素、リン、
ホウ素からなるグループから選択されることを特徴とす
る、上記（１０）に記載の方法。 （１２）前記ノード誘電体層が、５〜１０ナノメートル
の範囲から選ばれた厚さを有することを特徴とする、上
記（５）に記載の方法。 （１３）トレンチ・キャパシタを有するＤＲＡＭ記憶セ
ルをＳＯＩ基板中に形成する方法であって、半導体本体
（ＳＣ本体）と、前記半導体本体を覆う埋込酸化物層
と、前記埋込酸化物を覆う単結晶デバイス層（ＳＣデバ
イス層）とを提供するステップと、前記単結晶デバイス
層内のソース、ドレインおよびチャネルと、単結晶デバ
イス層表面上のゲート酸化物層と、チャネル領域を覆う
ゲート電極とからなる電界効果トランジスタ（ＦＥＴ）
を形成するステップと、第１と第２の電極と両電極の間
のノード誘電体層とを有するトレンチ・キャパシタを形
成するステップであって、単結晶デバイス層を覆ってマ
スク層を形成するステップ、マスク層に開口部をパター
ン化するステップ、マスク層の開口部に対応する第１の
トレンチを、単結晶デバイス層と埋込酸化物層を貫通し
て半導体本体内部に達する第１の深さまで異方性エッチ
ングするステップ、第１のトレンチの側面に沿って第１
の深さに達する拡散障壁カラーを形成するステップ、第
１のトレンチによって露出した半導体本体を第２の深さ
まで異方性エッチングして、その側壁が第１の電極を定
義する第２のトレンチを形成するステップ、第１のトレ
ンチによって露出した半導体本体表面にノード誘電体層
を形成するステップ、およびドープされたポリシリコン
・プラグを第１と第２のトレンチ内に形成することによ
って第２の電極を形成し、前記プラグをさらにＦＥＴの
ドレイン領域に接触させるステップを含むステップと、
半導体本体を基板に接触させるステップと、隣接するＤ
ＲＡＭセル間に単結晶デバイス層を貫通して絶縁領域を
形成するステップとを含む方法。 （１４）トレンチ・キャパシタを形成するステップが、
ノード誘電体層を形成するステップの前に、拡散障壁カ
ラーで覆われていない第１と第２のトレンチの露出側面
をドープするステップをさらに含むことを特徴とする、
上記（１３）に記載の方法。 （１５）トレンチ・キャパシタ内に拡散障壁カラーを形
成するステップが、第１のトレンチの水平面および垂直
面を含めて基板上に拡散障壁の層をコンフォーマルに形
成するステップと、拡散障壁層を異方性エッチングし
て、全水平面からのみ拡散障壁層を除去することによ
り、第１のトレンチの側面のみと接触する拡散障壁カラ
ーを形成するステップとを含むことを特徴とする、上記
（１３）に記載の方法。 （１６）ポリシリコン・プラグを形成するステップが、
デバイス層より深く埋込酸化物層の底より浅い高さまで
凹ませた第１のポリシリコンをトレンチ領域内に形成す
るステップと、第１のポリシリコンの上の露出している
拡散障壁カラー領域を除去するステップと、第１のポリ
シリコンの上面と接触し、単結晶デバイス層の露出側面
と接触する凹んだ第２のポリシリコンをトレンチ内部に
形成するステップとを含むことを特徴とする、上記（１
３）に記載の方法。 （１７）前記ノード誘電体層が、第１と第２のトレンチ
の露出シリコン面に二酸化シリコン層を熱形成するステ
ップにより形成されることを特徴とする、上記（１３）
に記載の方法。 （１８）前記ノード誘電体層が、第１と第２のトレンチ
の露出シリコン面に二酸化シリコン層を熱酸化処理で形
成するステップと、前記二酸化シリコン層の表面に窒素
に富んだ層を形成するステップとにより形成されること
を特徴とする、上記（１３）に記載の方法。 （１９）前記マスク層が、二酸化シリコン層、窒化シリ
コン層、酸窒化シリコン層からなるグループから選ばれ
た少なくとも一層を含むことを特徴とする、上記（１
３）に記載の方法。 （２０）前記第１のトレンチが、埋込酸化物層の底を越
えて半導体本体の少なくとも５０ナノメートルの深さま
で達することを特徴とする、上記（１３）に記載の方
法。 （２１）前記ドープするステップが、第１と第２のトレ
ンチ領域の側面を覆って、ドーパントを含むガラス層を
コンフォーマルに堆積させるステップと、加熱により、
ドーパントを、ガラス層から少なくとも第２のトレンチ
の隣接する側面内に、少なくとも５０ナノメートルの深
さまで入れるステップとを含むことを特徴とする、上記
（１４）に記載の方法。 （２２）前記ガラス層中のドーパントが、ヒ素、リン、
ホウ素からなるグループから選択されることを特徴とす
る、上記（２１）に記載の方法。 （２３）前記ノード誘電体層が５〜１０ナノメートルの
範囲から選ばれた厚さを有することを特徴とする、上記
（１８）に記載の方法。 （２４）シリコン基板と、前記シリコン基板上に形成さ
れた酸化物層と、前記酸化物層を覆って形成されるデバ
イス層とに貫入し、トレンチ充填材を有するトレンチ・
キャパシタであって、前記基板の最上面から前記基板の
トレンチの壁面に沿って下方へ延び、前記トレンチ充填
材を取り囲むように前記シリコン基板の徴合領域に形成
される第１の電極と、前記トレンチ壁面に隣接する誘電
体層と、前記誘電体層内側に形成され、前記誘電体層と
第２の電極が前記トレンチ充填材を含む、第２の電極
と、前記誘電体層内部に形成され、前記第１の電極から
延びて前記酸化物層を貫通する拡散障壁カラーとを含む
トレンチ・キャパシタ。 （２５）拡散障壁カラーが、少なくとも５０ナノメート
ルの厚さを有する窒化シリコン層からなることを特徴と
する、上記（２４）に記載のトレンチ・キャパシタ。 （２６）第１の電極が、Ａｓ、Ｐ、Ｂからなるグループ
から選ばれた導電性不純物でドープされることを特徴と
する、上記（２４）に記載のトレンチ・キャパシタ。 （２７）誘電体層が、二酸化シリコン、窒化シリコン、
酸窒化シリコンおよびこれらの組合せからなるグループ
から選択されることを特徴とする、上記（２４）に記載
のトレンチ・キャパシタ。 （２８）ノード誘電体層が、５〜１０ナノメートルの範
囲の厚さを有することを特徴とする、上記（２４）に記
載のトレンチ・キャパシタ。
導体本体上を覆う埋込酸化物層と前記埋込酸化物層上を
覆う単結晶デバイス層（ＳＣデバイス層）とを有するＳ
ＯＩ基板に、第１と第２の電極とノード誘電体を有する
トレンチ・キャパシタを形成する方法であって、単結晶
デバイス層の上にマスク層を形成するステップと、マス
ク層に開口部をパターン化するステップと、マスク層の
開口部に対応する第１のトレンチを、単結晶デバイス層
と埋込酸化物層を貫通して半導体本体内部まで達する第
１の深さまで異方性エッチングするステップと、第１の
トレンチの側面に第１の深さに達する拡散障壁カラーを
形成するステップと、第１のトレンチによって露出した
半導体本体を第２の深さまで異方性エッチングして、そ
の側壁が第１の電極を画定する第２のトレンチを形成す
るステップと、第１と第２のトレンチによって露出した
前記半導体本体表面に前記ノード誘電体層を形成するス
テップと、ドープされたポリシリコン・プラグを第１と
第２のトレンチ内に形成することによって第２の電極を
形成するステップとを含む方法。 （２）ノード誘電体層を形成するステップの前に、拡散
障壁カラーで覆われていない第１と第２のトレンチの露
出側面をドープするステップをさらに含む、上記（１）
に記載の方法。 （３）拡散障壁カラーを形成するステップが、第１のト
レンチの水平および垂直面を含めて基板上に拡散障壁の
層をコンフォーマルに堆積させるステップと、拡散障壁
層を異方性エッチングして、全水平面からのみ拡散障壁
層を除去することにより、第１のトレンチの側面のみと
接触する拡散障壁カラーを形成するステップとを含むこ
とを特徴とする、上記（１）に記載の方法。 （４）ポリシリコン・プラグを形成するステップが、デ
バイス層より深く埋込酸化物層の底より浅い高さまで凹
ませた第１のポリシリコンをトレンチ領域内に形成する
ステップと、第１のポリシリコンの上の露出している拡
散障壁カラー領域を除去するステップと、第１のポリシ
リコンの上面と接触し、単結晶デバイス層の露出側面と
接触する凹んだ第２のポリシリコンをトレンチ内部に形
成するステップとを含むことを特徴とする、上記（１）
に記載の方法。 （５）前記ノード誘電体層が、第１と第２のトレンチの
露出シリコン面に二酸化シリコン層を熱形成するステッ
プによって形成されることを特徴とする、上記（１）に
記載の方法。 （６）前記ノード誘電体層が、第１と第２のトレンチの
露出シリコン面に二酸化シリコン層を熱形成するステッ
プと、前記二酸化シリコン層の表面に窒素に富んだ層を
形成するステップとにより形成されることを特徴とす
る、上記（１）に記載の方法。 （７）前記マスク層がレジストであることを特徴とす
る、上記（１）に記載の方法。 （８）前記マスク層が、二酸化シリコン層、窒化シリコ
ン層、酸窒化シリコン層からなるグループから選ばれた
少なくとも一層を含むことを特徴とする、上記（１）に
記載の方法。 （９）前記第１のトレンチが、埋込酸化物層の底を越え
て半導体本体の内部に少なくとも５０ナノメートルの深
さまで達することを特徴とする、上記（１）に記載の方
法。 （１０）前記ドープするステップが、第１と第２のトレ
ンチ領域の側面を覆い、第１と第２のトレンチの側面と
接触するように、ドーパントを含むガラス層をコンフォ
ーマルに堆積させるステップと、加熱により、ドーパン
トを、ガラス層から少なくとも第２のトレンチの隣接す
る側面内部に、少なくとも５０ナノメートルの深さまで
入れるステップとを含むことを特徴とする、上記（２）
に記載の方法。 （１１）前記ガラス層中のドーパントが、ヒ素、リン、
ホウ素からなるグループから選択されることを特徴とす
る、上記（１０）に記載の方法。 （１２）前記ノード誘電体層が、５〜１０ナノメートル
の範囲から選ばれた厚さを有することを特徴とする、上
記（５）に記載の方法。 （１３）トレンチ・キャパシタを有するＤＲＡＭ記憶セ
ルをＳＯＩ基板中に形成する方法であって、半導体本体
（ＳＣ本体）と、前記半導体本体を覆う埋込酸化物層
と、前記埋込酸化物を覆う単結晶デバイス層（ＳＣデバ
イス層）とを提供するステップと、前記単結晶デバイス
層内のソース、ドレインおよびチャネルと、単結晶デバ
イス層表面上のゲート酸化物層と、チャネル領域を覆う
ゲート電極とからなる電界効果トランジスタ（ＦＥＴ）
を形成するステップと、第１と第２の電極と両電極の間
のノード誘電体層とを有するトレンチ・キャパシタを形
成するステップであって、単結晶デバイス層を覆ってマ
スク層を形成するステップ、マスク層に開口部をパター
ン化するステップ、マスク層の開口部に対応する第１の
トレンチを、単結晶デバイス層と埋込酸化物層を貫通し
て半導体本体内部に達する第１の深さまで異方性エッチ
ングするステップ、第１のトレンチの側面に沿って第１
の深さに達する拡散障壁カラーを形成するステップ、第
１のトレンチによって露出した半導体本体を第２の深さ
まで異方性エッチングして、その側壁が第１の電極を定
義する第２のトレンチを形成するステップ、第１のトレ
ンチによって露出した半導体本体表面にノード誘電体層
を形成するステップ、およびドープされたポリシリコン
・プラグを第１と第２のトレンチ内に形成することによ
って第２の電極を形成し、前記プラグをさらにＦＥＴの
ドレイン領域に接触させるステップを含むステップと、
半導体本体を基板に接触させるステップと、隣接するＤ
ＲＡＭセル間に単結晶デバイス層を貫通して絶縁領域を
形成するステップとを含む方法。 （１４）トレンチ・キャパシタを形成するステップが、
ノード誘電体層を形成するステップの前に、拡散障壁カ
ラーで覆われていない第１と第２のトレンチの露出側面
をドープするステップをさらに含むことを特徴とする、
上記（１３）に記載の方法。 （１５）トレンチ・キャパシタ内に拡散障壁カラーを形
成するステップが、第１のトレンチの水平面および垂直
面を含めて基板上に拡散障壁の層をコンフォーマルに形
成するステップと、拡散障壁層を異方性エッチングし
て、全水平面からのみ拡散障壁層を除去することによ
り、第１のトレンチの側面のみと接触する拡散障壁カラ
ーを形成するステップとを含むことを特徴とする、上記
（１３）に記載の方法。 （１６）ポリシリコン・プラグを形成するステップが、
デバイス層より深く埋込酸化物層の底より浅い高さまで
凹ませた第１のポリシリコンをトレンチ領域内に形成す
るステップと、第１のポリシリコンの上の露出している
拡散障壁カラー領域を除去するステップと、第１のポリ
シリコンの上面と接触し、単結晶デバイス層の露出側面
と接触する凹んだ第２のポリシリコンをトレンチ内部に
形成するステップとを含むことを特徴とする、上記（１
３）に記載の方法。 （１７）前記ノード誘電体層が、第１と第２のトレンチ
の露出シリコン面に二酸化シリコン層を熱形成するステ
ップにより形成されることを特徴とする、上記（１３）
に記載の方法。 （１８）前記ノード誘電体層が、第１と第２のトレンチ
の露出シリコン面に二酸化シリコン層を熱酸化処理で形
成するステップと、前記二酸化シリコン層の表面に窒素
に富んだ層を形成するステップとにより形成されること
を特徴とする、上記（１３）に記載の方法。 （１９）前記マスク層が、二酸化シリコン層、窒化シリ
コン層、酸窒化シリコン層からなるグループから選ばれ
た少なくとも一層を含むことを特徴とする、上記（１
３）に記載の方法。 （２０）前記第１のトレンチが、埋込酸化物層の底を越
えて半導体本体の少なくとも５０ナノメートルの深さま
で達することを特徴とする、上記（１３）に記載の方
法。 （２１）前記ドープするステップが、第１と第２のトレ
ンチ領域の側面を覆って、ドーパントを含むガラス層を
コンフォーマルに堆積させるステップと、加熱により、
ドーパントを、ガラス層から少なくとも第２のトレンチ
の隣接する側面内に、少なくとも５０ナノメートルの深
さまで入れるステップとを含むことを特徴とする、上記
（１４）に記載の方法。 （２２）前記ガラス層中のドーパントが、ヒ素、リン、
ホウ素からなるグループから選択されることを特徴とす
る、上記（２１）に記載の方法。 （２３）前記ノード誘電体層が５〜１０ナノメートルの
範囲から選ばれた厚さを有することを特徴とする、上記
（１８）に記載の方法。 （２４）シリコン基板と、前記シリコン基板上に形成さ
れた酸化物層と、前記酸化物層を覆って形成されるデバ
イス層とに貫入し、トレンチ充填材を有するトレンチ・
キャパシタであって、前記基板の最上面から前記基板の
トレンチの壁面に沿って下方へ延び、前記トレンチ充填
材を取り囲むように前記シリコン基板の徴合領域に形成
される第１の電極と、前記トレンチ壁面に隣接する誘電
体層と、前記誘電体層内側に形成され、前記誘電体層と
第２の電極が前記トレンチ充填材を含む、第２の電極
と、前記誘電体層内部に形成され、前記第１の電極から
延びて前記酸化物層を貫通する拡散障壁カラーとを含む
トレンチ・キャパシタ。 （２５）拡散障壁カラーが、少なくとも５０ナノメート
ルの厚さを有する窒化シリコン層からなることを特徴と
する、上記（２４）に記載のトレンチ・キャパシタ。 （２６）第１の電極が、Ａｓ、Ｐ、Ｂからなるグループ
から選ばれた導電性不純物でドープされることを特徴と
する、上記（２４）に記載のトレンチ・キャパシタ。 （２７）誘電体層が、二酸化シリコン、窒化シリコン、
酸窒化シリコンおよびこれらの組合せからなるグループ
から選択されることを特徴とする、上記（２４）に記載
のトレンチ・キャパシタ。 （２８）ノード誘電体層が、５〜１０ナノメートルの範
囲の厚さを有することを特徴とする、上記（２４）に記
載のトレンチ・キャパシタ。
【図１】従来技術によるＤＲＡＭセルのレイアウトを示
す図である。
す図である。
【図２】出発基板として用いられる一般的なＳＯＩウェ
ーハの図である。
ーハの図である。
【図３】ＳＯＩ基板中にトレンチ・キャパシタを形成す
る本発明の方法の好ましい実施形態を示す図である。
る本発明の方法の好ましい実施形態を示す図である。
【図４】ＳＯＩ基板中にトレンチ・キャパシタを形成す
る本発明の方法の好ましい実施形態を示す図である。
る本発明の方法の好ましい実施形態を示す図である。
【図５】ＳＯＩ基板中にトレンチ・キャパシタを形成す
る本発明の方法の好ましい実施形態を示す図である。
る本発明の方法の好ましい実施形態を示す図である。
【図６】ＳＯＩ基板中にトレンチ・キャパシタを形成す
る本発明の方法の好ましい実施形態を示す図である。
る本発明の方法の好ましい実施形態を示す図である。
【図７】ＳＯＩ基板中にトレンチ・キャパシタを形成す
る本発明の方法の好ましい実施形態を示す図である。
る本発明の方法の好ましい実施形態を示す図である。
【図８】ＳＯＩ基板中にトレンチ・キャパシタを形成す
る本発明の方法の好ましい実施形態を示す図である。
る本発明の方法の好ましい実施形態を示す図である。
【図９】ＳＯＩ基板中にトレンチ・キャパシタを形成す
る本発明の方法の好ましい実施形態を示す図である。
る本発明の方法の好ましい実施形態を示す図である。
【図１０】ＳＯＩ基板中にトレンチ・キャパシタを形成
する本発明の方法の好ましい実施形態を示す図である。
する本発明の方法の好ましい実施形態を示す図である。
【図１１】キャパシタ電極とシリコンのデバイス層を電
気的に接続する好ましい方法を示す図である。
気的に接続する好ましい方法を示す図である。
【図１２】隣接するデバイス間に酸化物絶縁領域を形成
するステップを示す図である。
するステップを示す図である。
１０ ビット線 ２０ ワード線 ３０ トランジスタ ４０ キャパシタ ４５ 電極 ５０ ソース ６０ ゲート ７０ ドレイン １００ シリコン基板 １１０ 埋込酸化物層 １２０ デバイス層 １３０ 二酸化シリコン層 １４０ 窒化物層 １５０ 二酸化シリコン層 １６０ 第１のトレンチ １７０ 第１のトレンチの底 １８０ 第１のトレンチの側壁 １９０ 窒化シリコン層 １９５ 窒化シリコン・カラー １９８ トレンチ内面 ２００ 第２のトレンチ ２１０ ドープされたシリケート・ガラス ２２０ ドーパント浸透範囲（点線） ２３０ ノード誘電体層 ２４０ ドープされたポリシリコン・プラグ ２５０ 窒化シリコン・カラー ２６０ 第２のポリシリコン導体 ２７０ 能動デバイス領域 ２８０ 酸化物絶縁領域
Claims (28)
- 【請求項１】半導体本体（ＳＣ本体）と、前記半導体本
体上を覆う埋込酸化物層と前記埋込酸化物層上を覆う単
結晶デバイス層（ＳＣデバイス層）とを有するＳＯＩ基
板に、第１と第２の電極とノード誘電体を有するトレン
チ・キャパシタを形成する方法であって、 単結晶デバイス層の上にマスク層を形成するステップ
と、 マスク層に開口部をパターン化するステップと、 マスク層の開口部に対応する第１のトレンチを、単結晶
デバイス層と埋込酸化物層を貫通して半導体本体内部ま
で達する第１の深さまで異方性エッチングするステップ
と、 第１のトレンチの側面に第１の深さに達する拡散障壁カ
ラーを形成するステップと、 第１のトレンチによって露出した半導体本体を第２の深
さまで異方性エッチングして、その側壁が第１の電極を
画定する第２のトレンチを形成するステップと、 第１と第２のトレンチによって露出した前記半導体本体
表面に前記ノード誘電体層を形成するステップと、 ドープされたポリシリコン・プラグを第１と第２のトレ
ンチ内に形成することによって第２の電極を形成するス
テップとを含む方法。 - 【請求項２】ノード誘電体層を形成するステップの前
に、拡散障壁カラーで覆われていない第１と第２のトレ
ンチの露出側面をドープするステップをさらに含む、請
求項１に記載の方法。 - 【請求項３】拡散障壁カラーを形成するステップが、 第１のトレンチの水平および垂直面を含めて基板上に拡
散障壁の層をコンフォーマルに堆積させるステップと、 拡散障壁層を異方性エッチングして、全水平面からのみ
拡散障壁層を除去することにより、第１のトレンチの側
面のみと接触する拡散障壁カラーを形成するステップと
を含むことを特徴とする、請求項１に記載の方法。 - 【請求項４】ポリシリコン・プラグを形成するステップ
が、 デバイス層より深く埋込酸化物層の底より浅い高さまで
凹ませた第１のポリシリコンをトレンチ領域内に形成す
るステップと、 第１のポリシリコンの上の露出している拡散障壁カラー
領域を除去するステップと、 第１のポリシリコンの上面と接触し、単結晶デバイス層
の露出側面と接触する凹んだ第２のポリシリコンをトレ
ンチ内部に形成するステップとを含むことを特徴とす
る、請求項１に記載の方法。 - 【請求項５】前記ノード誘電体層が、第１と第２のトレ
ンチの露出シリコン面に二酸化シリコン層を熱形成する
ステップによって形成されることを特徴とする、請求項
１に記載の方法。 - 【請求項６】前記ノード誘電体層が、 第１と第２のトレンチの露出シリコン面に二酸化シリコ
ン層を熱形成するステップと、 前記二酸化シリコン層の表面に窒素に富んだ層を形成す
るステップとにより形成されることを特徴とする、請求
項１に記載の方法。 - 【請求項７】前記マスク層がレジストであることを特徴
とする、請求項１に記載の方法。 - 【請求項８】前記マスク層が、二酸化シリコン層、窒化
シリコン層、酸窒化シリコン層からなるグループから選
ばれた少なくとも一層を含むことを特徴とする、請求項
１に記載の方法。 - 【請求項９】前記第１のトレンチが、埋込酸化物層の底
を越えて半導体本体の内部に少なくとも５０ナノメート
ルの深さまで達することを特徴とする、請求項１に記載
の方法。 - 【請求項１０】前記ドープするステップが、 第１と第２のトレンチ領域の側面を覆い、第１と第２の
トレンチの側面と接触するように、ドーパントを含むガ
ラス層をコンフォーマルに堆積させるステップと、 加熱により、ドーパントを、ガラス層から少なくとも第
２のトレンチの隣接する側面内部に、少なくとも５０ナ
ノメートルの深さまで入れるステップとを含むことを特
徴とする、請求項２に記載の方法。 - 【請求項１１】前記ガラス層中のドーパントが、ヒ素、
リン、ホウ素からなるグループから選択されることを特
徴とする、請求項１０に記載の方法。 - 【請求項１２】前記ノード誘電体層が、５〜１０ナノメ
ートルの範囲から選ばれた厚さを有することを特徴とす
る、請求項５に記載の方法。 - 【請求項１３】トレンチ・キャパシタを有するＤＲＡＭ
記憶セルをＳＯＩ基板中に形成する方法であって、 半導体本体（ＳＣ本体）と、前記半導体本体を覆う埋込
酸化物層と、前記埋込酸化物を覆う単結晶デバイス層
（ＳＣデバイス層）とを提供するステップと、 前記単結晶デバイス層内のソース、ドレインおよびチャ
ネルと、単結晶デバイス層表面上のゲート酸化物層と、
チャネル領域を覆うゲート電極とからなる電界効果トラ
ンジスタ（ＦＥＴ）を形成するステップと、 第１と第２の電極と両電極の間のノード誘電体層とを有
するトレンチ・キャパシタを形成するステップであっ
て、 単結晶デバイス層を覆ってマスク層を形成するステッ
プ、 マスク層に開口部をパターン化するステップ、 マスク層の開口部に対応する第１のトレンチを、単結晶
デバイス層と埋込酸化物層を貫通して半導体本体内部に
達する第１の深さまで異方性エッチングするステップ、 第１のトレンチの側面に沿って第１の深さに達する拡散
障壁カラーを形成するステップ、 第１のトレンチによって露出した半導体本体を第２の深
さまで異方性エッチングして、その側壁が第１の電極を
定義する第２のトレンチを形成するステップ、 第１のトレンチによって露出した半導体本体表面にノー
ド誘電体層を形成するステップ、およびドープされたポ
リシリコン・プラグを第１と第２のトレンチ内に形成す
ることによって第２の電極を形成し、前記プラグをさら
にＦＥＴのドレイン領域に接触させるステップを含むス
テップと、 半導体本体を基板に接触させるステップと、 隣接するＤＲＡＭセル間に単結晶デバイス層を貫通して
絶縁領域を形成するステップとを含む方法。 - 【請求項１４】トレンチ・キャパシタを形成するステッ
プが、 ノード誘電体層を形成するステップの前に、拡散障壁カ
ラーで覆われていない第１と第２のトレンチの露出側面
をドープするステップをさらに含むことを特徴とする、
請求項１３に記載の方法。 - 【請求項１５】トレンチ・キャパシタ内に拡散障壁カラ
ーを形成するステップが、 第１のトレンチの水平面および垂直面を含めて基板上に
拡散障壁の層をコンフォーマルに形成するステップと、 拡散障壁層を異方性エッチングして、全水平面からのみ
拡散障壁層を除去することにより、第１のトレンチの側
面のみと接触する拡散障壁カラーを形成するステップと
を含むことを特徴とする、請求項１３に記載の方法。 - 【請求項１６】ポリシリコン・プラグを形成するステッ
プが、 デバイス層より深く埋込酸化物層の底より浅い高さまで
凹ませた第１のポリシリコンをトレンチ領域内に形成す
るステップと、 第１のポリシリコンの上の露出している拡散障壁カラー
領域を除去するステップと、 第１のポリシリコンの上面と接触し、単結晶デバイス層
の露出側面と接触する凹んだ第２のポリシリコンをトレ
ンチ内部に形成するステップとを含むことを特徴とす
る、請求項１３に記載の方法。 - 【請求項１７】前記ノード誘電体層が、第１と第２のト
レンチの露出シリコン面に二酸化シリコン層を熱形成す
るステップにより形成されることを特徴とする、請求項
１３に記載の方法。 - 【請求項１８】前記ノード誘電体層が、 第１と第２のトレンチの露出シリコン面に二酸化シリコ
ン層を熱酸化処理で形成するステップと、 前記二酸化シリコン層の表面に窒素に富んだ層を形成す
るステップとにより形成されることを特徴とする、請求
項１３に記載の方法。 - 【請求項１９】前記マスク層が、二酸化シリコン層、窒
化シリコン層、酸窒化シリコン層からなるグループから
選ばれた少なくとも一層を含むことを特徴とする、請求
項１３に記載の方法。 - 【請求項２０】前記第１のトレンチが、埋込酸化物層の
底を越えて半導体本体の少なくとも５０ナノメートルの
深さまで達することを特徴とする、請求項１３に記載の
方法。 - 【請求項２１】前記ドープするステップが、 第１と第２のトレンチ領域の側面を覆って、ドーパント
を含むガラス層をコンフォーマルに堆積させるステップ
と、 加熱により、ドーパントを、ガラス層から少なくとも第
２のトレンチの隣接する側面内に、少なくとも５０ナノ
メートルの深さまで入れるステップとを含むことを特徴
とする、請求項１４に記載の方法。 - 【請求項２２】前記ガラス層中のドーパントが、ヒ素、
リン、ホウ素からなるグループから選択されることを特
徴とする、請求項２１に記載の方法。 - 【請求項２３】前記ノード誘電体層が５〜１０ナノメー
トルの範囲から選ばれた厚さを有することを特徴とす
る、請求項１８に記載の方法。 - 【請求項２４】シリコン基板と、前記シリコン基板上に
形成された酸化物層と、前記酸化物層を覆って形成され
るデバイス層とに貫入し、トレンチ充填材を有するトレ
ンチ・キャパシタであって、 前記基板の最上面から前記基板のトレンチの壁面に沿っ
て下方へ延び、前記トレンチ充填材を取り囲むように前
記シリコン基板の徴合領域に形成される第１の電極と、 前記トレンチ壁面に隣接する誘電体層と、 前記誘電体層内側に形成され、前記誘電体層と第２の電
極が前記トレンチ充填材を含む、第２の電極と、 前記誘電体層内部に形成され、前記第１の電極から延び
て前記酸化物層を貫通する拡散障壁カラーとを含むトレ
ンチ・キャパシタ。 - 【請求項２５】拡散障壁カラーが、少なくとも５０ナノ
メートルの厚さを有する窒化シリコン層からなることを
特徴とする、請求項２４に記載のトレンチ・キャパシ
タ。 - 【請求項２６】第１の電極が、Ａｓ、Ｐ、Ｂからなるグ
ループから選ばれた導電性不純物でドープされることを
特徴とする、請求項２４に記載のトレンチ・キャパシ
タ。 - 【請求項２７】誘電体層が、二酸化シリコン、窒化シリ
コン、酸窒化シリコンおよびこれらの組合せからなるグ
ループから選択されることを特徴とする、請求項２４に
記載のトレンチ・キャパシタ。 - 【請求項２８】ノード誘電体層が、５〜１０ナノメート
ルの範囲の厚さを有することを特徴とする、請求項２４
に記載のトレンチ・キャパシタ。
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