JPH0391829A - ビットデータ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、入力されるソースデータをビットシフトし
て転送するビットデータ転送回路に関するものである。

〔従来の技術〕

第４図に従来のビノトデータ転送回路を示し、第５図に
その具体的な構成を示す。第４図および第５図において
、ラッチ回路５は、Ｉ＋ｊｉ’［次人力されるソースデ
ータを一定数のビソト（例えば１６ビノト〉を１ブロソ
クとしてブロック毎にラッチして出力するもので、例え
ば１６ビットｆ７Ｉ或になっている。ラッチ回路６は、
ラッチ回路５から出力されるデータをラッチして出力す
るもので、ラッチ回路５と同じ１６ビット構成である。

セレクタ７は、ラッチ回路５より出力されるデータとラ
ッチ回路６より出力されるＩブロソク前のデータとを取
り込み、ラッチ回路５がラッチするデータのＩ噴がソー
スデータの右端であるか左端であるかの情報を取り込み
、右端から取り込みを行っている場合にデータスワソブ
を行って各データを出力する。この場合、ラッチ回路５
，６がそれぞれ１６ビノト構或であるなら、セレクタ７
の入力および出力ともに３２ビットとなる．バレルシフ
タ８は、セレクタ７より出力されるデータに対し、転送
先メモリ空間に一致させるために、左ピントシフトを行
い、ビソトシフトされたデータを出力する。

〔発明が解決しようとする課題〕

上記の構戒のビントデータ転送回路は、ラッチ回路５が
ラッチするデータにおいて、ビットシフト動作を２回行
っていることになり、そのためセレクタ７において、ラ
ッチ回路５がラッチするデータ量の２倍のデータ量を人
力し、さらに入力データ量と同等のデータ量を出力する
必要があるため、多くのゲートを必要とする。バレルシ
フタ８における入力データ量は、ラッチ回路５がラフチ
するデータ量の２倍が必要となり、配線容量が大きくな
る。

したがって、この発明の目的は、回路サイズを小さくす
ることができるビットデータ転送回路を提供することで
ある。

〔課題を解決するための手段〕

この発明のビットデータ転送回路は、．ソースデータを
一定数のビノトをｌブロソクとしてブロック毎に順次ラ
ッチする第１のラッチ回路と、この第１のラッチ回路よ
り順次出力されるデータをループ状に所定ビット数ビソ
トシフトして出力するバレルシフタと、このバレルシフ
タより出力されるデータを順次ラッチする第２のラッチ
回路と、この第２のラッチ回路から出力されるデータと
バレルシフタから出力される１ブロフク後のデータをそ
れぞれ取り込みバレルシフタのビットシフト量およびシ
フト方向に応じて第２のラッチ回路およびバレルシフタ
からそれぞれ出力されるデータを選択して出力するセレ
クタとを備えている。

〔作　　　用〕

この発明の構戊によれば、第１のラッチ回路がラッチし
たデータがループ状にシフト可能なバレルシフタによっ
て任意の方向に任意のビット数だけ１回シフトされ、シ
フトされたデータが第２のラッチ回路にラッチされる。

そして、第２のラッチ回路のデータとバレルシフタの１
ブロソク後のデータとがセレクタに取り込まれ、バレル
シフタのビットシフトの方向および量に応じてセレクタ
が第２のラッチ回路のデータとバレルシフタのデータと
を選択的に出力することになる。

この結果、一定数のビット毎にブロックとしてまとめら
れたソースデータは、所定ビット数だけシフトされた状
態で転送されることになる。

このように、第１のラッチ回路でラフチしたデータを先
にバレルシフタでシフトして第２のラッチ回路にラッチ
させ、第２のラッチ回路のデータおよびバレルシフタの
データをセレクタで選択して出力ささせるので、バレル
シフタは、第１のラッチ回路がラッチするデータ量と同
量の人力データで動作する。また、セレクタについても
、入力データ量は第ｌのラッチ回路がラッチするデータ
量の２倍必要であるが、出力データ量は第１のラッチ回
路がラッチするデータ量と同量で動作することになる。

したがって、回路サイズを小さくしても、従来例と同じ
機能をもたせることができる．〔実　施　例〕 以下、この発明の実施例を図面を参照しながら説明する
。

第１図にこの発明の一実施例のビットデータ転送回路を
示し、第２図にその具体的な構成を示す。

この実施例は、ソースデータから１６ビット毎のデータ
のラッチを行い、ビノトシフト処理を行う場合を示して
いる。

第１図および第２図において、ラッチ回路１は、ソース
データを１６ビットを１ブロフクとしてブロソク毎に順
次ラッチする。バレルシフタ２は、ラッチ回路ｌより順
次出力される１６ビットのデータについてループ状に所
定ビット数のビットシフトを行い、その結果を出力する
。このため、バレルシフタ２は、左右両方向にビットシ
フトできる。

ラッチ回路３は、バレルシフタ２より出力された１６ビ
ットのデータを順次ラフチする。

セレクタ４は、ラッチ回路３より出力される１６ビノト
のデータとバレルシフタ２より出力される１ブロソク後
の１６ビットのデータとを取り込む．セレクタ４の各出
力ビットは、ラッチ回路１がソ一スデータの左端からラ
ッチを行う場合において、バレルシフタ２がｎビット（
ｎはラッチ回路１がラッチするビットデータ量より小さ
い値である０と自然数）の左シフトを行う場合、出力ビ
ソ｝ｍ（ｍはラッチ回路ｌがラッチするデータ量：この
実施例の場合はｌ６となる）のうち、先頭ｍ−ｎビット
はラッチ回路３のより出力されるビフトデークのｍ−ｎ
ビットが出力され、残りのｎビットは、バレルシフタ２
から出力されるビソトデー夕の後ろｎビットが出力され
る。

第３図はミバレルシフタ２が３ビットだけ左シフトを行
う場合のデータの流れを示している。

第３図（ａｌは１６ビット×３のソースデータを模式的
に示している。

第３図〜》はデータの流れを示し、第３図（８）のソー
スデータのうち左端のソースデータＡ１がラッチ回路１
にラッチされる。ラッチされたソースデータＡ１はバレ
ルシフタ２で３ビットだけ左シフトされてデータＡ２と
なり、ラッチ回路３にラッチされる。また、中央のソー
スデータＢ１は、ソースデータＡ１がバレルシフタ２で
シフトざれた後、ラッチ回路１にラッチされる。ラフチ
されたソースデータＢ１はバレルシフタ２で３ビットだ
け左シフトされてデータＢ２となる。

そして、ラッチ回路３にラッチされたデータＡ２とバレ
ルシフタ２から出力されるデータＢ２とがそれぞれセレ
クタ４へ入力される。セレクタ４は、１６ビノトの出力
データＸとして、先頭の１３ビットはデータＡ２を選択
し、最後の３ビットはデータＢ２を選択する。すなわち
、１６ビフトの出カデータＸとしては、１６ビソトのデ
ータＡ２の先頭の１３ビットと１６ビットのデータＢ２
の最後の３ビットとが出力されることになる。

この後、バレルシフタ２から出力されるデータＢ２がラ
ッチ回路３にラッチされる。また、右端のソースデータ
Ｃ１は、ソースデータＢ１がバレルシフタ２でシフトさ
れた後、ラッチ回路１にラッチされる，ラッチされたソ
ースデータＣ１はバレルシフタ２で３ビットだけ左シフ
トされてデータＣ２となる。

そして、ラッチ回路３にラッチされたデータＢ２とバレ
ルシフタ２から出力されるデータＣ２とがそれぞれセレ
クタ４へ入力される。セレクタ４は、１６ビットの出力
データＹとして、先頭の１３ビソトはデータＢ２を選択
し、最後の３ビットはデータＣ２を選択する。すなわち
、１６ビノトの出力データＹとしては、１６ビソトのデ
ータＢ２の先頭のｌ３ビノトとｌ６ビントのデータＣ２
の最後の３ピントとが出力されることになる。

この後、バレルシフタ２から出力されるデータＢ２がラ
ッチ回路３にラッチされ、以下同様にしてセレクタ４へ
各データが入力され、セレクタ４から出力データＺが出
力される。

この実施例のビットデータ転送回路によれば、ラッチ回
路１でラッチしたデータを先にバレルシフタ２で任意の
方向に任意のビン｝数シフトし、この状態でラッチ回ｉ
Ｓ３にラッチさせ、ラッチ回路３およびバレルシフタ２
のデータをセレクタ４で選択させるので、ラッチ回路１
がラッチするデ−ク量と同量の入力データでバレルシフ
タ２を動作させることができる。また、セレクタ４につ
いても、人力データ量はラッチ回ｉＳｔがラッチするデ
ータ量の２倍必要であるが出力データ量はラ，チ回路１
がラフチするデータ量と同量で動作させることができる
。したがって、従来例と同様の機能を回路サイズの小さ
い回路で実現することができる。

なお、上記実施例では、ソースデータをｌ６ビットずつ
転送する構或であったが、■回に転送するビット数は１
６ビットに限らない。また、ピントシフトの方向は、上
記実施例では、左方向であったが、右方向でもよく、シ
フトするピント数も３ビットに限らず、転送先のメモリ
空間に応じて任意に設定されるものである。

〔発明の効果〕

この発明のピントデータ転送回路によれば、第１のラッ
チ回路でラッチしたデータを先にバレルシフタでシフト
して第２のラッチ回路にラッチさせ、第２のラッチ回路
およびバレルシフタのデー夕をセレクタで選択させるの
で、第１のラッチ回路がラッチするデータ量と同量の入
力データでバレルシフタを動作させることができる。ま
た、セレクタについても、入力データ量は第１のラッチ
回路がラッチするデータ量の２倍必要であるが出力デー
タ量は第１のラッチ回路がラッチするデータ量と同量で
動作させることができる。したがって、従来例と同様の
機能を回路サイズの小さい回路で実現することができる
。

【図面の簡単な説明】

第ｌ図はこの発明の一実施例のビ・ノトデータ転送回路
の構成を示すブロソク図、第２図は第１図のブロソクの
具体的な回路構戒を示すブロック図、第３図はビットデ
ータ転送回路におけるビットデータの流れを示す説明図
、第４図はビットデータ転送回路の従来例の構威を示す
ブロック図、第５図は第４図のブロックの具体的な回路
構成を示すブロック図である。 ■・・・ラッチ回路、２・・・バレルシフタ、３・・・
ラッチ回路、４・・・セレクタ 第 １ 図 第 ４ 図

Claims (1)

【特許請求の範囲】
1. ソースデータを一定数のビットを１ブロックとしてブロ
   ック毎に順次ラッチする第１のラッチ回路と、この第１
   のラッチ回路より順次出力されるデータをループ状に所
   定ビット数ビットシフトして出力するバレルシフタと、
   このバレルシフタより出力されるデータを順次ラッチす
   る第２のラッチ回路と、この第２のラッチ回路から出力
   されるデータと前記バレルシフタから出力される１ブロ
   ック後のデータをそれぞれ取り込み前記バレルシフタの
   ビットシフト量およびシフト方向に応じて前記第２のラ
   ッチ回路および前記バレルシフタからそれぞれ出力され
   るデータを選択して出力するセレクタとを備えたビット
   データ転送回路。