JPS6370999A - 可変段数シフトレジスタ - Google Patents
可変段数シフトレジスタInfo
- Publication number
- JPS6370999A JPS6370999A JP61213745A JP21374586A JPS6370999A JP S6370999 A JPS6370999 A JP S6370999A JP 61213745 A JP61213745 A JP 61213745A JP 21374586 A JP21374586 A JP 21374586A JP S6370999 A JPS6370999 A JP S6370999A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shift register
- timing signal
- address
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ランダムアクセスメモリを用いて入力データの書込制御
及び読出制御を行い、選択信号に対応したアドレス制御
によって、任意のシフト段数のシフトレジスタを構成す
るものである。
及び読出制御を行い、選択信号に対応したアドレス制御
によって、任意のシフト段数のシフトレジスタを構成す
るものである。
本発明は、シフト段数を任意に設定できる可変段数シフ
トレジスタに関するものである。
トレジスタに関するものである。
シフトレジスタは、クロック信号に従って入力データを
順次シフトするものであり、各種の用途がある。例えば
、シフト段数に対応した遅延時間が得られるので、デー
タの遅延回路として用いられる。又その遅延時間を制御
することにより、フレーム構成のデータのフレーム同期
をとる同期回路にも用いられている。このようなシフト
レジスタは、構成が簡単で任意のシフト段数が得られる
ことが要望されている。
順次シフトするものであり、各種の用途がある。例えば
、シフト段数に対応した遅延時間が得られるので、デー
タの遅延回路として用いられる。又その遅延時間を制御
することにより、フレーム構成のデータのフレーム同期
をとる同期回路にも用いられている。このようなシフト
レジスタは、構成が簡単で任意のシフト段数が得られる
ことが要望されている。
シフト段数を可変とする為の従来のシフトレジスタは、
例えば、第4図に示すように、同−或いはそれぞれ異な
るシフト段数の複数のシフトレジスタ部11,12.1
3.14を縦続接続し、入力データをクロック信号(図
示せず)に従って順次シフトさせ、又各シフトレジスタ
部11,12.13.14の出力をセレクタ15で選択
できるように構成し、選択信号によって選択動作するセ
レクタ15により、シフトレジスタ部11,12.13
.14の出力を選択して出力データとするものである。
例えば、第4図に示すように、同−或いはそれぞれ異な
るシフト段数の複数のシフトレジスタ部11,12.1
3.14を縦続接続し、入力データをクロック信号(図
示せず)に従って順次シフトさせ、又各シフトレジスタ
部11,12.13.14の出力をセレクタ15で選択
できるように構成し、選択信号によって選択動作するセ
レクタ15により、シフトレジスタ部11,12.13
.14の出力を選択して出力データとするものである。
各シフトレジスタ部11.12,13.14のシフト段
数をnとすると、選択信号に従ってセレクタ15がシフ
トレジスタ部12の出力を選択する場合は、2n段のシ
フトレジスタとなる。同様に、選択信号に従ってセレク
タ15がシフトレジスタ部13の出力を選択する場合は
、3n段のシフトレジスタとなる。
数をnとすると、選択信号に従ってセレクタ15がシフ
トレジスタ部12の出力を選択する場合は、2n段のシ
フトレジスタとなる。同様に、選択信号に従ってセレク
タ15がシフトレジスタ部13の出力を選択する場合は
、3n段のシフトレジスタとなる。
又それぞれ異なるシフト段数のシフトレジスタ部を用意
し、入力データをセレクタによって選択したシフトレジ
スタ部に入力させることにより、所望のシフト段数のシ
フトレジスタを構成することもできる。
し、入力データをセレクタによって選択したシフトレジ
スタ部に入力させることにより、所望のシフト段数のシ
フトレジスタを構成することもできる。
シフトレジスタ部の段数の種類は限られているので、任
意のシフト段数を得ることが困難であり、又シフト段数
を多くすると、回路規模が大きくなる欠点があった。
意のシフト段数を得ることが困難であり、又シフト段数
を多くすると、回路規模が大きくなる欠点があった。
又マイクロプロセッサの制御によりシフト段数を制御す
ることも考えられるが、ソフトウェアの開発に要する費
用が大きくなる欠点がある。
ることも考えられるが、ソフトウェアの開発に要する費
用が大きくなる欠点がある。
本発明は、簡単な構成により任意にシフト段数を設定で
きるようにすることを目的とするものである。
きるようにすることを目的とするものである。
本発明の可変段数シフトレジスタは、第1図を参照して
説明すると、読出タイミング信号、書込タイミング信号
及びカウントクロック信号を出力するシフトレジスタ1
と、キャリー信号によって選択信号をプリセットし、シ
フトレジスタ1からのカウントクロック信号をカウント
アツプしてアドレス信号を出力するn進カウンタ2と、
このn進カウンタ2からのアドレスによってアクセスさ
れ、シフトレジスタ1からの書込タイミング信号によっ
て入力データを書込み、読出タイミング信号によってそ
の書込データを読出すランダムアクセスメモリ3とを備
え、選択信号によってシフト段数を設定するものである
。
説明すると、読出タイミング信号、書込タイミング信号
及びカウントクロック信号を出力するシフトレジスタ1
と、キャリー信号によって選択信号をプリセットし、シ
フトレジスタ1からのカウントクロック信号をカウント
アツプしてアドレス信号を出力するn進カウンタ2と、
このn進カウンタ2からのアドレスによってアクセスさ
れ、シフトレジスタ1からの書込タイミング信号によっ
て入力データを書込み、読出タイミング信号によってそ
の書込データを読出すランダムアクセスメモリ3とを備
え、選択信号によってシフト段数を設定するものである
。
n進カウンタ2にプリセットする選択信号をaとすれば
、(n−a)進カウンタとなり、ランダムアクセスメモ
リ3のn番地に書込まれたデータは、(n−a)個のカ
ウントクロック信号後に読出されるので、(n−a)段
のシフトレジスタとなる。従って、選択信号によって所
望のシフト段数を設定することができる。
、(n−a)進カウンタとなり、ランダムアクセスメモ
リ3のn番地に書込まれたデータは、(n−a)個のカ
ウントクロック信号後に読出されるので、(n−a)段
のシフトレジスタとなる。従って、選択信号によって所
望のシフト段数を設定することができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第1図は本発明の実施例のブロック図であり、1はシフ
トレジスタ、2はn進カウンタ、3はランダムアクセス
メモリ (RAM) 、4はインバータである。入カテ
゛−夕は、ランダムアクセスメモリ3のデータ入力端子
Dinに加えられ、データ出力端子poutから出力デ
ータが送出される。
トレジスタ、2はn進カウンタ、3はランダムアクセス
メモリ (RAM) 、4はインバータである。入カテ
゛−夕は、ランダムアクセスメモリ3のデータ入力端子
Dinに加えられ、データ出力端子poutから出力デ
ータが送出される。
又入力データに同期した入力クロック信号がシフトレジ
スタ1によりシフトされて、ランダムアクセスメモリ3
の書込制御端子W、!:読出制御端子Rとにそれぞれ加
える書込タイミング信号と読出タイミング信号及びn進
カウンタ2に加えるカウントクロック信号CLが形成さ
れる。
スタ1によりシフトされて、ランダムアクセスメモリ3
の書込制御端子W、!:読出制御端子Rとにそれぞれ加
える書込タイミング信号と読出タイミング信号及びn進
カウンタ2に加えるカウントクロック信号CLが形成さ
れる。
n進カウンタ2は、キャリ一端子CRからのキャリー信
号がインバータ4を介してロード端子しに加えられると
、選択信号をプリセントするものであり、又カウント内
容がランダムアクセスメモ173のアドレス端子A O
−Amに加えられる。
号がインバータ4を介してロード端子しに加えられると
、選択信号をプリセントするものであり、又カウント内
容がランダムアクセスメモ173のアドレス端子A O
−Amに加えられる。
第2図は本発明の実施例のタイミング説明図であり、(
a)は入力クロック信号、(b)はn進カウンタ2に加
えられるカウントクロック信号CL、IC)はn進カウ
ンタ2のカウント出力のアドレス信号、(d+は読出タ
イミング信号、(e)は書込タイミング信号である。カ
ウントクロック信号、読出タイミング信号及び書込タイ
ミング信号は、それぞれ人力クロック信号を順次シフト
して形成されるものである。
a)は入力クロック信号、(b)はn進カウンタ2に加
えられるカウントクロック信号CL、IC)はn進カウ
ンタ2のカウント出力のアドレス信号、(d+は読出タ
イミング信号、(e)は書込タイミング信号である。カ
ウントクロック信号、読出タイミング信号及び書込タイ
ミング信号は、それぞれ人力クロック信号を順次シフト
して形成されるものである。
第3図は本発明の実施例の動作説明図であり、n=16
としたn進カウンタ2にプリセットする選択信号を“1
000”とした場合を示し、従って、ランダムアクセス
メモリ3に加えられるアドレス信号は、時刻tQ、tl
、t2. ・・・に従って順次“1000”〜“11
11”となる。又そのアドレス信号によってランダムア
クセスメモリ3がアクセスされた時に、最初は読出タイ
ミング信号によってデータが読出され、そのアドレスに
書込タイミング信号によって入力データが書込まれる。
としたn進カウンタ2にプリセットする選択信号を“1
000”とした場合を示し、従って、ランダムアクセス
メモリ3に加えられるアドレス信号は、時刻tQ、tl
、t2. ・・・に従って順次“1000”〜“11
11”となる。又そのアドレス信号によってランダムア
クセスメモリ3がアクセスされた時に、最初は読出タイ
ミング信号によってデータが読出され、そのアドレスに
書込タイミング信号によって入力データが書込まれる。
従って、時刻tQに“1000″のアドレスから先に書
込まれたデータが読出タイミング信号に従って読出され
、次の書込タイミング信号に従って入力データが書込ま
れ、このデータは時刻t8に読出される。時刻t1に“
1001”のアドレスから先に書込まれたデータが読出
タイミング信号に従って読出され、次の書込タイミング
信号に従って入力データが書込まれ、このデータは時刻
t9読出される。以下同様にして時刻t2〜t7に“1
010”〜“1111”のアドレスに書込まれたデータ
は、時刻tlO〜t15に読出される。即ち、8段のシ
フトレジスタが構成されたことになる。
込まれたデータが読出タイミング信号に従って読出され
、次の書込タイミング信号に従って入力データが書込ま
れ、このデータは時刻t8に読出される。時刻t1に“
1001”のアドレスから先に書込まれたデータが読出
タイミング信号に従って読出され、次の書込タイミング
信号に従って入力データが書込まれ、このデータは時刻
t9読出される。以下同様にして時刻t2〜t7に“1
010”〜“1111”のアドレスに書込まれたデータ
は、時刻tlO〜t15に読出される。即ち、8段のシ
フトレジスタが構成されたことになる。
従って、n進カウンタ2にプリセットする選択信号によ
って所望のシフト段数のシフトレジスタを構成すること
ができる。
って所望のシフト段数のシフトレジスタを構成すること
ができる。
以上説明したように、本発明は、n進カウンタ2にブリ
セントする選択信号によって、シフト段数を設定するこ
とができるものであり、又ランダムアクセスメモリ3の
読出タイミング信号及び書込タイミング信号は、入力ク
ロック信号をシフトすることにより簡単に得ることがで
きる。従っ−Z、簡単な構成により、1〜n段の任意の
シフト段数のシフトレジスタを構成することができる利
点がある。
セントする選択信号によって、シフト段数を設定するこ
とができるものであり、又ランダムアクセスメモリ3の
読出タイミング信号及び書込タイミング信号は、入力ク
ロック信号をシフトすることにより簡単に得ることがで
きる。従っ−Z、簡単な構成により、1〜n段の任意の
シフト段数のシフトレジスタを構成することができる利
点がある。
第1図は本発明の実施例のブロック図、第2図は本発明
の実施例のタイミング説明図、第3図は本発明の実施例
の動作説明図、第4図は従来例のブロック図である。 lはシフトレジスタ、2はn進カウンタ、3はランダム
アクセスメモリ (RAM) 、4はインバータである
。
の実施例のタイミング説明図、第3図は本発明の実施例
の動作説明図、第4図は従来例のブロック図である。 lはシフトレジスタ、2はn進カウンタ、3はランダム
アクセスメモリ (RAM) 、4はインバータである
。
Claims (1)
- 【特許請求の範囲】 入力クロック信号をシフトして順次読出タイミング信
号、書込タイミング信号及びカウントクロック信号を出
力するシフトレジスタ(1)と、キャリー信号によって
選択信号をプリセットし、前記シフトレジスタ(1)か
らのカウントクロック信号をカウントしてアドレス信号
を出力するn進カウンタ(2)と、 該n進カウンタ(2)からのアドレス信号によってアク
セスされ、前記シフトレジスタ(1)からの書込タイミ
ング信号によって入力データが書込まれ、前記読出タイ
ミング信号によって読出されて、前記選択信号によって
定まるシフト段数のシフト出力データが出力されるラン
ダムアクセスメモリ(3)とを備えた ことを特徴とする可変段数シフトレジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61213745A JPS6370999A (ja) | 1986-09-12 | 1986-09-12 | 可変段数シフトレジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61213745A JPS6370999A (ja) | 1986-09-12 | 1986-09-12 | 可変段数シフトレジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6370999A true JPS6370999A (ja) | 1988-03-31 |
Family
ID=16644314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61213745A Pending JPS6370999A (ja) | 1986-09-12 | 1986-09-12 | 可変段数シフトレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6370999A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08203265A (ja) * | 1995-01-26 | 1996-08-09 | Nec Eng Ltd | 遅延回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS603714A (ja) * | 1983-06-22 | 1985-01-10 | Hitachi Ltd | ロボツトの制御方法 |
-
1986
- 1986-09-12 JP JP61213745A patent/JPS6370999A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS603714A (ja) * | 1983-06-22 | 1985-01-10 | Hitachi Ltd | ロボツトの制御方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08203265A (ja) * | 1995-01-26 | 1996-08-09 | Nec Eng Ltd | 遅延回路 |
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