JPH0895781A - プロセッサの算術論理装置 - Google Patents

Abstract

(57)【要約】 【目的】 １データ中に変更するビットが２種類以上あ
っても、一度の演算で目的のデータを得ることができる
プロセッサの算術論理装置を得ることを目的とする。 【構成】 デコーダ２０がメインメモリ１から汎用レジ
スタ部３に取出された命令が、互いに異なる種類のビッ
ト値を変更する命令と解読したときは、従来の一命令毎
に一つの演算をする算術論理ユニット５に代えて、同時
演算回路１３ａ〜１３ｈが所定ビットの第１のデータと
この第１のデータを操作するための第２のデータとを同
時に入力し、第３のデータのビット毎の演算命令値に基
づいて両データを同時に一度に演算する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサの算術論理装
置に関し、特に、互いに異なるビット値を同時に変更す
る算術論理装置に関する。

【０００２】

【従来の技術】図４は従来のプロセッサの概略構成図で
ある。同図に示すように、従来のプロセッサは、少なく
とも制御部１、複数のレジスタを備える汎用レジスタ部
３、算術論理ユニット５、算術論理ユニット５の結果を
一時記憶するバッファ７等は全て内部バスに接続されて
いる。

【０００３】制御部１は外部のメインメモリ９から順次
プログラム命令を汎用レジスタ部３に取出し、このプロ
グラム命令に基づいて算術論理ユニット５を制御しなが
ら、メインメモリ９から取出したデータを加工する。ま
た、制御部１は、例えばレジスタに記憶されるデータが
８ビットであれば、８ビット分を一度に算術論理ユニッ
ト５に出力させて算術演算させるようにしている。算術
論理ユニット７は、内部に少なくともＯＲ、ＡＮＤ等を
並列接続した構成となっている。

【０００４】上記のように構成されたプロセッサについ
て以下に動作を説明する。図５は従来のプロセッサの動
作を説明する説明図である。例えば、プログラムの命令
が３６（００１００１００）を９６（０１１００００
０）に変更する命令のとき、つまり、変更するビットの
種類が互いにことなる場合は、一度にレジスタのデータ
を算術論理ユニット５に出力して論理演算させるため、
一度の演算で全てのビットを変更することはできない。
そこで、以下のような演算過程で処理していた。

【０００５】例えば、汎用レジスタ部３のレジスタ３ａ
（以下入力レジスタ３ａという）に００１００１００が
格納され、この入力レジスタ３ａの第１ビットを“０”
から“１”に、また第５ビットを“１”から“０”に変
更させる場合は、図５に示すように、初めに入力レジス
タ３ａに対応するレジスタ３ｂ（以下ビット操作レジス
タという）の第１ビットを“１”にして、ビット列を０
１００００００に操作する。この両レジスタのビット値
はプログラムによって予め決めるものである。

【０００６】次に、制御部１は、図５に示すように、算
術論理ユニット５のＯＲに、入力レジスタ３ａとビット
操作レジスタ３ｂの両データを出力してＯＲを取らせて
バッファ７に一時記憶させた後に、例えば汎用レジスタ
部３のレジスタ３ｄを出力レジスタとして記憶させる。
次に、プログラムによって図５に示すように、レジスタ
３ｃを新たなビット操作レジスタとし、このビット操作
レジスタ３ｃの第５ビットを“０”にしたデータ（１１
１１１０１０）を用意する。

【０００７】次に、制御部１は算術論理ユニットのＡＮ
Ｄに出力レジスタ３ｄのデータ（０１１００１００）と
ビット操作レジスタ３ｃのデータ（１１１１１０１１）
とを出力させてＡＮＤを取らせ、バッファ７を介して目
的の０１１０００００を汎用レジスタ部のレジスタ３ｅ
を出力レジスタとして記憶する。つまり、従来は、ある
レジスタの値から目的のデータの値を得るとき、まず他
のレジスタに、“１”を立てたいビット位置に、１を立
て、その他のビットは“０”にしたデータを用意し、こ
のデータと先のレジスタのデータとでＯＲを取り、その
後に、“０”を立てたいビット位置に、０を立て、その
他のビットは“１”にしたデータを用意し、このデータ
とＯＲ後のデータとでＡＮＤを取ってていた。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
プロセッサは、所定ビットのデータを変更する場合は、
制御部が一度にそのデータを算術論理ユニットに出力し
て目的の演算をするようにしているため、変更するビッ
トが１データ中に２種類以上あると、最低２度の演算を
させなければならない。従って、３オペランド形式にし
ていても、プログラムのステップ数が増加し、結果とし
て演算処理速度が低下するという問題点があった。ま
た、互いに異なるビットを変更する場合は、最低２度の
演算が必要であるため、ビット操作レジスタとして使用
するレジスタが最低２つ必要となる。このため、複数ビ
ットに渡って異なる種類のビットを変更する場合はレジ
スタも多く必要となるので、メモリサイズも大きくなけ
ればならないという問題点があった。

【０００９】本発明は、上記の問題点を解決するために
なされたものであり、１データ中に変更するビットが２
種類以上あっても、一度の演算で目的のデータを得るこ
とができるプロセッサの算術論理装置を得ることを目的
とする。

【００１０】

【課題を解決するための手段】本発明に係わるプロセッ
サの算術論理装置は、メインメモリから順次、プログラ
ム命令をレジスタに取出し、この命令に従って、演算を
実施する第１の算術論理回路を制御しながら、メインメ
モリから取出したレジスタの情報を加工するプロセッサ
において、取出された命令が、互いに異なる種類のビッ
ト値を変更する命令のときは、第１の算術論理回路に代
えて第２の算術論理回路を起動させると共に、操作した
い所定ビットの第１のデータ、第１のデータを操作する
ための所定のビットの第２のデータ及び両データのビッ
ト同志を演算させるためのビット毎の演算指令値が書込
まれた所定ビットの第３のデータを第２の算術論理回路
に出力する解読手段と、起動に伴って、第３のデータが
示すビットの演算指令値に基づいて、第第１のデータの
ビット値と第２のデータのビット値とを、ビット毎に同
時に演算する第２の算術論理回路とを備えたものであ
る。

【００１１】

【作用】本発明においては、解読手段が取出された命令
が、互いに異なる種類のビット値を変更する命令のとき
は、従来の一命令毎に一つの演算をする第１の算術論理
回路に代えて、第２の算術論理回路を起動させると共
に、操作したい第１のデータ、第１のデータを操作する
ための第２のデータ及び両データのビット同志を演算さ
せるための演算指令値が書込まれた第３のデータを第２
の算術論理回路に出力する。第２の算術論理回路は第３
のデータの各ビットの演算指令値に基づいて、第１のデ
ータと第２のデータとを１ビット毎に演算するため、一
回の演算でもって同時に目的のデータが得られる。

【００１２】

【実施例】本実施例では８ビットのプロセッサを例にし
て説明する。

【００１３】実施例１ 図１は実施例１の概略構成図である。図において、１〜
７は上記図４と同様なものである。同図に示すように本
実施例１の算術論理ユニット９は従来の算術論理回路５
と８ビット分の第２の算術論理回路（以下同時演算回路
１３ａ〜同時演算回路１３ｈという）、デコーダ２０を
備えている。同時演算回路１３ａ〜同時演算回路１３ｈ
は、ビット数に対応し、それぞれ内部にＯＲ１５、ＡＮ
Ｄ１７及びセレクタ１８を備え、ＯＲ１５とＡＮＤ１７
の入力を並列接続し、それぞれの出力を単独にセレクタ
１８に出力する構成となっている。また、それぞれのセ
レクタ１８はデコーダ２０からのビット列に基づいて、
ＯＲ１５又はＡＮＤ１７を選択し、その値をバッファ７
に記憶する構成になっている。

【００１４】デコーダ２０は、汎用レジスタより出力さ
れた３オペランド形式の命令が互いに異なる種類のビッ
トを変更する命令かどうかを判断し、異なる種類のビッ
トを変更するときのみ、同時演算回路１３ａ〜同時演算
回路１３ｈを起動させると共に、３オペランド形式の３
つのレジスタのデータを同時演算回路１３ａ〜同時演算
回路１３ｈに出力する。

【００１５】上記のように構成されたプロセッサについ
て動作を以下に説明する。図２は実施例１の動作を説明
する説明図である。この図２では、同時演算回路はビッ
トに対応して備えられているが動作はすべて同じである
ので、一つの同時演算回路のみを記載して説明する。ま
た、データは操作したい所定ビットの第１のデータ、第
１のデータを操作するための所定のビットの第２のデー
タ及び両データのビット同志を演算させるためのビット
毎の演算指令値が書込まれた所定ビットの第３のデータ
からなる３オペランド形式になっている。また、命令は
互いに異なる種類のビットを変更する命令であるとす
る。

【００１６】例えば、従来例と同様に３６（００１００
１００）を９６（０１１０００００）に変更する場合
は、予め入力レジスタ３ａに００１００１００のデータ
を格納し、この操作レジスタ３ａの第１ビットを“０”
から“１”に、第５ビットを“１”から“０”に変更す
るために、０を立てる。つまり、変更するビットの種類
が互いに異なる場合は、操作レジスタに、入力レジスタ
の変化させるビットに対応する場所に変化させたい値を
書き込む。また、汎用レジスタ部３のいずれかのレジス
タを論理選択レジスタとし、論理回路内のＯＲ又はＡＮ
Ｄを選択するビットを立てるプログラムにされていると
する。本例では、図２に示すように、論理選択レジスタ
の第５ビットのみが“１”にセットされている。

【００１７】そして、制御部１によってメインメモリの
命令が取出され、例えば３６（００１００１００）を９
６（０１１０００００）に変更する命令と、このような
第１及び第２のデータがそれぞれパラレルで算術論理ユ
ニット側に出力されると、デコーダ２０はこの命令を解
読し、同時演算回路群を選択し、論理選択レジスタの第
３のデータであるビット列を内部のレジスタに設定す
る。これにより、同時演算回路１３ａの入力には、入力
レジスタの第１ビットの値と操作レジスタの第１ビット
の値が出力され、同時演算回路１３ｂの入力には、入力
レジスタの第２ビットの値と操作レジスタの第２ビット
の値が出力され、同時演算回路１３ｃの入力には、入力
レジスタの第３ビットの値と操作レジスタの第３ビット
の値が出力される。

【００１８】また、同時演算回路１３ｄの入力には、入
力レジスタの第４ビットの値と操作レジスタの第４ビッ
トの値が、同時演算回路１３ｅの入力には、入力レジス
タの第５ビットの値と操作レジスタの第５ビットの値
が、同時演算回路１３ｆの入力には、入力レジスタの第
６ビットの値と操作レジスタの第６ビットの値が出力さ
れる。さらに、同時演算回路１３ｇの入力には、入力レ
ジスタの第７ビットの値と操作レジスタの第７ビットの
値が出力され、同時演算回路１３ｈの入力には、入力レ
ジスタの第８ビットの値と操作レジスタの第８ビットの
値が出力される。そして、各同時演算回路のＯＲ及びＡ
ＮＤにより、入力された２つのビット値が論理演算され
る。

【００１９】また、このとき、論理選択レジスタのビッ
ト列が０００００１００であるため、同時演算回路１３
ａ〜同時演算回路１３ｅのセレクタと同時演算回路１３
ｇ及び同時演算回路１３ｈはＯＲを選択し、同時演算回
路１３ｆのセレクタのみがＡＮＤを選択する。すなわ
ち、出力レジスタには、０１１０００００が設定され
る。従って、互いに異なる種類のビットの値を変更する
命令であっても、一度の演算でもって、互いに異なる種
類のビットの値を変更できている。さらに、一度に演算
が終了するため、出力レジスタは１つでよいため、メモ
リ容量は小さくて済む。

【００２０】実施例２ 上記実施例１では、３６（００１００１００）を９６
（０１１０００００）に変更する場合は、操作レジスタ
に０１００００００を論理選択レジスタに０１１０００
００を設定するプログラムとしたが図３に示すように、
ビット操作レジスタの値を１１１１１０１１とし、論理
選択レジスタの値を１０１１１１１１としても、出力レ
ジスタの値は実施例１と同様に０１１０００００が設定
される。つまり、上記各実施例で説明したように本発明
の同時演算回路は以下に説明する論理となっている。

【００２１】

【表１】 表１に示すように、入力レジスタのビットの値が０又は
１のとき、この出力レジスタに１をセットするプログラ
ム命令の場合は、プログラムによってビット操作レジス
タに１を、論理選択レジスタを０に設定させると、同時
演算回路は出力レジスタに１をセットする。

【００２２】また、入力レジスタのビットの値が０又は
１のとき、この値をリセットするプログラム命令の場合
は、プログラムによってビット操作レジスタに０を、論
理選択レジスタを１に設定させると、同時演算回路は出
力レジスタに０を立てる。さらに、入力レジスタの値を
変化させないプログラム命令のとき、操作レジスタと論
理選択レジスタの対応するビットの値がプログラムによ
って同じ論理にされると、出力レジスタの値は操作レジ
スタの値と同じになることを示すものである。例えば表
１においては、入力レジスタの値が０又は１のときは、
操作レジスタと論理レジスタの値が１又は０にされる
と、本同時演算回路からの出力は０又は１になる。な
お、上記各実施例では、８ビットとして説明したがビッ
ト数に応じて上記の同時演算回路を設けると、何ビット
でもよい。

【００２３】

【発明の効果】以上のように本発明によれば、取出され
た命令が、互いに異なる種類のビット値を変更する命令
のときは、従来の一命令毎に一つの演算をする第１の算
術論理回路に代えて、第２の算術論理回路が所定ビット
の第１のデータとこの第１のデータを操作するための第
２のデータとを同時に入力し、第３のデータのビット毎
の演算命令値に基づいて両データを一度に演算すること
により、互いに異なる種類のビット値を変更する命令で
あっても、一度の演算でもって目的のデータが得られる
ので、演算処理速度が向上すると共に、レジスタ数を少
なくできるため、メモリ容量を低減できるという効果が
得られている。

【図面の簡単な説明】

【図１】実施例１の概略構成図である。

【図２】実施例１の動作を説明する説明図である。

【図３】実施例２の動作を説明する説明図である。

【図４】従来のプロセッサの概略構成図である。

【図５】従来の動作を説明する説明図である。

【符号の説明】 １ 制御部 ３ 汎用レジスタ部 ５ 算術論理ユニット ７ バッファ ９ 外部のメインメモリ １３ａ〜１３ｈ 同時演算回路 １５ ＯＲ １７ ＡＮＤ １８ セレクタ ２０ デコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メインメモリから順次、プログラム命令
   をレジスタに取出し、この命令に従って、演算を実施す
   る第１の算術論理回路を制御しながら、前記メインメモ
   リから取出したレジスタの情報を加工するプロセッサに
   おいて、 前記取出された命令が、互いに異なる種類のビット値を
   変更する命令のときは、前記第１の算術論理回路に代え
   て第２の算術論理回路を起動させると共に、操作したい
   所定ビットの第１のデータ、該第１のデータを操作する
   ための所定のビットの第２のデータ及び両データのビッ
   ト同志を演算させるためのビット毎の演算指令値が書込
   まれた所定ビットの第３のデータを前記第２の算術論理
   回路に出力する解読手段と、 起動に伴って、前記第３のデータが示すビットの演算指
   令値に基づいて、前記第第１のデータのビット値と第２
   のデータのビット値とを、ビット毎に同時に演算する第
   ２の算術論理回路とを有することを特徴とするプロセッ
   サの算術論理装置。
2. 【請求項２】 前記第２の算術論理回路は、 前記ビットに対応して設けられ、互いの入力側を並列接
   続した論理和回路と論理積回路とよりなる演算回路群
   と、 前記演算回路に対応するビット数を有し、該ビット領域
   に前記論理和回路又は論理積回路のいずれかを選択する
   フラグを書込みさせるための内部レジズタと、 前記演算回路及び前記内部レジスタのビットに対応して
   設けられ、該対応する内部レジスタのビット値が論理和
   の選択を示しているときは、前記論理和の出力を、また
   前記論理積の選択を示しているときは前記論理積の出力
   を選択して出力レジスタの対応するビット領域に出力す
   るセレクタ群とを有することを特徴とする請求項１記載
   のプロセッサの算術論理装置。
3. 【請求項３】 前記第１のデータ、第２のデータ及び第
   ３のデータは３オペランド形式でプログラムによって汎
   用レジスタ部に設定されることを特徴とする請求項１記
   載のプロセッサの算術論理装置。