JPS60100211A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS60100211A JPS60100211A JP20791383A JP20791383A JPS60100211A JP S60100211 A JPS60100211 A JP S60100211A JP 20791383 A JP20791383 A JP 20791383A JP 20791383 A JP20791383 A JP 20791383A JP S60100211 A JPS60100211 A JP S60100211A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- section
- data
- shift
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶部内のシフトレジスタを任意の個数に分割
し、同時にシフトする複数個のシフトレジスタとして使
用可能とし、記憶部を有効に使うことのできるプログラ
マブルコントローラに関するものである。
し、同時にシフトする複数個のシフトレジスタとして使
用可能とし、記憶部を有効に使うことのできるプログラ
マブルコントローラに関するものである。
従来例の構成とその問題点
従来のプログラマブルコントローラはシフトレジスタを
内蔵してはいたが、／フトレジスタの個数が固定であっ
た。このような従来のプログラマフルコントローラでは
、シフトレジスタが多数必要な場合にはプログラマブル
コントローラ内部もしくは外部に多数のシフトレジスタ
を存在させておく必要があり、記憶部内で広範囲の領域
が必要になる。また操作が複雑であるという欠点を有し
ていた。
内蔵してはいたが、／フトレジスタの個数が固定であっ
た。このような従来のプログラマフルコントローラでは
、シフトレジスタが多数必要な場合にはプログラマブル
コントローラ内部もしくは外部に多数のシフトレジスタ
を存在させておく必要があり、記憶部内で広範囲の領域
が必要になる。また操作が複雑であるという欠点を有し
ていた。
発明の目的
本発明は上記従来の欠点を解消し、記憶部内のシフトレ
ジスタを任意の個数に分割し、同時にシフトする複数個
のシフトレジスタとして使用できるようにしたプログラ
マブルコントローラを提供するものである。
ジスタを任意の個数に分割し、同時にシフトする複数個
のシフトレジスタとして使用できるようにしたプログラ
マブルコントローラを提供するものである。
発明の構成
本発明のプログラマブルコントローラＩｄ：、 シー
’ｙンスプログラムによりシフトレジスタを分割するデ
ータを入力させ、制御部を介して記憶部に格納し、前記
記憶部内のシフトレジスタを入力されたデータに従い分
割するように構成したものである。
’ｙンスプログラムによりシフトレジスタを分割するデ
ータを入力させ、制御部を介して記憶部に格納し、前記
記憶部内のシフトレジスタを入力されたデータに従い分
割するように構成したものである。
実施例の説明
第１図は本発明の一実施例を示すブロック図である。１
は外部に接続された入力機器の状態を入力する入力部で
、２は入力機器の状態や内部情報に対して論理演算を行
なう制御部で、３は制御部２に指令を送る操作部で、４
は制御部２に処理された演算結果や入出力状態等を表示
する表示部で、５は制御部２で処理された結果を外部に
接続された出力機器に出力する出力部で、６は制御部２
が必要なデータを格納しておく記憶部である。第２図の
７は記憶部６内に存在するシフトレジスタコントロール
で、記憶部６内のシフトレジスタを任意に分割するため
のデータを格納する分割データ部と、前記シフトレジス
タをオールＯにするデーするＤ Ｏ’Ｗ Ｎ部と、前記
シフトレジスタの各ピノ＃【 トを上位希にシフトさせるデータを格納するＵＰ部とで
構成されている。第３図は本考案要部のフローチャート
である０ステツプ８でシフトレジスタコントロール７内
のり七ノド部が１かどうかを判断し、もし１であるなら
ばステップ９でシフトレジスタをオール０にする。また
１でないならばステ、プ１０で分割データが何であるか
を判断しステップ１１で分割データに従いシフトレジス
タを分割する。次にステップ１２でシフトレジスタコン
トロール７内のＵＰ部が１かどうか判断し、もし１なら
ばステップ１３でシフトレジスタの各殴 ビットを１ビツト」二位軒にシフトするｏｌでないなら
ばステップ１４でシフトレジスタコントロール７内のＤ
ＯＷＮ部が１かどうか判断し、もし１ならばステ、グ１
５でシフトレジスタ内の各ピノを更 トを１ピント下位岨／フ卜する。１でないならば実行終
了とする０またシフトレジスタコントロール内のＵＰ部
とＬ） Ｏ’Ｗ Ｎ部が同時に１になるときには何もし
ない０ 第４図において、１６はシフトレジスタコントロール７
にデータを入力したものである。ここで分割データは任
意の数ｎである。１７は分割前のＮビットのシフトレジ
スタであり、ｎビットで構成されているデータが入力し
である。１８はデータを各々専用のシフトレジスタに振
分けるために分割した後のシフトレジスタの状態である
。ここでシフトレジスタはｎ段Ｎ ／ ｎ列に分割され
ている。各々のシフトレジスタはシフトレジスタコント
ロールＹ内のＵＰ部あるいはＤＯＷＮ部が０がされるタ
イミングは同時である。
は外部に接続された入力機器の状態を入力する入力部で
、２は入力機器の状態や内部情報に対して論理演算を行
なう制御部で、３は制御部２に指令を送る操作部で、４
は制御部２に処理された演算結果や入出力状態等を表示
する表示部で、５は制御部２で処理された結果を外部に
接続された出力機器に出力する出力部で、６は制御部２
が必要なデータを格納しておく記憶部である。第２図の
７は記憶部６内に存在するシフトレジスタコントロール
で、記憶部６内のシフトレジスタを任意に分割するため
のデータを格納する分割データ部と、前記シフトレジス
タをオールＯにするデーするＤ Ｏ’Ｗ Ｎ部と、前記
シフトレジスタの各ピノ＃【 トを上位希にシフトさせるデータを格納するＵＰ部とで
構成されている。第３図は本考案要部のフローチャート
である０ステツプ８でシフトレジスタコントロール７内
のり七ノド部が１かどうかを判断し、もし１であるなら
ばステップ９でシフトレジスタをオール０にする。また
１でないならばステ、プ１０で分割データが何であるか
を判断しステップ１１で分割データに従いシフトレジス
タを分割する。次にステップ１２でシフトレジスタコン
トロール７内のＵＰ部が１かどうか判断し、もし１なら
ばステップ１３でシフトレジスタの各殴 ビットを１ビツト」二位軒にシフトするｏｌでないなら
ばステップ１４でシフトレジスタコントロール７内のＤ
ＯＷＮ部が１かどうか判断し、もし１ならばステ、グ１
５でシフトレジスタ内の各ピノを更 トを１ピント下位岨／フ卜する。１でないならば実行終
了とする０またシフトレジスタコントロール内のＵＰ部
とＬ） Ｏ’Ｗ Ｎ部が同時に１になるときには何もし
ない０ 第４図において、１６はシフトレジスタコントロール７
にデータを入力したものである。ここで分割データは任
意の数ｎである。１７は分割前のＮビットのシフトレジ
スタであり、ｎビットで構成されているデータが入力し
である。１８はデータを各々専用のシフトレジスタに振
分けるために分割した後のシフトレジスタの状態である
。ここでシフトレジスタはｎ段Ｎ ／ ｎ列に分割され
ている。各々のシフトレジスタはシフトレジスタコント
ロールＹ内のＵＰ部あるいはＤＯＷＮ部が０がされるタ
イミングは同時である。
発明の効果
本発明はシフトレジスタコントロールにシフトレジスタ
を分割するためのデータ、シフトする方向を任意に設定
できるので、記憶部内のシフトレジスタの領域が削減で
き、使用範囲の広いシフトレジスタを有するプログラマ
プルコントローラヲ恒１４＋斗ト ｙａｎｚ−ｙｘ シ
７
を分割するためのデータ、シフトする方向を任意に設定
できるので、記憶部内のシフトレジスタの領域が削減で
き、使用範囲の広いシフトレジスタを有するプログラマ
プルコントローラヲ恒１４＋斗ト ｙａｎｚ−ｙｘ シ
７
第１図は本発明の一実施例のブロック図、第２図は本実
施例内蔵のシフトレジスタコントロールの構成図、第３
図は本実施例要部のフローチャート図、第４図は同要部
の具体例の説明図である。 １・・・・・・入力部、２・・・・・・制御部、３・・
・・・・操作部、４・・・・・表示部、５・・・・・・
出力部、６・・・・記憶部。 代理人の氏名 弁理」−中 尾 敏 男 ほか１名第１
図 第２図 第３図
施例内蔵のシフトレジスタコントロールの構成図、第３
図は本実施例要部のフローチャート図、第４図は同要部
の具体例の説明図である。 １・・・・・・入力部、２・・・・・・制御部、３・・
・・・・操作部、４・・・・・表示部、５・・・・・・
出力部、６・・・・記憶部。 代理人の氏名 弁理」−中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (1)
- 入力機器の状態を入力する入力部と、入力の状態や内部
情報に対して論理演算を行なう制御部と、制御部で処理
された結果を出力機器に出力する出力部と、入力情報や
処理結果等を格納しておく記憶部と、前記制御部に各種
指令を送る操作部と、前記操作部で指示された各種指令
や前記制御部で処理された結果等を表示する表示部とか
らなり、前記記憶部内に存在するシフトレジスタを任意
の個数に分割し、同時にシフトする複数個のシフトレジ
スタとして使用できることを可能としたプログラマフル
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20791383A JPS60100211A (ja) | 1983-11-04 | 1983-11-04 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20791383A JPS60100211A (ja) | 1983-11-04 | 1983-11-04 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60100211A true JPS60100211A (ja) | 1985-06-04 |
Family
ID=16547636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20791383A Pending JPS60100211A (ja) | 1983-11-04 | 1983-11-04 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999011552A1 (en) * | 1997-09-02 | 1999-03-11 | Diesse S.R.L. | A method for levelling and/or turning one or more stacks of sheet material arranged on a base or pallet and an independent unit for implementing said method and moving said stacks |
-
1983
- 1983-11-04 JP JP20791383A patent/JPS60100211A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999011552A1 (en) * | 1997-09-02 | 1999-03-11 | Diesse S.R.L. | A method for levelling and/or turning one or more stacks of sheet material arranged on a base or pallet and an independent unit for implementing said method and moving said stacks |
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