JPH04111016A - バレルシフタ回路 - Google Patents
バレルシフタ回路Info
- Publication number
- JPH04111016A JPH04111016A JP2229264A JP22926490A JPH04111016A JP H04111016 A JPH04111016 A JP H04111016A JP 2229264 A JP2229264 A JP 2229264A JP 22926490 A JP22926490 A JP 22926490A JP H04111016 A JPH04111016 A JP H04111016A
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- JP
- Japan
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- circuit
- shift
- signal
- output
- select
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 102220015592 rs11110359 Human genes 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路におけるバレルシフタ回路に
関する。
関する。
従来の半導体集積回路におけるバレルシフタ回路は、第
3図の回路図に示される。この回路は8ピツトの入力信
号1o−i7を、最大7ビットまでローテート可能なダ
イナゼ、り方式のバレルシフタの回路図で、これは、シ
フト命令信号MO。
3図の回路図に示される。この回路は8ピツトの入力信
号1o−i7を、最大7ビットまでローテート可能なダ
イナゼ、り方式のバレルシフタの回路図で、これは、シ
フト命令信号MO。
Ml、M2をデコードしシフト制御信号SO〜S7を作
るデコード回路10aと、8ビ、トの入力信号1Q−i
7のシフトを行なう8X8個のNchトランジスタ15
および8個のPchプリチャージトランジスタ16によ
り構成され九シフト回路12a、及びシフト回路121
の出力信号D O−D 7をラッチするう、子回路14
とから構成される。
るデコード回路10aと、8ビ、トの入力信号1Q−i
7のシフトを行なう8X8個のNchトランジスタ15
および8個のPchプリチャージトランジスタ16によ
り構成され九シフト回路12a、及びシフト回路121
の出力信号D O−D 7をラッチするう、子回路14
とから構成される。
次に、この回路の動作を5ピツトのローテートを行なう
場合について説明する。次の第1表は第3図の動作を表
わす真理値表である。まず5ビ。
場合について説明する。次の第1表は第3図の動作を表
わす真理値表である。まず5ビ。
第1表
ドローテートの場合、シフト命令信号MO、Ml。
M2はそれぞれ第1表の真理値表から分かる様にrl、
O,OJとなる。そしてMO〜M2はデコード回路10
aでデコードされ、シフト制御信号5o−87のうちS
5のみが11“でアクティブとなる。7フト制御信号S
5がアクティブになると、シフト回路12aを構成して
いる8×8個のNch )ランジスタのうちTso−T
57のみがオンする。すると入力信号1Q−i7データ
はそれぞれトランジスタT50〜T57を通り、シフト
回路12aの出力信号DO〜D7上にi3.i4゜i5
.i6.i7.io、il、i2の順番に出力し、ラッ
チ回路14にラッチされ、出力信号05〜07上に菫3
.i4.i6.i7.io、il、12の順番で出力し
、5ビ、トのローテートが完了する。
O,OJとなる。そしてMO〜M2はデコード回路10
aでデコードされ、シフト制御信号5o−87のうちS
5のみが11“でアクティブとなる。7フト制御信号S
5がアクティブになると、シフト回路12aを構成して
いる8×8個のNch )ランジスタのうちTso−T
57のみがオンする。すると入力信号1Q−i7データ
はそれぞれトランジスタT50〜T57を通り、シフト
回路12aの出力信号DO〜D7上にi3.i4゜i5
.i6.i7.io、il、i2の順番に出力し、ラッ
チ回路14にラッチされ、出力信号05〜07上に菫3
.i4.i6.i7.io、il、12の順番で出力し
、5ビ、トのローテートが完了する。
このように従来のnビットのバレルシフタは、0−tl
−1ビ、トの範囲のシフトなら、任意ビ。
−1ビ、トの範囲のシフトなら、任意ビ。
ト数のシフトを1回の動作ででさる様にシフト回路がn
×n個のトランジスタにより構成されていた。
×n個のトランジスタにより構成されていた。
上述した従来のnビットのバレルシフタ回路は、n×n
個のトランジスタとn本のシフト制御信号が必要であり
、半導体集積回路上のチップ上に占める面積が大きくな
るという欠点があった。またシフト制御信号はn個のト
ランジスタのゲート信号となり、シフト回路の入出力信
号もn個のトランジスタに接続するため、負荷容量が大
きく高速動作が困難であるという欠点があった。
個のトランジスタとn本のシフト制御信号が必要であり
、半導体集積回路上のチップ上に占める面積が大きくな
るという欠点があった。またシフト制御信号はn個のト
ランジスタのゲート信号となり、シフト回路の入出力信
号もn個のトランジスタに接続するため、負荷容量が大
きく高速動作が困難であるという欠点があった。
本発明の目的は、これらの欠点を除き、半導体集積回路
との占有面積を少くすると共に、高速動作も可能とした
バレルシフタを提供することにある。
との占有面積を少くすると共に、高速動作も可能とした
バレルシフタを提供することにある。
本発明のバレルシフタ回路の構成は、シフト命令信号の
一部を除いた信号をデコードしシフト制御信号を出力す
る第1のデコード回路と、前記シフト命令信号の一部を
デコードしてセレクト制御信号を出力する第2のデコー
ド回路と、入力されたnビ、トのデータを前記シフト制
御信号に従ってシフトするシフト回路と、このシフト回
路の各出力を入力とした1ビットにつきm本の入力を前
記セレクト制御信号に従って1本の出力を選択するセレ
クト回路と、このセレクト回路からの各シフトデータを
ラッチして出力信号とするラッチ回路とを、半導体集積
回路上に形成し、前記シフト回路をnxn/m個のトラ
ンジスタで構成したことを特徴とする。
一部を除いた信号をデコードしシフト制御信号を出力す
る第1のデコード回路と、前記シフト命令信号の一部を
デコードしてセレクト制御信号を出力する第2のデコー
ド回路と、入力されたnビ、トのデータを前記シフト制
御信号に従ってシフトするシフト回路と、このシフト回
路の各出力を入力とした1ビットにつきm本の入力を前
記セレクト制御信号に従って1本の出力を選択するセレ
クト回路と、このセレクト回路からの各シフトデータを
ラッチして出力信号とするラッチ回路とを、半導体集積
回路上に形成し、前記シフト回路をnxn/m個のトラ
ンジスタで構成したことを特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。
この構成は、シフト命令信号lをデコードし、シフト制
御信号3を作るX用デコード回路10およびシフト命令
信号2をデコードしセレクト信号4を作るY用デコード
回路11と、データ5を入力しシフト制御信号3に従い
入力データ5をシフトするシフト回路12と、このシフ
ト回路12の出力6を入力しセレクト制御信号に従いセ
レクトするセレクト回路13と、このセレクト回路13
の出カフを入力しデータをラッチするラッチ回路14と
から構成される。
御信号3を作るX用デコード回路10およびシフト命令
信号2をデコードしセレクト信号4を作るY用デコード
回路11と、データ5を入力しシフト制御信号3に従い
入力データ5をシフトするシフト回路12と、このシフ
ト回路12の出力6を入力しセレクト制御信号に従いセ
レクトするセレクト回路13と、このセレクト回路13
の出カフを入力しデータをラッチするラッチ回路14と
から構成される。
次に、その動作を説明する。
まず、シフト命令信号lが、Xデコード回路lOに入り
シフト制御信号3の値がきまる。これと同時に、シフト
命令信号2が、デコード回路11に入りセレクト制御信
号4の値がきまる。次に、シフト回路12において、シ
フト制御信号3によって選ばれ九シフト量だけ、入力デ
ータ5は、シフトされセレクト回路13に出力される。
シフト制御信号3の値がきまる。これと同時に、シフト
命令信号2が、デコード回路11に入りセレクト制御信
号4の値がきまる。次に、シフト回路12において、シ
フト制御信号3によって選ばれ九シフト量だけ、入力デ
ータ5は、シフトされセレクト回路13に出力される。
このセレクト回路13においてセレクト制御信号4によ
って選ばれたデータをラッチ回路14に出力する事によ
り、命令信号1.2で与えられたシフト量だけのシフト
を行なうことができ、セレクト回路13の出カフをう、
子回路14でラッチする事により、その動作は完了する
。
って選ばれたデータをラッチ回路14に出力する事によ
り、命令信号1.2で与えられたシフト量だけのシフト
を行なうことができ、セレクト回路13の出カフをう、
子回路14でラッチする事により、その動作は完了する
。
第2図は第1図の具体的な回路図であり、第2表は、第
2図の動作を表わす真理値表である。
2図の動作を表わす真理値表である。
第2図は、8ビ、トの入力を、最大7ビットまでローテ
ート可能なダイナミッタ方式のバレルシフタ回路であシ
、5ビットのローテートを行なう場合について説明する
。
ート可能なダイナミッタ方式のバレルシフタ回路であシ
、5ビットのローテートを行なう場合について説明する
。
まず、シフト命令信号Mo 、Ml 、M2はそれぞれ
第2表の真理値表から分かる様にrx、o。
第2表の真理値表から分かる様にrx、o。
工」となる。そしてMl、M2はデコード回路10でデ
コードされ、シフト制御信号5o−83のうちの82の
みが「1」でアクティブとなる。シフ第2表 ト制御信号S2がアクティブとなるとシフト回路12を
構成している8×4個のNch )ランシフタのうちT
20〜T27のみオンとなる。すると入力信号10〜1
7のデータは、それぞれトランスファーT20〜T27
を通りシフト回路12の出力信号A O−A 7上でi
4.i5.i6.i7゜io、il、i2.i3の順番
に出力し、セレクト回路13の入力となる。この時、セ
レクト制御信号MOは、すてにrlJであり、セレクト
回路13のトランスピックョンゲートT1の方が全ビッ
トオンとなる事により、シフト回路12の出力信号入O
−人7に伝わった人力信号1Q−i7のデータを選択し
、セレクト回路13の出力信号BO〜B7上に入力デー
タ10〜17は、i3.i4、i5.i6.i7.io
、il、i2の順番で出力され、ラッチ回路14にラッ
チされ、5ビ、トのローテートが完了する。
コードされ、シフト制御信号5o−83のうちの82の
みが「1」でアクティブとなる。シフ第2表 ト制御信号S2がアクティブとなるとシフト回路12を
構成している8×4個のNch )ランシフタのうちT
20〜T27のみオンとなる。すると入力信号10〜1
7のデータは、それぞれトランスファーT20〜T27
を通りシフト回路12の出力信号A O−A 7上でi
4.i5.i6.i7゜io、il、i2.i3の順番
に出力し、セレクト回路13の入力となる。この時、セ
レクト制御信号MOは、すてにrlJであり、セレクト
回路13のトランスピックョンゲートT1の方が全ビッ
トオンとなる事により、シフト回路12の出力信号入O
−人7に伝わった人力信号1Q−i7のデータを選択し
、セレクト回路13の出力信号BO〜B7上に入力デー
タ10〜17は、i3.i4、i5.i6.i7.io
、il、i2の順番で出力され、ラッチ回路14にラッ
チされ、5ビ、トのローテートが完了する。
このように第3図に示した従来のバレルシフタ回路では
、8 X 8=64個のNch トランジスタで構成さ
れていたシフト回路12aが、第2図で示した本実施例
のバレルシフタ回路では、シフト回路12の出力部に2
人力l出力のセレクト回路13を設ける事により、シフ
ト回路12のトランジスタの数を8X8/2=32個と
半分にする事ができ、またシフト制御信号の数も半分に
減らす事ができるため、バレルシフタ回路全体の面積を
半減させる事ができる。さらに、シフト回路のトランジ
スタの数が半分になった事によシ、制御信号及びシフト
回路の入出力信号の負荷容量をほぼ半分に減らす事がで
き、動作スピードが速くなるという効果がある。
、8 X 8=64個のNch トランジスタで構成さ
れていたシフト回路12aが、第2図で示した本実施例
のバレルシフタ回路では、シフト回路12の出力部に2
人力l出力のセレクト回路13を設ける事により、シフ
ト回路12のトランジスタの数を8X8/2=32個と
半分にする事ができ、またシフト制御信号の数も半分に
減らす事ができるため、バレルシフタ回路全体の面積を
半減させる事ができる。さらに、シフト回路のトランジ
スタの数が半分になった事によシ、制御信号及びシフト
回路の入出力信号の負荷容量をほぼ半分に減らす事がで
き、動作スピードが速くなるという効果がある。
ここでは、8ビットのバレルシフタ回路で2人力l出力
のセレクト回路を用いた例をあげて説明したが、ビット
数が多いほど、これらの効果は大きい。つまりnビット
のバレルシフタ回路において、シフト回路とそのシフト
回路の出力を入力とするう、子回路の間に、m入力(2
≦m<n)1出力のセレクト回路を付加することにより
、シフト回路のトランジスタの数をn X n / m
I′I!とすることが出来、かつシフト制御信号の数
も、n / m本とすることができる。また、フット命
令をシフト回路用と、セレクト回路用に分けることによ
り、デコード回路も簡単に構成できるようになる。
のセレクト回路を用いた例をあげて説明したが、ビット
数が多いほど、これらの効果は大きい。つまりnビット
のバレルシフタ回路において、シフト回路とそのシフト
回路の出力を入力とするう、子回路の間に、m入力(2
≦m<n)1出力のセレクト回路を付加することにより
、シフト回路のトランジスタの数をn X n / m
I′I!とすることが出来、かつシフト制御信号の数
も、n / m本とすることができる。また、フット命
令をシフト回路用と、セレクト回路用に分けることによ
り、デコード回路も簡単に構成できるようになる。
以上説明したように本発明は、セレクト回路を挿入する
ことにより、シフト回路・トランジスタ数を半減させる
ことができ、そのため制御信号およびシフト回路の入出
力信号の負荷容量をほぼ半減できるので、回路の動作速
度を上げることができる効果がある。
ことにより、シフト回路・トランジスタ数を半減させる
ことができ、そのため制御信号およびシフト回路の入出
力信号の負荷容量をほぼ半減できるので、回路の動作速
度を上げることができる効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の具体例を示す回路図、第3図は従来のバレルシ
フタ回路の一例を示す回路図である。 1 、2 、MO−M2”−−−77)命令信号、3゜
SO〜S7・−・−・・シフト制御信号、4・−・−セ
レクト制御信号、s、io〜17・・−・−バレルフッ
タ入力信号、6.AO〜入7−・・・−シフト回路出力
信号、7、BO−B7・−・・−・セレクト回路出力信
号、8゜00〜07・・−・−・バレルフッタ出力信号
、φ1.φl、φ2−−−−−−クロック、10,10
a、11−−−−−デコード回路、12,12a・・・
・・・γフト回路、13・・・−′セレクト回路、14
・・・・・・ラッチ回路、15゜T2O−T27 、’
rso 〜T57=”−Nch )ランスファー 16
・・・・・−Pchプリチャージ回路、17−−−・・
インバータ、’[’l、T2・・−・トランスファーゲ
ート。 代理人 弁理士 内 原 晋 第1図
第1図の具体例を示す回路図、第3図は従来のバレルシ
フタ回路の一例を示す回路図である。 1 、2 、MO−M2”−−−77)命令信号、3゜
SO〜S7・−・−・・シフト制御信号、4・−・−セ
レクト制御信号、s、io〜17・・−・−バレルフッ
タ入力信号、6.AO〜入7−・・・−シフト回路出力
信号、7、BO−B7・−・・−・セレクト回路出力信
号、8゜00〜07・・−・−・バレルフッタ出力信号
、φ1.φl、φ2−−−−−−クロック、10,10
a、11−−−−−デコード回路、12,12a・・・
・・・γフト回路、13・・・−′セレクト回路、14
・・・・・・ラッチ回路、15゜T2O−T27 、’
rso 〜T57=”−Nch )ランスファー 16
・・・・・−Pchプリチャージ回路、17−−−・・
インバータ、’[’l、T2・・−・トランスファーゲ
ート。 代理人 弁理士 内 原 晋 第1図
Claims (1)
- シフト命令信号の一部を除いた信号をデコードしシフト
制御信号を出力する第1のデコード回路と、前記シフト
命令信号の一部をデコードしてセレクト制御信号を出力
する第2のデコード回路と、入力されたnビットのデー
タを前記シフト制御信号に従ってシフトするシフト回路
と、このシフト回路の各出力を入力とした1ビットにつ
きm本の入力を前記セレクト制御信号に従って1本の出
力を選択するセレクト回路と、このセレクト回路からの
各シフトデータをラッチして出力信号とするラッチ回路
とを、半導体集積回路上に形成し、前記シフト回路をn
×n/m個のトランジスタで構成したことを特徴とする
バレルシフタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2229264A JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2229264A JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04111016A true JPH04111016A (ja) | 1992-04-13 |
JP2556613B2 JP2556613B2 (ja) | 1996-11-20 |
Family
ID=16889392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2229264A Expired - Lifetime JP2556613B2 (ja) | 1990-08-30 | 1990-08-30 | バレルシフタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2556613B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
JPH0391829A (ja) * | 1989-09-04 | 1991-04-17 | Matsushita Electric Ind Co Ltd | ビットデータ転送回路 |
-
1990
- 1990-08-30 JP JP2229264A patent/JP2556613B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63163527A (ja) * | 1986-12-25 | 1988-07-07 | Nec Corp | デ−タ詰め込み回路 |
JPH0391829A (ja) * | 1989-09-04 | 1991-04-17 | Matsushita Electric Ind Co Ltd | ビットデータ転送回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2556613B2 (ja) | 1996-11-20 |
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