JP2001086641A - 入力保護回路および半導体集積回路 - Google Patents
入力保護回路および半導体集積回路Info
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- JP2001086641A JP2001086641A JP26017799A JP26017799A JP2001086641A JP 2001086641 A JP2001086641 A JP 2001086641A JP 26017799 A JP26017799 A JP 26017799A JP 26017799 A JP26017799 A JP 26017799A JP 2001086641 A JP2001086641 A JP 2001086641A
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Abstract
(57)【要約】
【課題】 十分な静電破壊強度と入力バイアス電流の低
下が図れると共に、回路の誤動作が生じにくい保護回
路、並びに、このような保護回路を半導体基板上に集積
する半導体集積回路を提供することにある。 【解決手段】 入力端子(t2,t3)と電源電圧(V
dd)との間に逆方向接続された第1の保護ダイオード
(D1,D3)と、入力端子(t2,t3)と第2の電
源電圧(GND)との間に逆方向接続された第2の保護
ダイオード(D2,D4)と、入力端子(t2,t3)
の電圧が第1の電源電圧(Vdd)を越えかつ上記第1
の保護ダイオード(D1,D3)をオンさせる電圧に達
しない電圧が印加されたときに入力端子をほぼ第1電源
電圧(Vdd)にクランプするクランプ手段とを備えて
構成する。
下が図れると共に、回路の誤動作が生じにくい保護回
路、並びに、このような保護回路を半導体基板上に集積
する半導体集積回路を提供することにある。 【解決手段】 入力端子(t2,t3)と電源電圧(V
dd)との間に逆方向接続された第1の保護ダイオード
(D1,D3)と、入力端子(t2,t3)と第2の電
源電圧(GND)との間に逆方向接続された第2の保護
ダイオード(D2,D4)と、入力端子(t2,t3)
の電圧が第1の電源電圧(Vdd)を越えかつ上記第1
の保護ダイオード(D1,D3)をオンさせる電圧に達
しない電圧が印加されたときに入力端子をほぼ第1電源
電圧(Vdd)にクランプするクランプ手段とを備えて
構成する。
Description
【0001】
【発明の属する技術分野】この発明は、入力回路を構成
する半導体素子を静電破壊から保護する入力保護回路に
適用して有用な技術に関し、例えば半導体チップに集積
回路として形成されたオペアンプ等のリニア回路に利用
して特に有用な技術に関する。
する半導体素子を静電破壊から保護する入力保護回路に
適用して有用な技術に関し、例えば半導体チップに集積
回路として形成されたオペアンプ等のリニア回路に利用
して特に有用な技術に関する。
【0002】
【従来の技術】図7に示すように、例えば、CMOS回
路により構成されたオペアンプに異常電圧が入力された
場合に、内部回路を構成する素子(入力MOSFET
M5,M6)を静電破壊から保護する技術として、従
来、入力端子と電源電圧Vddの間、および、入力端子
と接地電位GNDとの間に保護ダイオードD1,D2を
それぞれ接続する構成が知られている。このような構成
によれば、入力電圧Vinが電源電圧Vddを上回った
り接地電位GNDより下回ったりした場合に、上記保護
ダイオードD1,D2に順方向電流が流れて、入力端子
の電圧がクランプされ内部回路が保護される。
路により構成されたオペアンプに異常電圧が入力された
場合に、内部回路を構成する素子(入力MOSFET
M5,M6)を静電破壊から保護する技術として、従
来、入力端子と電源電圧Vddの間、および、入力端子
と接地電位GNDとの間に保護ダイオードD1,D2を
それぞれ接続する構成が知られている。このような構成
によれば、入力電圧Vinが電源電圧Vddを上回った
り接地電位GNDより下回ったりした場合に、上記保護
ダイオードD1,D2に順方向電流が流れて、入力端子
の電圧がクランプされ内部回路が保護される。
【0003】しかしながら、上記保護ダイオードD1,
D2を、図8に示すように、例えばn形半導体基板80
とその上に形成されたp形拡散領域85やpウエル領域
83とその上に形成されたn形拡散領域84との間のp
n接合で構成した場合、電源電圧Vddが印加されてい
る半導体基板80や他の内部回路素子との間に意図しな
い寄生トランジスタQ1,Q2が構成されてしまう。そ
して、入力端子に印加される入力電圧Vinが電源電圧
Vddを超えた場合に、寄生トランジスタQ1,Q2が
オンして意図しない経路で電流が流れる。
D2を、図8に示すように、例えばn形半導体基板80
とその上に形成されたp形拡散領域85やpウエル領域
83とその上に形成されたn形拡散領域84との間のp
n接合で構成した場合、電源電圧Vddが印加されてい
る半導体基板80や他の内部回路素子との間に意図しな
い寄生トランジスタQ1,Q2が構成されてしまう。そ
して、入力端子に印加される入力電圧Vinが電源電圧
Vddを超えた場合に、寄生トランジスタQ1,Q2が
オンして意図しない経路で電流が流れる。
【0004】例えば、図8においてpウエル領域83内
にn形拡散領域84を設けてなる保護ダイオードD2の
方は、寄生トランジスタQ2のオン動作により基板80
から入力端子へ電流が流れ(この場合、電源に電流が流
れるだけなので回路の誤動作はない)、基板80がカソ
ードとなる保護ダイオードD1の方では、寄生トランジ
スタQ1のオン動作により入力端子から他の素子のpウ
エル領域81や基板80上に設けられたp形拡散領域へ
向かって電流が流れてしまい、回路を誤動作させてしま
う。
にn形拡散領域84を設けてなる保護ダイオードD2の
方は、寄生トランジスタQ2のオン動作により基板80
から入力端子へ電流が流れ(この場合、電源に電流が流
れるだけなので回路の誤動作はない)、基板80がカソ
ードとなる保護ダイオードD1の方では、寄生トランジ
スタQ1のオン動作により入力端子から他の素子のpウ
エル領域81や基板80上に設けられたp形拡散領域へ
向かって電流が流れてしまい、回路を誤動作させてしま
う。
【0005】オペアンプでは、入力端子に比較的長い異
常電圧や電圧値が大きく外れた異常電圧が印加されたよ
うな場合であれば、回路の誤動作も仕方ないが、比較的
短い時間や小さな異常電圧が印加されただけで回路が誤
動作してしまうのは問題であった。
常電圧や電圧値が大きく外れた異常電圧が印加されたよ
うな場合であれば、回路の誤動作も仕方ないが、比較的
短い時間や小さな異常電圧が印加されただけで回路が誤
動作してしまうのは問題であった。
【0006】そこで、従来のオペアンプでは、簡単に回
路が誤動作してしまうのを防ぐため、図7に示されてい
る電源電圧Vdd側の保護ダイオードD1を省略して、
入力端子と接地電位との間にのみ保護ダイオードD2を
接続することで入力保護回路を構成していた。
路が誤動作してしまうのを防ぐため、図7に示されてい
る電源電圧Vdd側の保護ダイオードD1を省略して、
入力端子と接地電位との間にのみ保護ダイオードD2を
接続することで入力保護回路を構成していた。
【0007】
【発明が解決しようとする課題】しかしながら、上記の
ように電源電圧Vdd側に接続される保護ダイオードD
1を省略すると、次のような2つの課題を発生させた。
すなわち、1つ目は、電源電圧Vdd側の保護ダイオー
ドが無いため、正の静電パルスに対する強度が低下する
という課題である。2つ目は、通常動作時において保護
ダイオードD2を介して入力端子からグランド側にリー
ク電流が流れ、このリーク電流が回路の入力バイアス電
流となるため回路の特性が劣化するという課題である。
しかも、このリーク電流は高温になるにつれて指数関数
的に増加するため、温度変動に伴ない特性が変化すると
云った課題もある。
ように電源電圧Vdd側に接続される保護ダイオードD
1を省略すると、次のような2つの課題を発生させた。
すなわち、1つ目は、電源電圧Vdd側の保護ダイオー
ドが無いため、正の静電パルスに対する強度が低下する
という課題である。2つ目は、通常動作時において保護
ダイオードD2を介して入力端子からグランド側にリー
ク電流が流れ、このリーク電流が回路の入力バイアス電
流となるため回路の特性が劣化するという課題である。
しかも、このリーク電流は高温になるにつれて指数関数
的に増加するため、温度変動に伴ない特性が変化すると
云った課題もある。
【0008】この発明の目的は、静電破壊強度の向上と
入力バイアス電流の低下が図れると共に、回路の誤動作
が生じにくい入力保護回路、並びに、このような入力保
護回路を半導体基板上に容易に集積可能な半導体集積回
路を提供することにある。
入力バイアス電流の低下が図れると共に、回路の誤動作
が生じにくい入力保護回路、並びに、このような入力保
護回路を半導体基板上に容易に集積可能な半導体集積回
路を提供することにある。
【0009】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【0011】すなわち、入力端子と第1の電源電圧との
間に逆方向接続された第1の保護ダイオードと、入力端
子と第2の電源電圧との間に逆方向接続された第2の保
護ダイオードと、上記入力端子の電圧が第1の電源電圧
を超えかつ上記第1の保護ダイオードをオンさせる電圧
に達しない電圧が印加されたときに入力端子をほぼ第1
電源電圧にクランプするクランプ手段とを備えて構成す
る。
間に逆方向接続された第1の保護ダイオードと、入力端
子と第2の電源電圧との間に逆方向接続された第2の保
護ダイオードと、上記入力端子の電圧が第1の電源電圧
を超えかつ上記第1の保護ダイオードをオンさせる電圧
に達しない電圧が印加されたときに入力端子をほぼ第1
電源電圧にクランプするクランプ手段とを備えて構成す
る。
【0012】このような手段によれば、入力端子におい
て第1の電源電圧と第2の電源電圧の両方にそれぞれ保
護ダイオードが設けられているので、静電破壊に対する
強度が向上し、更に、第1と第2の保護ダイオードのリ
ーク電流の相殺により入力端子における入力バイアス電
流の大きさを小さくでき理論上ゼロにすることが出来
る。加えて、電源電圧を超える異常電圧(高い方の電源
電圧よりも高い電圧、或いは、低い方の電源電圧よりも
低い電圧)が入力された場合でも、第1の保護ダイオー
ドがオンする電圧を超えるまでは上記クランプ手段によ
り第1の保護ダイオードがオンしないレベルにクランプ
されるので、第1の保護ダイオードと基板や回路を構成
する素子の半導体領域との間に寄生するバイポーラもオ
ンせず、その間は回路の誤動作を回避することが出来
る。また、第1電源電圧を超える異常電圧の入力が比較
的短い期間印加されるだけであれば、クランプ手段だけ
動作して第1の保護ダイオードは動作しないので、回路
の誤動作を回避することが出来る。
て第1の電源電圧と第2の電源電圧の両方にそれぞれ保
護ダイオードが設けられているので、静電破壊に対する
強度が向上し、更に、第1と第2の保護ダイオードのリ
ーク電流の相殺により入力端子における入力バイアス電
流の大きさを小さくでき理論上ゼロにすることが出来
る。加えて、電源電圧を超える異常電圧(高い方の電源
電圧よりも高い電圧、或いは、低い方の電源電圧よりも
低い電圧)が入力された場合でも、第1の保護ダイオー
ドがオンする電圧を超えるまでは上記クランプ手段によ
り第1の保護ダイオードがオンしないレベルにクランプ
されるので、第1の保護ダイオードと基板や回路を構成
する素子の半導体領域との間に寄生するバイポーラもオ
ンせず、その間は回路の誤動作を回避することが出来
る。また、第1電源電圧を超える異常電圧の入力が比較
的短い期間印加されるだけであれば、クランプ手段だけ
動作して第1の保護ダイオードは動作しないので、回路
の誤動作を回避することが出来る。
【0013】具体的には、入力回路がMOSFETで構
成されている場合に、入力端子に接続されているMOS
FETのゲート破壊を、入力保護回路によって防止する
ことができるとともに、オペアンプなどの回路の誤動作
を防止できる。
成されている場合に、入力端子に接続されているMOS
FETのゲート破壊を、入力保護回路によって防止する
ことができるとともに、オペアンプなどの回路の誤動作
を防止できる。
【0014】また、上記第1および第2の保護ダイオー
ドは、半導体基板に形成されたp形又はn形のウエル領
域と、このウエル領域内に形成されたn形又はp形の半
導体領域とからなる同一構造のpnを接合により構成す
る。このように構成することで、第1と第2の保護ダイ
オードのリーク電流の大きさをほぼ同一にすることがで
き、両者の相殺により入力バイアス電流を小さくするこ
とが出来る。
ドは、半導体基板に形成されたp形又はn形のウエル領
域と、このウエル領域内に形成されたn形又はp形の半
導体領域とからなる同一構造のpnを接合により構成す
る。このように構成することで、第1と第2の保護ダイ
オードのリーク電流の大きさをほぼ同一にすることがで
き、両者の相殺により入力バイアス電流を小さくするこ
とが出来る。
【0015】また、上記のクランプ手段は、ゲート端子
および基板が第1の電源電圧に、ソース端子が上記入力
端子に、ドレイン端子が第2の電源電圧に、それぞれ接
続されたMOSFETにより実現できる。例えば、基板
がn形基板であればpチャネルMOSFETにより構成
でき、基板がp形基板であればnチャネルMOSFET
により構成できる。
および基板が第1の電源電圧に、ソース端子が上記入力
端子に、ドレイン端子が第2の電源電圧に、それぞれ接
続されたMOSFETにより実現できる。例えば、基板
がn形基板であればpチャネルMOSFETにより構成
でき、基板がp形基板であればnチャネルMOSFET
により構成できる。
【0016】ところで、クランプ手段としてのMOSF
ETにおいては、オフ状態においてわずかであるがソー
ス領域と基板間のpn接合に逆方向へリーク電流が流れ
るので、それが入力端子における入力バイアス電流の原
因となる。そこで望ましくは、上記クランプ用MOSF
ETのソース領域を構成するp形又はn形半導体領域
と、上記第1の保護ダイオードのpウエル又はnウエル
領域とを共通領域として一体に形成する。このように構
成することで、クランプ手段のリーク電流による入力バ
イアス電流をなくし第1と第2の保護ダイオード側のリ
ーク電流同士の相殺をより完全に行うことが出来る。つ
まり、入力バイアス電流をより小さくすることが出来
る。
ETにおいては、オフ状態においてわずかであるがソー
ス領域と基板間のpn接合に逆方向へリーク電流が流れ
るので、それが入力端子における入力バイアス電流の原
因となる。そこで望ましくは、上記クランプ用MOSF
ETのソース領域を構成するp形又はn形半導体領域
と、上記第1の保護ダイオードのpウエル又はnウエル
領域とを共通領域として一体に形成する。このように構
成することで、クランプ手段のリーク電流による入力バ
イアス電流をなくし第1と第2の保護ダイオード側のリ
ーク電流同士の相殺をより完全に行うことが出来る。つ
まり、入力バイアス電流をより小さくすることが出来
る。
【0017】上記のような構成の入力保護回路は、例え
ば、オペアンプなどのリニア回路と共に、1個の半導体
基板上に設けられた半導体集積回路などに適用すると特
に有効である。
ば、オペアンプなどのリニア回路と共に、1個の半導体
基板上に設けられた半導体集積回路などに適用すると特
に有効である。
【0018】
【発明の実施の形態】以下、本発明の好適な実施例を図
1〜図6の図面に基づいて説明する。 [第1実施例]図1は、本発明を適用して好適なオペア
ンプ回路と入力保護回路の第1実施例を示す回路図であ
る。図2は、図1のオペアンプ回路における入力保護回
路を構成する保護ダイオードの具体的な構造を示す断面
図、図3は、図1のオペアンプ回路を内蔵したオペアン
プICの全体構成を示す平面図である。
1〜図6の図面に基づいて説明する。 [第1実施例]図1は、本発明を適用して好適なオペア
ンプ回路と入力保護回路の第1実施例を示す回路図であ
る。図2は、図1のオペアンプ回路における入力保護回
路を構成する保護ダイオードの具体的な構造を示す断面
図、図3は、図1のオペアンプ回路を内蔵したオペアン
プICの全体構成を示す平面図である。
【0019】この実施例のオペアンプIC1は、図3に
示すように、2つのオペアンプ回路2,3を集積した半
導体チップを1つのパッケージに収容してなる半導体デ
バイスである。このオペアンプIC1には、第1電源電
圧Vdd(例えば+5V)が入力される第1電源端子t
8と、第2電源電圧Vss(例えば接地電位)が入力さ
れる第2電源端子t4と、一方のオペアンプ回路2に対
応し正相と負相の2つの入力電圧Vin+,Vin−が
入力される入力端子t2,t3と、これら入力電圧Vi
n+,Vin−の演算増幅後の出力電圧Voutが出力
される出力端子t4、並びに、他方のオペアンプ回路3
に対応し正相と負相の2つの入力電圧Vin2+,Vi
n2−とが入力される入力端子t5,t6と、これら入
力電圧Vin2+,Vin2−の演算増幅後の出力電圧
Vout2が出力される出力端子t7などが設けられて
いる。ここでは、上記2つのオペアンプ回路2,3は略
同一構成であるので、一方のオペアンプ回路2について
のみ説明する。
示すように、2つのオペアンプ回路2,3を集積した半
導体チップを1つのパッケージに収容してなる半導体デ
バイスである。このオペアンプIC1には、第1電源電
圧Vdd(例えば+5V)が入力される第1電源端子t
8と、第2電源電圧Vss(例えば接地電位)が入力さ
れる第2電源端子t4と、一方のオペアンプ回路2に対
応し正相と負相の2つの入力電圧Vin+,Vin−が
入力される入力端子t2,t3と、これら入力電圧Vi
n+,Vin−の演算増幅後の出力電圧Voutが出力
される出力端子t4、並びに、他方のオペアンプ回路3
に対応し正相と負相の2つの入力電圧Vin2+,Vi
n2−とが入力される入力端子t5,t6と、これら入
力電圧Vin2+,Vin2−の演算増幅後の出力電圧
Vout2が出力される出力端子t7などが設けられて
いる。ここでは、上記2つのオペアンプ回路2,3は略
同一構成であるので、一方のオペアンプ回路2について
のみ説明する。
【0020】オペアンプ回路2は、図1や図2に示すよ
うに、CMOS回路からなり、少ない消費電力で高い利
得(例えば90dB)が得られる回路としてn形半導体
基板上に構成される。オペアンプ回路2は、2つの入力
電圧Vin+,Vin−の差動をとって電圧増幅する差
動増幅段21と、電源電圧Vdd−GND間に直列に接
続されたMOSFET M10,M11からなりプッシ
ュプル動作により更に出力利得を得て出力電圧Vout
を出力端子t1に出力するプッシュプル形出力段23
と、出力段23のプル側のMOSFET M10を駆動
する信号を生成するカスケード段22と、ダイオードD
1,D2およびクランプ手段24aであるMOSFET
M1からなり入力電圧Vin−に対応する入力保護回
路24と、ダイオードD3,D4およびクランプ手段2
5aであるMOSFET M2とからなり入力電圧Vi
n+に対応する入力保護回路25等を備えて構成され
る。
うに、CMOS回路からなり、少ない消費電力で高い利
得(例えば90dB)が得られる回路としてn形半導体
基板上に構成される。オペアンプ回路2は、2つの入力
電圧Vin+,Vin−の差動をとって電圧増幅する差
動増幅段21と、電源電圧Vdd−GND間に直列に接
続されたMOSFET M10,M11からなりプッシ
ュプル動作により更に出力利得を得て出力電圧Vout
を出力端子t1に出力するプッシュプル形出力段23
と、出力段23のプル側のMOSFET M10を駆動
する信号を生成するカスケード段22と、ダイオードD
1,D2およびクランプ手段24aであるMOSFET
M1からなり入力電圧Vin−に対応する入力保護回
路24と、ダイオードD3,D4およびクランプ手段2
5aであるMOSFET M2とからなり入力電圧Vi
n+に対応する入力保護回路25等を備えて構成され
る。
【0021】また、上記出力段23のプルダウン側MO
SFET M11のゲート−ドレイン間には、発振を防
ぐための抵抗R1と容量C1とかならなる位相補償回路
23aが接続されている。なお、図示を省略するが、オ
ペアンプIC1には上記の回路とは別に差動増幅段21
やカスケード段22の各定電流用のpチャネルMOSF
ET M3,M4のゲートに所定のバイアス電圧(定電
圧)Vcを供給するバイアス回路が設けられる。
SFET M11のゲート−ドレイン間には、発振を防
ぐための抵抗R1と容量C1とかならなる位相補償回路
23aが接続されている。なお、図示を省略するが、オ
ペアンプIC1には上記の回路とは別に差動増幅段21
やカスケード段22の各定電流用のpチャネルMOSF
ET M3,M4のゲートに所定のバイアス電圧(定電
圧)Vcを供給するバイアス回路が設けられる。
【0022】上記入力保護回路24,25を構成するダ
イオードD1,D2;D3,D4は、入力端子t2,t
3に接地電位以下や電源電圧Vddを超える異常電圧が
印加された場合に、電流を流して内部の回路を静電破壊
から保護するためもので、保護ダイオードD1,D3は
第1電源電圧Vdd(例えば5V)と入力端子t2,t
3との間に、保護ダイオードD2,D4は入力端子t
2,t3と第2電源電圧(接地電位)との間に、それぞ
れ平常時に逆方向となる向きに接続されている。
イオードD1,D2;D3,D4は、入力端子t2,t
3に接地電位以下や電源電圧Vddを超える異常電圧が
印加された場合に、電流を流して内部の回路を静電破壊
から保護するためもので、保護ダイオードD1,D3は
第1電源電圧Vdd(例えば5V)と入力端子t2,t
3との間に、保護ダイオードD2,D4は入力端子t
2,t3と第2電源電圧(接地電位)との間に、それぞ
れ平常時に逆方向となる向きに接続されている。
【0023】保護ダイオードD1〜D4は、図2に示す
ようなpn接合で構成された場合、その順方向電圧は約
0.7V程度となる。従って、保護ダイオードD1,D
3は、入力端子t2,t3に入力された入力電圧Vin
−,Vin+が第1電源電圧Vdd(5V)より順方向
電圧(0.7V)分上回った場合に電流が流れ、保護ダ
イオードD2は、入力端子t2,t3に入力された入力
電圧Vin−が第2電源電圧(0V)より順方向電圧
(0.7V)分下回った場合に電流が流れるようになっ
ている。
ようなpn接合で構成された場合、その順方向電圧は約
0.7V程度となる。従って、保護ダイオードD1,D
3は、入力端子t2,t3に入力された入力電圧Vin
−,Vin+が第1電源電圧Vdd(5V)より順方向
電圧(0.7V)分上回った場合に電流が流れ、保護ダ
イオードD2は、入力端子t2,t3に入力された入力
電圧Vin−が第2電源電圧(0V)より順方向電圧
(0.7V)分下回った場合に電流が流れるようになっ
ている。
【0024】これらの保護ダイオードD1,D2(D
3,D4も同様)は、図2にも示すように、半導体基板
40上に設けられる同一構造のpn接合からなるダイオ
ードであり、例えば、n形半導体基板40上にp形のウ
エル領域41a,41bと、このウエル領域41a,4
1b内にn形拡散領域42a,42bを設けることで、
それぞれウエル領域41a,41bをアノードにn形拡
散領域42a,42bをカソードにしたpn接合ダイオ
ードとして構成されている。
3,D4も同様)は、図2にも示すように、半導体基板
40上に設けられる同一構造のpn接合からなるダイオ
ードであり、例えば、n形半導体基板40上にp形のウ
エル領域41a,41bと、このウエル領域41a,4
1b内にn形拡散領域42a,42bを設けることで、
それぞれウエル領域41a,41bをアノードにn形拡
散領域42a,42bをカソードにしたpn接合ダイオ
ードとして構成されている。
【0025】ところで、このようなダイオード構造によ
れば、半導体基板40がn形であるためウエル領域41
a,41bと、半導体基板40と、オペアンプ回路2を
構成するpチャネルMOSFET M1〜M6のドレイ
ン領域やソース領域となるp形拡散層との間にpnp形
の寄生バイポーラトランジスタQXが形成される。その
ため、入力端子t2の電圧が半導体基板40の電位(V
dd)よりも高くなると、この寄生トランジスタQXが
オンして半導体基板40上のp形拡散領域で形成された
種々の領域に電流が流れて回路が誤動作する恐れがあ
る。なお、ダイオードD2側にも寄生トランジスタQy
が存在するが、この寄生トランジスタは局所的であり電
流が流れても内部回路の誤動作をひき起こさないので問
題はない。そこで、この実施例では、クランプ手段24
a,25aを設けて、入力電圧をクランプしてある程度
の異常入力電圧に対しては上記寄生トランジスタQXが
オンされないようにしている。
れば、半導体基板40がn形であるためウエル領域41
a,41bと、半導体基板40と、オペアンプ回路2を
構成するpチャネルMOSFET M1〜M6のドレイ
ン領域やソース領域となるp形拡散層との間にpnp形
の寄生バイポーラトランジスタQXが形成される。その
ため、入力端子t2の電圧が半導体基板40の電位(V
dd)よりも高くなると、この寄生トランジスタQXが
オンして半導体基板40上のp形拡散領域で形成された
種々の領域に電流が流れて回路が誤動作する恐れがあ
る。なお、ダイオードD2側にも寄生トランジスタQy
が存在するが、この寄生トランジスタは局所的であり電
流が流れても内部回路の誤動作をひき起こさないので問
題はない。そこで、この実施例では、クランプ手段24
a,25aを設けて、入力電圧をクランプしてある程度
の異常入力電圧に対しては上記寄生トランジスタQXが
オンされないようにしている。
【0026】また、上記保護ダイオードD1〜D4は、
逆方向電圧が印加されたときに数ピコアンペア〜数ナノ
アンペアのリーク電流が流れるが、両者に同一構造の保
護ダイオードを使用しているので、電源電圧Vdd側と
GND側の保護ダイオードの逆方向リーク電流が足し合
わさって相殺され入力バイアス電流がゼロになるように
作用する。
逆方向電圧が印加されたときに数ピコアンペア〜数ナノ
アンペアのリーク電流が流れるが、両者に同一構造の保
護ダイオードを使用しているので、電源電圧Vdd側と
GND側の保護ダイオードの逆方向リーク電流が足し合
わさって相殺され入力バイアス電流がゼロになるように
作用する。
【0027】図4に本発明の変形例を示す。この変形例
は、図4に示すように、クランプ手段としてのMOSF
ET M1のソース領域とVdd側の保護ダイオードD
1のpウエル領域とを共通領域として形成したものであ
る。すなわち、MOSFETM1のゲート電極やドレイ
ン領域45を第1保護ダイオードD1のpウエル領域4
1と隣接させて形成することで第1保護ダイオードD1
のpウエル領域41をMOSFET M1のソース領域
としている。これにより面積の増加を抑えることができ
る。
は、図4に示すように、クランプ手段としてのMOSF
ET M1のソース領域とVdd側の保護ダイオードD
1のpウエル領域とを共通領域として形成したものであ
る。すなわち、MOSFETM1のゲート電極やドレイ
ン領域45を第1保護ダイオードD1のpウエル領域4
1と隣接させて形成することで第1保護ダイオードD1
のpウエル領域41をMOSFET M1のソース領域
としている。これにより面積の増加を抑えることができ
る。
【0028】また、図2の実施例ではクランプ手段24
aとしてのMOSFET M1を設けているため、この
MOSFET M1においてもソース領域44と基板4
0との間の寄生ダイオードにリーク電流が生じ、このリ
ーク電流が入力端子における入力バイアス電流の原因と
なる。しかるに図4のように構成することで、クランプ
手段のリーク電流をなくし、保護ダイオードD1とD2
(D3とD4)のリーク電流同士を相殺して、入力バイ
アス電流をより小さくすることが出来る。なお、図2の
実施例でも電源電圧Vdd側の保護ダイオードD1と接
地電位GND側の保護ダイオードD2の形状を若干相違
させて(例えばGND側のn形拡散領域42aを電源電
圧Vdd側のn形拡散領域42bより小さくして)、M
OSFET M1のソース基板間リーク電流も含めて入
力バイアス電流が相殺されるように構成することも可能
である。
aとしてのMOSFET M1を設けているため、この
MOSFET M1においてもソース領域44と基板4
0との間の寄生ダイオードにリーク電流が生じ、このリ
ーク電流が入力端子における入力バイアス電流の原因と
なる。しかるに図4のように構成することで、クランプ
手段のリーク電流をなくし、保護ダイオードD1とD2
(D3とD4)のリーク電流同士を相殺して、入力バイ
アス電流をより小さくすることが出来る。なお、図2の
実施例でも電源電圧Vdd側の保護ダイオードD1と接
地電位GND側の保護ダイオードD2の形状を若干相違
させて(例えばGND側のn形拡散領域42aを電源電
圧Vdd側のn形拡散領域42bより小さくして)、M
OSFET M1のソース基板間リーク電流も含めて入
力バイアス電流が相殺されるように構成することも可能
である。
【0029】さらに、第1および第2保護ダイオードD
1,D2のpウエル領域41と半導体基板40との間の
pn接合により形成される寄生ダイオードDXにも逆方
向電流が生じるが、半導体基板40の電子濃度がpウエ
ル領域41中に形成されるn形拡散領域42の電子濃度
よりも1桁以上小さいので、空乏層が広くなり寄生ダイ
オードDXの逆方向電流は第1および第2保護ダイオー
ドD1,D2のそれよりも1桁以上小さいものとなり無
視することが出来る。
1,D2のpウエル領域41と半導体基板40との間の
pn接合により形成される寄生ダイオードDXにも逆方
向電流が生じるが、半導体基板40の電子濃度がpウエ
ル領域41中に形成されるn形拡散領域42の電子濃度
よりも1桁以上小さいので、空乏層が広くなり寄生ダイ
オードDXの逆方向電流は第1および第2保護ダイオー
ドD1,D2のそれよりも1桁以上小さいものとなり無
視することが出来る。
【0030】第3および第4保護ダイオードD3,D4
は、入力電圧Vin−と逆相の入力電圧Vin+に対応
するもので、上記第1および第2保護ダイオードD1,
D2と同様の構成であり同一作用を有するので、説明を
省略する。
は、入力電圧Vin−と逆相の入力電圧Vin+に対応
するもので、上記第1および第2保護ダイオードD1,
D2と同様の構成であり同一作用を有するので、説明を
省略する。
【0031】次に、クランプ手段24a,25aの作用
について説明する。
について説明する。
【0032】クランプ手段24a,25aは、エンハン
スメント型のpチャネルMOSFET M1,M2の1
素子でそれぞれ構成され、MOSFET M1,M2の
ゲート端子と基体(ウエル領域または基板)が第1電源
電圧Vddに、そのソース端子が入力端子t2に、ドレ
イン端子がグランドにそれぞれ接続されてなる。このク
ランプ手段24a,25aにおいては、入力端子t2,
t3に第1電源電圧Vddよりも高い電圧が印加された
場合に、MOSFET M1,M2のチャネルが導通状
態になって入力端子t2,t3から接地端子(GND)
へ電流を流す。しかも、この実施例ではMOSFET
M1,M2の閾値電圧は、基板電位がソース電位ではな
くゲート電圧と同一電位となっているため、基板効果に
より他のMOSFET M3等の閾値電圧(0.7V)
よりも低い、例えば0.3V程度の閾値電圧となってい
る。
スメント型のpチャネルMOSFET M1,M2の1
素子でそれぞれ構成され、MOSFET M1,M2の
ゲート端子と基体(ウエル領域または基板)が第1電源
電圧Vddに、そのソース端子が入力端子t2に、ドレ
イン端子がグランドにそれぞれ接続されてなる。このク
ランプ手段24a,25aにおいては、入力端子t2,
t3に第1電源電圧Vddよりも高い電圧が印加された
場合に、MOSFET M1,M2のチャネルが導通状
態になって入力端子t2,t3から接地端子(GND)
へ電流を流す。しかも、この実施例ではMOSFET
M1,M2の閾値電圧は、基板電位がソース電位ではな
くゲート電圧と同一電位となっているため、基板効果に
より他のMOSFET M3等の閾値電圧(0.7V)
よりも低い、例えば0.3V程度の閾値電圧となってい
る。
【0033】それにより、入力端子t2,t3に電源電
圧Vddよりも0.3V高い電圧が印加された場合に、
MOSFET M1,M2がオンして入力端子t2,t
3が接地電位に接続され、入力端子t2,t3の電圧が
接地電位よりもMOSFETM1,M2の閾値電圧Vt
h(0.3V)分だけ高い電圧(Vdd+Vth)にク
ランプされるようになっている。しかし、MOSFET
M1,M2に流れる電流が大きくなるとゲート−ソー
ス間電圧Vgsが次第に大きくなり、入力端子t2,t
3のクランプ電圧も序々に大きくなって行く。が、入力
端子t2,t3の電圧が保護ダイオードD1,D3に順
電流が流れる順方向電圧を超えるまでは入力電圧Vin
−,Vin+がクランプされ、寄生トランジスタQXが
オンされてリーク電流が流れるのを防止することが出来
る。
圧Vddよりも0.3V高い電圧が印加された場合に、
MOSFET M1,M2がオンして入力端子t2,t
3が接地電位に接続され、入力端子t2,t3の電圧が
接地電位よりもMOSFETM1,M2の閾値電圧Vt
h(0.3V)分だけ高い電圧(Vdd+Vth)にク
ランプされるようになっている。しかし、MOSFET
M1,M2に流れる電流が大きくなるとゲート−ソー
ス間電圧Vgsが次第に大きくなり、入力端子t2,t
3のクランプ電圧も序々に大きくなって行く。が、入力
端子t2,t3の電圧が保護ダイオードD1,D3に順
電流が流れる順方向電圧を超えるまでは入力電圧Vin
−,Vin+がクランプされ、寄生トランジスタQXが
オンされてリーク電流が流れるのを防止することが出来
る。
【0034】次いで、上記実施例のオペアンプ回路2に
異常電圧が入力された場合の動作についてより詳細な説
明を行う。
異常電圧が入力された場合の動作についてより詳細な説
明を行う。
【0035】先ず、負相の入力端子t2に接地電位より
低い電圧が印加された場合についてを説明する。負相の
入力端子t2に、接地電位より低い電圧が印加されて第
2保護ダイオードD2の順方向バイアス電圧(0.7
V)を更に超えると、第2保護ダイオードD2がオンし
て通電し、入力端子t2の電圧が接地電位から保護ダイ
オードの順方向バイアス電圧分を差し引いた電位(例え
ば−0.7V)に固定され、内部回路を構成するMOS
FETのゲートに大きな負の電圧が印加されないように
してゲート破壊を防止する。
低い電圧が印加された場合についてを説明する。負相の
入力端子t2に、接地電位より低い電圧が印加されて第
2保護ダイオードD2の順方向バイアス電圧(0.7
V)を更に超えると、第2保護ダイオードD2がオンし
て通電し、入力端子t2の電圧が接地電位から保護ダイ
オードの順方向バイアス電圧分を差し引いた電位(例え
ば−0.7V)に固定され、内部回路を構成するMOS
FETのゲートに大きな負の電圧が印加されないように
してゲート破壊を防止する。
【0036】この入力端子に負電圧が入った場合の動作
では、グランドから第2保護ダイオードD2のアノード
であるpウエル領域41を経てカソードのn形拡散領域
42bへ電流が抜けていくだけで、ダイオードD1側で
はn形拡散領域42aが負電圧にされるため寄生トラン
ジスタQXはオンされることはないので、回路の誤動作
は生じない。
では、グランドから第2保護ダイオードD2のアノード
であるpウエル領域41を経てカソードのn形拡散領域
42bへ電流が抜けていくだけで、ダイオードD1側で
はn形拡散領域42aが負電圧にされるため寄生トラン
ジスタQXはオンされることはないので、回路の誤動作
は生じない。
【0037】次に、負相の入力端子t2に第1電源電圧
よりも高い電圧が入力された場合を説明する。入力端子
t2に第1電源電圧よりも高い電圧が印加されて、先
ず、クランプ手段24aのMOSFET M1の閾値電
圧(0.3V)を更に超えるとクランプ手段24aのM
OSFET M1がオンされる。MOSFET M1が
オンされると、入力端子t2の電圧がMOSFET M
1は電源電圧Vddに閾値電圧(0.3V)加えた電位
にクランプされる。
よりも高い電圧が入力された場合を説明する。入力端子
t2に第1電源電圧よりも高い電圧が印加されて、先
ず、クランプ手段24aのMOSFET M1の閾値電
圧(0.3V)を更に超えるとクランプ手段24aのM
OSFET M1がオンされる。MOSFET M1が
オンされると、入力端子t2の電圧がMOSFET M
1は電源電圧Vddに閾値電圧(0.3V)加えた電位
にクランプされる。
【0038】このクランプ手段24aのオン動作では、
MOSFET M1のソース−ドレイン間に電流が流れ
るだけなので、オペアンプの出力波形は飽和するもの
の、保護ダイオードD1の寄生トランジスタQXがオン
されるのを防止できるため内部の回路の誤動作は生じな
い。
MOSFET M1のソース−ドレイン間に電流が流れ
るだけなので、オペアンプの出力波形は飽和するもの
の、保護ダイオードD1の寄生トランジスタQXがオン
されるのを防止できるため内部の回路の誤動作は生じな
い。
【0039】この異常電圧が比較的短い一時的なものや
電圧値がそれほど大きくない場合には、クランプ手段2
4aによる入力端子t2のクランプの後に、入力端子t
2に入力される電圧が通常レベルに戻ってMOSFET
M1がオフし、オペアンプ回路2で引き続き通常の動
作が行われる。
電圧値がそれほど大きくない場合には、クランプ手段2
4aによる入力端子t2のクランプの後に、入力端子t
2に入力される電圧が通常レベルに戻ってMOSFET
M1がオフし、オペアンプ回路2で引き続き通常の動
作が行われる。
【0040】一方、上記異常電圧が長かったり電圧値が
特に大きなものである場合には、クランプ手段24aの
MOSFET M1のソース−ドレイン間に流れる電流
量が大きくなってMOSFET M1のゲート−ソース
間電圧Vgsを上昇させる。そして、上記閾値電圧
(0.3V)にこの電圧Vgsを加えた電圧が、第1保
護ダイオードD1の順方向バイアス電圧(0.7V)を
超えると、第1保護ダイオードD1がオンして入力端子
t2から電源電圧Vddへ電流が流れ、入力端子t2は
電源電圧Vddに保護ダイオードの順方向バイアス電圧
(0.7V)を加えた電位にクランプされ、内部回路を
構成する素子の破壊を防止できる。
特に大きなものである場合には、クランプ手段24aの
MOSFET M1のソース−ドレイン間に流れる電流
量が大きくなってMOSFET M1のゲート−ソース
間電圧Vgsを上昇させる。そして、上記閾値電圧
(0.3V)にこの電圧Vgsを加えた電圧が、第1保
護ダイオードD1の順方向バイアス電圧(0.7V)を
超えると、第1保護ダイオードD1がオンして入力端子
t2から電源電圧Vddへ電流が流れ、入力端子t2は
電源電圧Vddに保護ダイオードの順方向バイアス電圧
(0.7V)を加えた電位にクランプされ、内部回路を
構成する素子の破壊を防止できる。
【0041】なお、第1保護ダイオードD1がオンする
ような大きな電圧が入力されると、保護ダイオードD1
のpウエル領域41とn形の基板40と他の素子のp形
半導体領域とで構成される寄生トランジスタQXがオン
され、オペアンプ回路2が誤動作することもあるが、こ
のような大きな電圧が入力された場合におけるオペアン
プの誤動作は問題とされない。しかし、この第1保護ダ
イオードD1のオン動作によりクランプ手段24aで保
護できないような印加電圧に対しても入力MOSFET
M5,M6を保護し静電破壊を防止することが出来
る。
ような大きな電圧が入力されると、保護ダイオードD1
のpウエル領域41とn形の基板40と他の素子のp形
半導体領域とで構成される寄生トランジスタQXがオン
され、オペアンプ回路2が誤動作することもあるが、こ
のような大きな電圧が入力された場合におけるオペアン
プの誤動作は問題とされない。しかし、この第1保護ダ
イオードD1のオン動作によりクランプ手段24aで保
護できないような印加電圧に対しても入力MOSFET
M5,M6を保護し静電破壊を防止することが出来
る。
【0042】正相の入力端子t3に接地電位より低い電
圧や電源電圧Vddより高い電圧が印加された場合には
入力保護回路25が上記負相の入力端子t2の入力保護
回路24と同様の動作をするので、説明は省略する。 [第2実施例]図5には、本発明を適用して好適なオペ
アンプ回路の第2実施例の回路図を、図6には、図5の
オペアンプ回路の保護ダイオード構造の断面図を示す。
圧や電源電圧Vddより高い電圧が印加された場合には
入力保護回路25が上記負相の入力端子t2の入力保護
回路24と同様の動作をするので、説明は省略する。 [第2実施例]図5には、本発明を適用して好適なオペ
アンプ回路の第2実施例の回路図を、図6には、図5の
オペアンプ回路の保護ダイオード構造の断面図を示す。
【0043】この実施例は、オペアンプ回路をp形の半
導体基板上に設けた一例である。半導体基板40はp形
であるので、この基板に印加される基板電位は接地電位
となる。すなわち、この実施例では、接地電位が第1の
電源電圧に相当し、それより高い電源電圧Vdd(例え
ば5V)が第2の電源電圧に相当することになる。ま
た、接地電位側の保護ダイオードD2,D4が第1の保
護ダイオードに、電源電圧Vdd側の保護ダイオードD
1,D3が第2の保護ダイオードに相当することにな
る。
導体基板上に設けた一例である。半導体基板40はp形
であるので、この基板に印加される基板電位は接地電位
となる。すなわち、この実施例では、接地電位が第1の
電源電圧に相当し、それより高い電源電圧Vdd(例え
ば5V)が第2の電源電圧に相当することになる。ま
た、接地電位側の保護ダイオードD2,D4が第1の保
護ダイオードに、電源電圧Vdd側の保護ダイオードD
1,D3が第2の保護ダイオードに相当することにな
る。
【0044】この実施例においては、入力保護回路2
4,25は、2つの入力端子t2,t3のそれぞれに対
応して設けられた4つの保護ダイオードD1〜D4とク
ランプ手段24b、25bとから構成される。
4,25は、2つの入力端子t2,t3のそれぞれに対
応して設けられた4つの保護ダイオードD1〜D4とク
ランプ手段24b、25bとから構成される。
【0045】入力端子t2に対応した保護ダイオードD
1,D2は、図6に示されるように、p形半導体基板4
0上にn形のウエル領域51を設け、このウエル領域5
1内にn形拡散領域52を設けて、ウエル領域51をカ
ソード、n形拡散領域52をアノードとすることで構成
される。入力端子t3に対応した保護ダイオードD3,
D4についても同様である。
1,D2は、図6に示されるように、p形半導体基板4
0上にn形のウエル領域51を設け、このウエル領域5
1内にn形拡散領域52を設けて、ウエル領域51をカ
ソード、n形拡散領域52をアノードとすることで構成
される。入力端子t3に対応した保護ダイオードD3,
D4についても同様である。
【0046】これら入力保護回路24,25の保護ダイ
オードD1〜D4の動作や作用は、接地電位と電源電圧
Vddとが第1実施例のものと対称的になる他、第1実
施例とほぼ同様である。
オードD1〜D4の動作や作用は、接地電位と電源電圧
Vddとが第1実施例のものと対称的になる他、第1実
施例とほぼ同様である。
【0047】一方、このような保護ダイオード構造によ
れば、半導体基板40がp形であるため、ウエル領域5
1と半導体基板40とオペアンプ回路5中にあるn形半
導体領域(例えばnチャネルMOSFET M1,M7
〜M11のドレイン領域やソース領域など)とでnpn
形の寄生トランジスタQXが形成される。そして、入力
電圧の電圧が半導体基板40の電位よりも低くなって、
この寄生トランジスタQXがオンすると、半導体基板4
0上の回路構成素子のn形半導体領域へリーク電流が流
れて回路が誤動作してしまう恐れがある。
れば、半導体基板40がp形であるため、ウエル領域5
1と半導体基板40とオペアンプ回路5中にあるn形半
導体領域(例えばnチャネルMOSFET M1,M7
〜M11のドレイン領域やソース領域など)とでnpn
形の寄生トランジスタQXが形成される。そして、入力
電圧の電圧が半導体基板40の電位よりも低くなって、
この寄生トランジスタQXがオンすると、半導体基板4
0上の回路構成素子のn形半導体領域へリーク電流が流
れて回路が誤動作してしまう恐れがある。
【0048】しかして、この実施例では、nチャネルM
OSFET M1aで構成されたくランプ手段24bが
設けられ、このMOSFET M1aのゲート端子と基
板電位とが接地電位に、そのソース端子が入力端子t2
に、ドレイン端子が電源電圧Vddにそれぞれ接続され
ている。そのため、クランプ手段24bは、入力端子t
3に入力される電圧が接地電位よりも低くなった場合
に、電源電圧Vddと入力端子t3とを接続させること
で、入力端子t3の電圧をほぼ接地電位にクランプして
寄生バイポーラQXがオンされるのを防止する。
OSFET M1aで構成されたくランプ手段24bが
設けられ、このMOSFET M1aのゲート端子と基
板電位とが接地電位に、そのソース端子が入力端子t2
に、ドレイン端子が電源電圧Vddにそれぞれ接続され
ている。そのため、クランプ手段24bは、入力端子t
3に入力される電圧が接地電位よりも低くなった場合
に、電源電圧Vddと入力端子t3とを接続させること
で、入力端子t3の電圧をほぼ接地電位にクランプして
寄生バイポーラQXがオンされるのを防止する。
【0049】以上のように、上記第1および第2の実施
例のオペアンプIC1によれば、各入力端子t2,t3
と第1および第2の電源電圧との間にそれぞれ逆方向接
続された保護ダイオードD1〜D4が設けられているの
で、高すぎる電圧や低すぎる電圧の印加に対して内部回
路の保護が可能となり静電破壊強度を向上させることが
出来る。と同時に、2つの保護ダイオードの構造を同一
にしているでそれぞれのリーク電流を互いに相殺させる
ことが可能となり、それにより入力バイアス電流の大き
さを小さくすることが出来る。
例のオペアンプIC1によれば、各入力端子t2,t3
と第1および第2の電源電圧との間にそれぞれ逆方向接
続された保護ダイオードD1〜D4が設けられているの
で、高すぎる電圧や低すぎる電圧の印加に対して内部回
路の保護が可能となり静電破壊強度を向上させることが
出来る。と同時に、2つの保護ダイオードの構造を同一
にしているでそれぞれのリーク電流を互いに相殺させる
ことが可能となり、それにより入力バイアス電流の大き
さを小さくすることが出来る。
【0050】更に、寄生トランジスタQXが働いて回路
を誤動作させてしまう保護ダイオード(第1実施例では
第1保護ダイオードD1、第2実施例では第2保護ダイ
オードD2)に対しては、クランプ手段24a,24b
が入力電圧をクランプすることである程度の異常電圧に
対しては無闇に保護ダイオードを働かせずに回路の誤動
作を回避し、クランプ手段24a,24bでは対処しき
れない異常電圧に対してだけ保護ダイオードを働かせる
ので、静電破壊に対する強度を落とすことなく入力電圧
が電源電圧を超えても容易に誤動作を発生させない信頼
性の高い回路を実現できる。
を誤動作させてしまう保護ダイオード(第1実施例では
第1保護ダイオードD1、第2実施例では第2保護ダイ
オードD2)に対しては、クランプ手段24a,24b
が入力電圧をクランプすることである程度の異常電圧に
対しては無闇に保護ダイオードを働かせずに回路の誤動
作を回避し、クランプ手段24a,24bでは対処しき
れない異常電圧に対してだけ保護ダイオードを働かせる
ので、静電破壊に対する強度を落とすことなく入力電圧
が電源電圧を超えても容易に誤動作を発生させない信頼
性の高い回路を実現できる。
【0051】また、クランプ手段24aを構成するMO
SFET M1のソース領域44と第1保護ダイオード
D1のp形ウエル領域41とを共通領域として一体に形
成することで、占有面積の増加を抑えることができると
とにも、MOSFET M1のソース領域44から基板
40へ流出するリーク電流をなくすことができ、入力端
子t2の入力バイアス電流をより一層小さくすることが
出来る。
SFET M1のソース領域44と第1保護ダイオード
D1のp形ウエル領域41とを共通領域として一体に形
成することで、占有面積の増加を抑えることができると
とにも、MOSFET M1のソース領域44から基板
40へ流出するリーク電流をなくすことができ、入力端
子t2の入力バイアス電流をより一層小さくすることが
出来る。
【0052】また、保護ダイオードやクランプ手段の構
造を実施例のような保護ダイオードD1〜D4やクラン
プ手段24a,24bの構造とすることで、入力保護回
路24,25を含めオペアンプ回路を同一のCMOSプ
ロセスで形成することができる。
造を実施例のような保護ダイオードD1〜D4やクラン
プ手段24a,24bの構造とすることで、入力保護回
路24,25を含めオペアンプ回路を同一のCMOSプ
ロセスで形成することができる。
【0053】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【0054】例えば、クランプ手段24a,24bとし
て、MOSFET M1,M2を図1や図5のように接
続したものを例示したが、MOSFET M1,M2の
ゲート端子に電源電圧Vddや接地電位でなく任意のバ
イアス回路で生成した電圧を印加して、クランプ手段の
動作範囲を制御するようにしても良い。その他、バイポ
ーラトランジスタを用いるなど、入力端子の電圧が電源
電圧を超えてから保護ダイオードがオン動作するまでの
電圧範囲でオン動作して入力端子の電圧をクランプでき
れば、どのような構成としても良い。
て、MOSFET M1,M2を図1や図5のように接
続したものを例示したが、MOSFET M1,M2の
ゲート端子に電源電圧Vddや接地電位でなく任意のバ
イアス回路で生成した電圧を印加して、クランプ手段の
動作範囲を制御するようにしても良い。その他、バイポ
ーラトランジスタを用いるなど、入力端子の電圧が電源
電圧を超えてから保護ダイオードがオン動作するまでの
電圧範囲でオン動作して入力端子の電圧をクランプでき
れば、どのような構成としても良い。
【0055】また、実施例で具体的に示したオペアンプ
の回路構成についても、種々の変形例があることは云う
までもない。
の回路構成についても、種々の変形例があることは云う
までもない。
【0056】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるオペア
ンプICに適用した場合について説明したがこの発明は
それに限定されるものでなく、例えば、3端子レギュレ
ータや変調復調回路など小電力で動作するようなCMO
Sリニア回路に広く利用することができる。
なされた発明をその背景となった利用分野であるオペア
ンプICに適用した場合について説明したがこの発明は
それに限定されるものでなく、例えば、3端子レギュレ
ータや変調復調回路など小電力で動作するようなCMO
Sリニア回路に広く利用することができる。
【0057】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【0058】すなわち、本発明に従うと、入力電圧にお
ける異常電圧の印加に対して高い静電破壊強度が得られ
ると共に、入力電圧が電源電圧を超えても容易に誤動作
しない信頼性の高い回路を実現できるという効果があ
る。
ける異常電圧の印加に対して高い静電破壊強度が得られ
ると共に、入力電圧が電源電圧を超えても容易に誤動作
しない信頼性の高い回路を実現できるという効果があ
る。
【0059】加えて、回路の入力バイアス電流の大きさ
を小さくしてオペアンプでは入力オフセットを小さくす
ることが出来るという効果がある。
を小さくしてオペアンプでは入力オフセットを小さくす
ることが出来るという効果がある。
【図1】本発明を適用して好適なオペアンプと入力保護
回路の実施例を示す回路図である。
回路の実施例を示す回路図である。
【図2】図1の入力保護回路の保護ダイオード構造を示
す断面図である。
す断面図である。
【図3】図1の回路を内蔵したオペアンプICの全体構
成を示す上面図である。
成を示す上面図である。
【図4】クランプ手段のMOSFETのソース端子のp
形半導体と第1保護ダイオードのpウエルとを一体的に
形成した保護ダイオード構造の一例を示す断面図であ
る。
形半導体と第1保護ダイオードのpウエルとを一体的に
形成した保護ダイオード構造の一例を示す断面図であ
る。
【図5】本発明の適用して好適なp形半導体基板上に構
成したオペアンプと入力保護回路の実施例を示す回路図
である。
成したオペアンプと入力保護回路の実施例を示す回路図
である。
【図6】図5の入力保護回路の保護ダイオード構造を示
す断面図である。
す断面図である。
【図7】従来の入力保護回路の一例を示す回路図であ
る。
る。
【図8】従来の入力保護回路と内部回路の保護ダイオー
ド構造を示す断面図である。
ド構造を示す断面図である。
1 オペアンプIC 2,3 オペアンプ回路 D1〜D4 第1〜第4の保護ダイオード M1,M2 クランプ手段のMOSFET 21 差動増幅回路 23 出力バッファ回路 24 入力保護回路 24a クランプ手段 40 半導体基板 41 保護ダイオードのpウエル領域 42 n形拡散層 44 クランプ手段のドレイン領域 45 クランプ手段のソース領域 50 クランプ手段のドレイン領域と共通にされた
保護ダイオードのウエル領域 t1 出力端子 t2,t3 入力端子 t3 入力端子 t4 第2電源端子 t8 第1電源端子 DX 寄生ダイオード QX 寄生トランジスタ Vin+,Vin− 入力電圧 Vout 出力電圧 Vdd 第1電源電圧 Vss 第2電源電圧
保護ダイオードのウエル領域 t1 出力端子 t2,t3 入力端子 t3 入力端子 t4 第2電源端子 t8 第1電源端子 DX 寄生ダイオード QX 寄生トランジスタ Vin+,Vin− 入力電圧 Vout 出力電圧 Vdd 第1電源電圧 Vss 第2電源電圧
Claims (7)
- 【請求項1】 入力端子と第1の電源電圧との間に逆方
向接続された第1の保護ダイオードと、入力端子と第2
の電源電圧との間に逆方向接続された第2の保護ダイオ
ードと、上記入力端子の電圧が第1の電源電圧を超えか
つ上記第1の保護ダイオードをオンさせる電圧に達しな
い電圧が印加されたときに入力端子をほぼ第1電源電圧
にクランプするクランプ手段とを備えてなることを特徴
とする入力保護回路。 - 【請求項2】 入力回路がMOSFETにより構成さ
れ、上記入力端子には入力回路を構成するMOSFET
のゲート端子が接続されていることを特徴とする請求項
1記載の入力保護回路。 - 【請求項3】 上記第1および第2の保護ダイオード
は、半導体基板に形成されたp形又はn形のウエル領域
と、このウエル領域内に形成されたn形又はp形の半導
体領域とからなる同一構造のpn接合により構成されて
いることを特徴とする請求項1又は2に記載の入力保護
回路。 - 【請求項4】 上記クランプ手段は、ゲート端子および
基体が第1の電源電圧に、ソース端子が上記入力端子
に、ドレイン端子が第2の電源電圧側に、それぞれ接続
されたMOSFETであることを特徴とする請求項1〜
3の何れかに記載の入力保護回路。 - 【請求項5】 上記クランプ手段としてのMOSFET
のソース領域を構成するp形又はn形半導体領域と、上
記第1の保護ダイオードのpウエル領域又はnウエル領
域とが共通領域として一体に形成されていることを特徴
とする請求項4記載の入力保護回路。 - 【請求項6】 リニア回路と請求項1〜3の何れかに記
載の入力保護回路とが1個の半導体基板上に設けられ、
上記リニア回路に入力される電圧が上記第1と第2の電
源電圧の範囲外の異常電圧になった場合に上記入力保護
回路により上記リニア回路を保護するように構成されて
なることを特徴とする半導体集積回路。 - 【請求項7】 上記リニア回路はオペアンプであること
を特徴とする請求項6記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26017799A JP2001086641A (ja) | 1999-09-14 | 1999-09-14 | 入力保護回路および半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26017799A JP2001086641A (ja) | 1999-09-14 | 1999-09-14 | 入力保護回路および半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001086641A true JP2001086641A (ja) | 2001-03-30 |
Family
ID=17344402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26017799A Pending JP2001086641A (ja) | 1999-09-14 | 1999-09-14 | 入力保護回路および半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001086641A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6614282B2 (en) | 2001-10-15 | 2003-09-02 | Denso Corporation | Clamp circuit for a semiconductor integrated circuit device |
US6737905B1 (en) | 2002-02-26 | 2004-05-18 | Denso Corporation | Clamp circuit |
US6794921B2 (en) | 2002-07-11 | 2004-09-21 | Denso Corporation | Clamp circuit |
JP2007166019A (ja) * | 2005-12-09 | 2007-06-28 | Toyota Motor Corp | 差動増幅回路の入力保護回路 |
US8975939B2 (en) | 2010-07-16 | 2015-03-10 | Ricoh Company, Ltd. | Voltage clamp circuit and integrated circuit incorporating same |
US10439389B2 (en) | 2016-11-30 | 2019-10-08 | Canon Kabushiki Kaisha | Semiconductor device, semiconductor system, and electronic apparatus |
CN113056076A (zh) * | 2021-03-12 | 2021-06-29 | 西安微电子技术研究所 | 一种相位翻转和静电加固保护电路 |
-
1999
- 1999-09-14 JP JP26017799A patent/JP2001086641A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4508096B2 (ja) * | 2005-12-09 | 2010-07-21 | トヨタ自動車株式会社 | 差動増幅回路の入力保護回路 |
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CN113056076A (zh) * | 2021-03-12 | 2021-06-29 | 西安微电子技术研究所 | 一种相位翻转和静电加固保护电路 |
CN113056076B (zh) * | 2021-03-12 | 2023-08-04 | 西安微电子技术研究所 | 一种相位翻转和静电加固保护电路 |
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