JP2001086641A - 入力保護回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 十分な静電破壊強度と入力バイアス電流の低
下が図れると共に、回路の誤動作が生じにくい保護回
路、並びに、このような保護回路を半導体基板上に集積
する半導体集積回路を提供することにある。 【解決手段】 入力端子（ｔ２，ｔ３）と電源電圧（Ｖ
ｄｄ）との間に逆方向接続された第１の保護ダイオード
（Ｄ１，Ｄ３）と、入力端子（ｔ２，ｔ３）と第２の電
源電圧（ＧＮＤ）との間に逆方向接続された第２の保護
ダイオード（Ｄ２，Ｄ４）と、入力端子（ｔ２，ｔ３）
の電圧が第１の電源電圧（Ｖｄｄ）を越えかつ上記第１
の保護ダイオード（Ｄ１，Ｄ３）をオンさせる電圧に達
しない電圧が印加されたときに入力端子をほぼ第１電源
電圧（Ｖｄｄ）にクランプするクランプ手段とを備えて
構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力回路を構成
する半導体素子を静電破壊から保護する入力保護回路に
適用して有用な技術に関し、例えば半導体チップに集積
回路として形成されたオペアンプ等のリニア回路に利用
して特に有用な技術に関する。

【０００２】

【従来の技術】図７に示すように、例えば、ＣＭＯＳ回
路により構成されたオペアンプに異常電圧が入力された
場合に、内部回路を構成する素子（入力ＭＯＳＦＥＴ
Ｍ５，Ｍ６）を静電破壊から保護する技術として、従
来、入力端子と電源電圧Ｖｄｄの間、および、入力端子
と接地電位ＧＮＤとの間に保護ダイオードＤ１，Ｄ２を
それぞれ接続する構成が知られている。このような構成
によれば、入力電圧Ｖｉｎが電源電圧Ｖｄｄを上回った
り接地電位ＧＮＤより下回ったりした場合に、上記保護
ダイオードＤ１，Ｄ２に順方向電流が流れて、入力端子
の電圧がクランプされ内部回路が保護される。

【０００３】しかしながら、上記保護ダイオードＤ１，
Ｄ２を、図８に示すように、例えばｎ形半導体基板８０
とその上に形成されたｐ形拡散領域８５やｐウエル領域
８３とその上に形成されたｎ形拡散領域８４との間のｐ
ｎ接合で構成した場合、電源電圧Ｖｄｄが印加されてい
る半導体基板８０や他の内部回路素子との間に意図しな
い寄生トランジスタＱ１，Ｑ２が構成されてしまう。そ
して、入力端子に印加される入力電圧Ｖｉｎが電源電圧
Ｖｄｄを超えた場合に、寄生トランジスタＱ１，Ｑ２が
オンして意図しない経路で電流が流れる。

【０００４】例えば、図８においてｐウエル領域８３内
にｎ形拡散領域８４を設けてなる保護ダイオードＤ２の
方は、寄生トランジスタＱ２のオン動作により基板８０
から入力端子へ電流が流れ（この場合、電源に電流が流
れるだけなので回路の誤動作はない）、基板８０がカソ
ードとなる保護ダイオードＤ１の方では、寄生トランジ
スタＱ１のオン動作により入力端子から他の素子のｐウ
エル領域８１や基板８０上に設けられたｐ形拡散領域へ
向かって電流が流れてしまい、回路を誤動作させてしま
う。

【０００５】オペアンプでは、入力端子に比較的長い異
常電圧や電圧値が大きく外れた異常電圧が印加されたよ
うな場合であれば、回路の誤動作も仕方ないが、比較的
短い時間や小さな異常電圧が印加されただけで回路が誤
動作してしまうのは問題であった。

【０００６】そこで、従来のオペアンプでは、簡単に回
路が誤動作してしまうのを防ぐため、図７に示されてい
る電源電圧Ｖｄｄ側の保護ダイオードＤ１を省略して、
入力端子と接地電位との間にのみ保護ダイオードＤ２を
接続することで入力保護回路を構成していた。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ように電源電圧Ｖｄｄ側に接続される保護ダイオードＤ
１を省略すると、次のような２つの課題を発生させた。
すなわち、１つ目は、電源電圧Ｖｄｄ側の保護ダイオー
ドが無いため、正の静電パルスに対する強度が低下する
という課題である。２つ目は、通常動作時において保護
ダイオードＤ２を介して入力端子からグランド側にリー
ク電流が流れ、このリーク電流が回路の入力バイアス電
流となるため回路の特性が劣化するという課題である。
しかも、このリーク電流は高温になるにつれて指数関数
的に増加するため、温度変動に伴ない特性が変化すると
云った課題もある。

【０００８】この発明の目的は、静電破壊強度の向上と
入力バイアス電流の低下が図れると共に、回路の誤動作
が生じにくい入力保護回路、並びに、このような入力保
護回路を半導体基板上に容易に集積可能な半導体集積回
路を提供することにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、入力端子と第１の電源電圧との
間に逆方向接続された第１の保護ダイオードと、入力端
子と第２の電源電圧との間に逆方向接続された第２の保
護ダイオードと、上記入力端子の電圧が第１の電源電圧
を超えかつ上記第１の保護ダイオードをオンさせる電圧
に達しない電圧が印加されたときに入力端子をほぼ第１
電源電圧にクランプするクランプ手段とを備えて構成す
る。

【００１２】このような手段によれば、入力端子におい
て第１の電源電圧と第２の電源電圧の両方にそれぞれ保
護ダイオードが設けられているので、静電破壊に対する
強度が向上し、更に、第１と第２の保護ダイオードのリ
ーク電流の相殺により入力端子における入力バイアス電
流の大きさを小さくでき理論上ゼロにすることが出来
る。加えて、電源電圧を超える異常電圧（高い方の電源
電圧よりも高い電圧、或いは、低い方の電源電圧よりも
低い電圧）が入力された場合でも、第１の保護ダイオー
ドがオンする電圧を超えるまでは上記クランプ手段によ
り第１の保護ダイオードがオンしないレベルにクランプ
されるので、第１の保護ダイオードと基板や回路を構成
する素子の半導体領域との間に寄生するバイポーラもオ
ンせず、その間は回路の誤動作を回避することが出来
る。また、第１電源電圧を超える異常電圧の入力が比較
的短い期間印加されるだけであれば、クランプ手段だけ
動作して第１の保護ダイオードは動作しないので、回路
の誤動作を回避することが出来る。

【００１３】具体的には、入力回路がＭＯＳＦＥＴで構
成されている場合に、入力端子に接続されているＭＯＳ
ＦＥＴのゲート破壊を、入力保護回路によって防止する
ことができるとともに、オペアンプなどの回路の誤動作
を防止できる。

【００１４】また、上記第１および第２の保護ダイオー
ドは、半導体基板に形成されたｐ形又はｎ形のウエル領
域と、このウエル領域内に形成されたｎ形又はｐ形の半
導体領域とからなる同一構造のｐｎを接合により構成す
る。このように構成することで、第１と第２の保護ダイ
オードのリーク電流の大きさをほぼ同一にすることがで
き、両者の相殺により入力バイアス電流を小さくするこ
とが出来る。

【００１５】また、上記のクランプ手段は、ゲート端子
および基板が第１の電源電圧に、ソース端子が上記入力
端子に、ドレイン端子が第２の電源電圧に、それぞれ接
続されたＭＯＳＦＥＴにより実現できる。例えば、基板
がｎ形基板であればｐチャネルＭＯＳＦＥＴにより構成
でき、基板がｐ形基板であればｎチャネルＭＯＳＦＥＴ
により構成できる。

【００１６】ところで、クランプ手段としてのＭＯＳＦ
ＥＴにおいては、オフ状態においてわずかであるがソー
ス領域と基板間のｐｎ接合に逆方向へリーク電流が流れ
るので、それが入力端子における入力バイアス電流の原
因となる。そこで望ましくは、上記クランプ用ＭＯＳＦ
ＥＴのソース領域を構成するｐ形又はｎ形半導体領域
と、上記第１の保護ダイオードのｐウエル又はｎウエル
領域とを共通領域として一体に形成する。このように構
成することで、クランプ手段のリーク電流による入力バ
イアス電流をなくし第１と第２の保護ダイオード側のリ
ーク電流同士の相殺をより完全に行うことが出来る。つ
まり、入力バイアス電流をより小さくすることが出来
る。

【００１７】上記のような構成の入力保護回路は、例え
ば、オペアンプなどのリニア回路と共に、１個の半導体
基板上に設けられた半導体集積回路などに適用すると特
に有効である。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図６の図面に基づいて説明する。 ［第１実施例］図１は、本発明を適用して好適なオペア
ンプ回路と入力保護回路の第１実施例を示す回路図であ
る。図２は、図１のオペアンプ回路における入力保護回
路を構成する保護ダイオードの具体的な構造を示す断面
図、図３は、図１のオペアンプ回路を内蔵したオペアン
プＩＣの全体構成を示す平面図である。

【００１９】この実施例のオペアンプＩＣ１は、図３に
示すように、２つのオペアンプ回路２，３を集積した半
導体チップを１つのパッケージに収容してなる半導体デ
バイスである。このオペアンプＩＣ１には、第１電源電
圧Ｖｄｄ（例えば＋５Ｖ）が入力される第１電源端子ｔ
８と、第２電源電圧Ｖｓｓ（例えば接地電位）が入力さ
れる第２電源端子ｔ４と、一方のオペアンプ回路２に対
応し正相と負相の２つの入力電圧Ｖｉｎ＋，Ｖｉｎ−が
入力される入力端子ｔ２，ｔ３と、これら入力電圧Ｖｉ
ｎ＋，Ｖｉｎ−の演算増幅後の出力電圧Ｖｏｕｔが出力
される出力端子ｔ４、並びに、他方のオペアンプ回路3
に対応し正相と負相の２つの入力電圧Ｖｉｎ２＋，Ｖｉ
ｎ２−とが入力される入力端子ｔ５，ｔ６と、これら入
力電圧Ｖｉｎ２＋，Ｖｉｎ２−の演算増幅後の出力電圧
Ｖｏｕｔ２が出力される出力端子ｔ７などが設けられて
いる。ここでは、上記２つのオペアンプ回路２，３は略
同一構成であるので、一方のオペアンプ回路２について
のみ説明する。

【００２０】オペアンプ回路２は、図１や図２に示すよ
うに、ＣＭＯＳ回路からなり、少ない消費電力で高い利
得（例えば９０ｄＢ）が得られる回路としてｎ形半導体
基板上に構成される。オペアンプ回路２は、２つの入力
電圧Ｖｉｎ＋，Ｖｉｎ−の差動をとって電圧増幅する差
動増幅段２１と、電源電圧Ｖｄｄ−ＧＮＤ間に直列に接
続されたＭＯＳＦＥＴ Ｍ１０，Ｍ１１からなりプッシ
ュプル動作により更に出力利得を得て出力電圧Ｖｏｕｔ
を出力端子ｔ１に出力するプッシュプル形出力段２３
と、出力段２３のプル側のＭＯＳＦＥＴ Ｍ１０を駆動
する信号を生成するカスケード段２２と、ダイオードＤ
１，Ｄ２およびクランプ手段２４ａであるＭＯＳＦＥＴ
Ｍ１からなり入力電圧Ｖｉｎ−に対応する入力保護回
路２４と、ダイオードＤ３，Ｄ４およびクランプ手段２
５ａであるＭＯＳＦＥＴ Ｍ２とからなり入力電圧Ｖｉ
ｎ＋に対応する入力保護回路２５等を備えて構成され
る。

【００２１】また、上記出力段２３のプルダウン側ＭＯ
ＳＦＥＴ Ｍ１１のゲート−ドレイン間には、発振を防
ぐための抵抗Ｒ１と容量Ｃ１とかならなる位相補償回路
２３ａが接続されている。なお、図示を省略するが、オ
ペアンプＩＣ１には上記の回路とは別に差動増幅段２１
やカスケード段２２の各定電流用のｐチャネルＭＯＳＦ
ＥＴ Ｍ３，Ｍ４のゲートに所定のバイアス電圧（定電
圧）Ｖｃを供給するバイアス回路が設けられる。

【００２２】上記入力保護回路２４，２５を構成するダ
イオードＤ１，Ｄ２；Ｄ３，Ｄ４は、入力端子ｔ２，ｔ
３に接地電位以下や電源電圧Ｖｄｄを超える異常電圧が
印加された場合に、電流を流して内部の回路を静電破壊
から保護するためもので、保護ダイオードＤ１，Ｄ３は
第１電源電圧Ｖｄｄ（例えば５Ｖ）と入力端子ｔ２，ｔ
３との間に、保護ダイオードＤ２，Ｄ４は入力端子ｔ
２，ｔ３と第２電源電圧（接地電位）との間に、それぞ
れ平常時に逆方向となる向きに接続されている。

【００２３】保護ダイオードＤ１〜Ｄ４は、図２に示す
ようなｐｎ接合で構成された場合、その順方向電圧は約
０．７Ｖ程度となる。従って、保護ダイオードＤ１，Ｄ
３は、入力端子ｔ２，ｔ３に入力された入力電圧Ｖｉｎ
−，Ｖｉｎ＋が第１電源電圧Ｖｄｄ（５Ｖ）より順方向
電圧（０．７Ｖ）分上回った場合に電流が流れ、保護ダ
イオードＤ２は、入力端子ｔ２，ｔ３に入力された入力
電圧Ｖｉｎ−が第２電源電圧（０Ｖ）より順方向電圧
（０．７Ｖ）分下回った場合に電流が流れるようになっ
ている。

【００２４】これらの保護ダイオードＤ１，Ｄ２（Ｄ
３，Ｄ４も同様）は、図２にも示すように、半導体基板
４０上に設けられる同一構造のｐｎ接合からなるダイオ
ードであり、例えば、ｎ形半導体基板４０上にｐ形のウ
エル領域４１ａ，４１ｂと、このウエル領域４１ａ，４
１ｂ内にｎ形拡散領域４２ａ，４２ｂを設けることで、
それぞれウエル領域４１ａ，４１ｂをアノードにｎ形拡
散領域４２ａ，４２ｂをカソードにしたｐｎ接合ダイオ
ードとして構成されている。

【００２５】ところで、このようなダイオード構造によ
れば、半導体基板４０がｎ形であるためウエル領域４１
ａ，４１ｂと、半導体基板４０と、オペアンプ回路２を
構成するｐチャネルＭＯＳＦＥＴ Ｍ１〜Ｍ６のドレイ
ン領域やソース領域となるｐ形拡散層との間にｐｎｐ形
の寄生バイポーラトランジスタＱＸが形成される。その
ため、入力端子ｔ２の電圧が半導体基板４０の電位（Ｖ
ｄｄ）よりも高くなると、この寄生トランジスタＱＸが
オンして半導体基板４０上のｐ形拡散領域で形成された
種々の領域に電流が流れて回路が誤動作する恐れがあ
る。なお、ダイオードＤ２側にも寄生トランジスタＱｙ
が存在するが、この寄生トランジスタは局所的であり電
流が流れても内部回路の誤動作をひき起こさないので問
題はない。そこで、この実施例では、クランプ手段２４
ａ，２５ａを設けて、入力電圧をクランプしてある程度
の異常入力電圧に対しては上記寄生トランジスタＱＸが
オンされないようにしている。

【００２６】また、上記保護ダイオードＤ１〜Ｄ４は、
逆方向電圧が印加されたときに数ピコアンペア〜数ナノ
アンペアのリーク電流が流れるが、両者に同一構造の保
護ダイオードを使用しているので、電源電圧Ｖｄｄ側と
ＧＮＤ側の保護ダイオードの逆方向リーク電流が足し合
わさって相殺され入力バイアス電流がゼロになるように
作用する。

【００２７】図４に本発明の変形例を示す。この変形例
は、図４に示すように、クランプ手段としてのＭＯＳＦ
ＥＴ Ｍ１のソース領域とＶｄｄ側の保護ダイオードＤ
１のｐウエル領域とを共通領域として形成したものであ
る。すなわち、ＭＯＳＦＥＴＭ１のゲート電極やドレイ
ン領域４５を第１保護ダイオードＤ１のｐウエル領域４
１と隣接させて形成することで第１保護ダイオードＤ１
のｐウエル領域４１をＭＯＳＦＥＴ Ｍ１のソース領域
としている。これにより面積の増加を抑えることができ
る。

【００２８】また、図２の実施例ではクランプ手段２４
ａとしてのＭＯＳＦＥＴ Ｍ１を設けているため、この
ＭＯＳＦＥＴ Ｍ１においてもソース領域４４と基板４
０との間の寄生ダイオードにリーク電流が生じ、このリ
ーク電流が入力端子における入力バイアス電流の原因と
なる。しかるに図４のように構成することで、クランプ
手段のリーク電流をなくし、保護ダイオードＤ１とＤ２
（Ｄ３とＤ４）のリーク電流同士を相殺して、入力バイ
アス電流をより小さくすることが出来る。なお、図２の
実施例でも電源電圧Ｖｄｄ側の保護ダイオードＤ１と接
地電位ＧＮＤ側の保護ダイオードＤ２の形状を若干相違
させて（例えばＧＮＤ側のｎ形拡散領域４２ａを電源電
圧Ｖｄｄ側のｎ形拡散領域４２ｂより小さくして）、Ｍ
ＯＳＦＥＴ Ｍ１のソース基板間リーク電流も含めて入
力バイアス電流が相殺されるように構成することも可能
である。

【００２９】さらに、第１および第２保護ダイオードＤ
１，Ｄ２のｐウエル領域４１と半導体基板４０との間の
ｐｎ接合により形成される寄生ダイオードＤＸにも逆方
向電流が生じるが、半導体基板４０の電子濃度がｐウエ
ル領域４１中に形成されるｎ形拡散領域４２の電子濃度
よりも１桁以上小さいので、空乏層が広くなり寄生ダイ
オードＤＸの逆方向電流は第１および第２保護ダイオー
ドＤ１，Ｄ２のそれよりも１桁以上小さいものとなり無
視することが出来る。

【００３０】第３および第４保護ダイオードＤ３，Ｄ４
は、入力電圧Ｖｉｎ−と逆相の入力電圧Ｖｉｎ＋に対応
するもので、上記第１および第２保護ダイオードＤ１，
Ｄ２と同様の構成であり同一作用を有するので、説明を
省略する。

【００３１】次に、クランプ手段２４ａ，２５ａの作用
について説明する。

【００３２】クランプ手段２４ａ，２５ａは、エンハン
スメント型のｐチャネルＭＯＳＦＥＴ Ｍ１，Ｍ２の１
素子でそれぞれ構成され、ＭＯＳＦＥＴ Ｍ１，Ｍ２の
ゲート端子と基体（ウエル領域または基板）が第１電源
電圧Ｖｄｄに、そのソース端子が入力端子ｔ２に、ドレ
イン端子がグランドにそれぞれ接続されてなる。このク
ランプ手段２４ａ，２５ａにおいては、入力端子ｔ２，
ｔ３に第１電源電圧Ｖｄｄよりも高い電圧が印加された
場合に、ＭＯＳＦＥＴ Ｍ１，Ｍ２のチャネルが導通状
態になって入力端子ｔ２，ｔ３から接地端子（ＧＮＤ）
へ電流を流す。しかも、この実施例ではＭＯＳＦＥＴ
Ｍ１，Ｍ２の閾値電圧は、基板電位がソース電位ではな
くゲート電圧と同一電位となっているため、基板効果に
より他のＭＯＳＦＥＴ Ｍ３等の閾値電圧（０．７Ｖ）
よりも低い、例えば０．３Ｖ程度の閾値電圧となってい
る。

【００３３】それにより、入力端子ｔ２，ｔ３に電源電
圧Ｖｄｄよりも０．３Ｖ高い電圧が印加された場合に、
ＭＯＳＦＥＴ Ｍ１，Ｍ２がオンして入力端子ｔ２，ｔ
３が接地電位に接続され、入力端子ｔ２，ｔ３の電圧が
接地電位よりもＭＯＳＦＥＴＭ１，Ｍ２の閾値電圧Ｖｔ
ｈ（０．３Ｖ）分だけ高い電圧（Ｖｄｄ＋Ｖｔｈ）にク
ランプされるようになっている。しかし、ＭＯＳＦＥＴ
Ｍ１，Ｍ２に流れる電流が大きくなるとゲート−ソー
ス間電圧Ｖｇｓが次第に大きくなり、入力端子ｔ２，ｔ
３のクランプ電圧も序々に大きくなって行く。が、入力
端子ｔ２，ｔ３の電圧が保護ダイオードＤ１，Ｄ３に順
電流が流れる順方向電圧を超えるまでは入力電圧Ｖｉｎ
−，Ｖｉｎ＋がクランプされ、寄生トランジスタＱＸが
オンされてリーク電流が流れるのを防止することが出来
る。

【００３４】次いで、上記実施例のオペアンプ回路２に
異常電圧が入力された場合の動作についてより詳細な説
明を行う。

【００３５】先ず、負相の入力端子ｔ２に接地電位より
低い電圧が印加された場合についてを説明する。負相の
入力端子ｔ２に、接地電位より低い電圧が印加されて第
２保護ダイオードＤ２の順方向バイアス電圧（０．７
Ｖ）を更に超えると、第２保護ダイオードＤ２がオンし
て通電し、入力端子ｔ２の電圧が接地電位から保護ダイ
オードの順方向バイアス電圧分を差し引いた電位（例え
ば−０．７Ｖ）に固定され、内部回路を構成するＭＯＳ
ＦＥＴのゲートに大きな負の電圧が印加されないように
してゲート破壊を防止する。

【００３６】この入力端子に負電圧が入った場合の動作
では、グランドから第２保護ダイオードＤ２のアノード
であるｐウエル領域４１を経てカソードのｎ形拡散領域
４２ｂへ電流が抜けていくだけで、ダイオードＤ１側で
はｎ形拡散領域４２ａが負電圧にされるため寄生トラン
ジスタＱＸはオンされることはないので、回路の誤動作
は生じない。

【００３７】次に、負相の入力端子ｔ２に第１電源電圧
よりも高い電圧が入力された場合を説明する。入力端子
ｔ２に第１電源電圧よりも高い電圧が印加されて、先
ず、クランプ手段２４ａのＭＯＳＦＥＴ Ｍ１の閾値電
圧（０．３Ｖ）を更に超えるとクランプ手段２４ａのＭ
ＯＳＦＥＴ Ｍ１がオンされる。ＭＯＳＦＥＴ Ｍ１が
オンされると、入力端子ｔ２の電圧がＭＯＳＦＥＴ Ｍ
１は電源電圧Ｖｄｄに閾値電圧（０．３Ｖ）加えた電位
にクランプされる。

【００３８】このクランプ手段２４ａのオン動作では、
ＭＯＳＦＥＴ Ｍ１のソース−ドレイン間に電流が流れ
るだけなので、オペアンプの出力波形は飽和するもの
の、保護ダイオードＤ１の寄生トランジスタＱＸがオン
されるのを防止できるため内部の回路の誤動作は生じな
い。

【００３９】この異常電圧が比較的短い一時的なものや
電圧値がそれほど大きくない場合には、クランプ手段２
４ａによる入力端子ｔ２のクランプの後に、入力端子ｔ
２に入力される電圧が通常レベルに戻ってＭＯＳＦＥＴ
Ｍ１がオフし、オペアンプ回路２で引き続き通常の動
作が行われる。

【００４０】一方、上記異常電圧が長かったり電圧値が
特に大きなものである場合には、クランプ手段２４ａの
ＭＯＳＦＥＴ Ｍ１のソース−ドレイン間に流れる電流
量が大きくなってＭＯＳＦＥＴ Ｍ１のゲート−ソース
間電圧Ｖｇｓを上昇させる。そして、上記閾値電圧
（０．３Ｖ）にこの電圧Ｖｇｓを加えた電圧が、第１保
護ダイオードＤ１の順方向バイアス電圧（０．７Ｖ）を
超えると、第１保護ダイオードＤ１がオンして入力端子
ｔ２から電源電圧Ｖｄｄへ電流が流れ、入力端子ｔ２は
電源電圧Ｖｄｄに保護ダイオードの順方向バイアス電圧
（０．７Ｖ）を加えた電位にクランプされ、内部回路を
構成する素子の破壊を防止できる。

【００４１】なお、第１保護ダイオードＤ１がオンする
ような大きな電圧が入力されると、保護ダイオードＤ１
のｐウエル領域４１とｎ形の基板４０と他の素子のｐ形
半導体領域とで構成される寄生トランジスタＱＸがオン
され、オペアンプ回路２が誤動作することもあるが、こ
のような大きな電圧が入力された場合におけるオペアン
プの誤動作は問題とされない。しかし、この第１保護ダ
イオードＤ１のオン動作によりクランプ手段２４ａで保
護できないような印加電圧に対しても入力ＭＯＳＦＥＴ
Ｍ５，Ｍ６を保護し静電破壊を防止することが出来
る。

【００４２】正相の入力端子ｔ３に接地電位より低い電
圧や電源電圧Ｖｄｄより高い電圧が印加された場合には
入力保護回路２５が上記負相の入力端子ｔ２の入力保護
回路２４と同様の動作をするので、説明は省略する。 ［第２実施例］図５には、本発明を適用して好適なオペ
アンプ回路の第２実施例の回路図を、図６には、図５の
オペアンプ回路の保護ダイオード構造の断面図を示す。

【００４３】この実施例は、オペアンプ回路をｐ形の半
導体基板上に設けた一例である。半導体基板４０はｐ形
であるので、この基板に印加される基板電位は接地電位
となる。すなわち、この実施例では、接地電位が第１の
電源電圧に相当し、それより高い電源電圧Ｖｄｄ（例え
ば５Ｖ）が第２の電源電圧に相当することになる。ま
た、接地電位側の保護ダイオードＤ２，Ｄ４が第１の保
護ダイオードに、電源電圧Ｖｄｄ側の保護ダイオードＤ
１，Ｄ３が第２の保護ダイオードに相当することにな
る。

【００４４】この実施例においては、入力保護回路２
４，２５は、２つの入力端子ｔ２，ｔ３のそれぞれに対
応して設けられた４つの保護ダイオードＤ１〜Ｄ４とク
ランプ手段２４ｂ、２５ｂとから構成される。

【００４５】入力端子ｔ２に対応した保護ダイオードＤ
１，Ｄ２は、図６に示されるように、ｐ形半導体基板４
０上にｎ形のウエル領域５１を設け、このウエル領域５
１内にｎ形拡散領域５２を設けて、ウエル領域５１をカ
ソード、ｎ形拡散領域５２をアノードとすることで構成
される。入力端子ｔ３に対応した保護ダイオードＤ３，
Ｄ４についても同様である。

【００４６】これら入力保護回路２４，２５の保護ダイ
オードＤ１〜Ｄ４の動作や作用は、接地電位と電源電圧
Ｖｄｄとが第１実施例のものと対称的になる他、第１実
施例とほぼ同様である。

【００４７】一方、このような保護ダイオード構造によ
れば、半導体基板４０がｐ形であるため、ウエル領域５
１と半導体基板４０とオペアンプ回路５中にあるｎ形半
導体領域（例えばｎチャネルＭＯＳＦＥＴ Ｍ１，Ｍ７
〜Ｍ１１のドレイン領域やソース領域など）とでｎｐｎ
形の寄生トランジスタＱＸが形成される。そして、入力
電圧の電圧が半導体基板４０の電位よりも低くなって、
この寄生トランジスタＱＸがオンすると、半導体基板４
０上の回路構成素子のｎ形半導体領域へリーク電流が流
れて回路が誤動作してしまう恐れがある。

【００４８】しかして、この実施例では、ｎチャネルＭ
ＯＳＦＥＴ Ｍ１ａで構成されたくランプ手段２４ｂが
設けられ、このＭＯＳＦＥＴ Ｍ１ａのゲート端子と基
板電位とが接地電位に、そのソース端子が入力端子ｔ２
に、ドレイン端子が電源電圧Ｖｄｄにそれぞれ接続され
ている。そのため、クランプ手段２４ｂは、入力端子ｔ
３に入力される電圧が接地電位よりも低くなった場合
に、電源電圧Ｖｄｄと入力端子ｔ３とを接続させること
で、入力端子ｔ３の電圧をほぼ接地電位にクランプして
寄生バイポーラＱＸがオンされるのを防止する。

【００４９】以上のように、上記第１および第２の実施
例のオペアンプＩＣ１によれば、各入力端子ｔ２，ｔ３
と第１および第２の電源電圧との間にそれぞれ逆方向接
続された保護ダイオードＤ１〜Ｄ４が設けられているの
で、高すぎる電圧や低すぎる電圧の印加に対して内部回
路の保護が可能となり静電破壊強度を向上させることが
出来る。と同時に、２つの保護ダイオードの構造を同一
にしているでそれぞれのリーク電流を互いに相殺させる
ことが可能となり、それにより入力バイアス電流の大き
さを小さくすることが出来る。

【００５０】更に、寄生トランジスタＱＸが働いて回路
を誤動作させてしまう保護ダイオード（第１実施例では
第１保護ダイオードＤ１、第２実施例では第２保護ダイ
オードＤ２）に対しては、クランプ手段２４ａ，２４ｂ
が入力電圧をクランプすることである程度の異常電圧に
対しては無闇に保護ダイオードを働かせずに回路の誤動
作を回避し、クランプ手段２４ａ，２４ｂでは対処しき
れない異常電圧に対してだけ保護ダイオードを働かせる
ので、静電破壊に対する強度を落とすことなく入力電圧
が電源電圧を超えても容易に誤動作を発生させない信頼
性の高い回路を実現できる。

【００５１】また、クランプ手段２４ａを構成するＭＯ
ＳＦＥＴ Ｍ１のソース領域４４と第１保護ダイオード
Ｄ１のｐ形ウエル領域４１とを共通領域として一体に形
成することで、占有面積の増加を抑えることができると
とにも、ＭＯＳＦＥＴ Ｍ１のソース領域４４から基板
４０へ流出するリーク電流をなくすことができ、入力端
子ｔ２の入力バイアス電流をより一層小さくすることが
出来る。

【００５２】また、保護ダイオードやクランプ手段の構
造を実施例のような保護ダイオードＤ１〜Ｄ４やクラン
プ手段２４ａ，２４ｂの構造とすることで、入力保護回
路２４，２５を含めオペアンプ回路を同一のＣＭＯＳプ
ロセスで形成することができる。

【００５３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００５４】例えば、クランプ手段２４ａ，２４ｂとし
て、ＭＯＳＦＥＴ Ｍ１，Ｍ２を図１や図５のように接
続したものを例示したが、ＭＯＳＦＥＴ Ｍ１，Ｍ２の
ゲート端子に電源電圧Ｖｄｄや接地電位でなく任意のバ
イアス回路で生成した電圧を印加して、クランプ手段の
動作範囲を制御するようにしても良い。その他、バイポ
ーラトランジスタを用いるなど、入力端子の電圧が電源
電圧を超えてから保護ダイオードがオン動作するまでの
電圧範囲でオン動作して入力端子の電圧をクランプでき
れば、どのような構成としても良い。

【００５５】また、実施例で具体的に示したオペアンプ
の回路構成についても、種々の変形例があることは云う
までもない。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるオペア
ンプＩＣに適用した場合について説明したがこの発明は
それに限定されるものでなく、例えば、３端子レギュレ
ータや変調復調回路など小電力で動作するようなＣＭＯ
Ｓリニア回路に広く利用することができる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５８】すなわち、本発明に従うと、入力電圧にお
ける異常電圧の印加に対して高い静電破壊強度が得られ
ると共に、入力電圧が電源電圧を超えても容易に誤動作
しない信頼性の高い回路を実現できるという効果があ
る。

【００５９】加えて、回路の入力バイアス電流の大きさ
を小さくしてオペアンプでは入力オフセットを小さくす
ることが出来るという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適なオペアンプと入力保護
回路の実施例を示す回路図である。

【図２】図１の入力保護回路の保護ダイオード構造を示
す断面図である。

【図３】図１の回路を内蔵したオペアンプＩＣの全体構
成を示す上面図である。

【図４】クランプ手段のＭＯＳＦＥＴのソース端子のｐ
形半導体と第１保護ダイオードのｐウエルとを一体的に
形成した保護ダイオード構造の一例を示す断面図であ
る。

【図５】本発明の適用して好適なｐ形半導体基板上に構
成したオペアンプと入力保護回路の実施例を示す回路図
である。

【図６】図５の入力保護回路の保護ダイオード構造を示
す断面図である。

【図７】従来の入力保護回路の一例を示す回路図であ
る。

【図８】従来の入力保護回路と内部回路の保護ダイオー
ド構造を示す断面図である。

【符号の説明】

１ オペアンプＩＣ ２，３ オペアンプ回路 Ｄ１〜Ｄ４ 第１〜第４の保護ダイオード Ｍ１，Ｍ２ クランプ手段のＭＯＳＦＥＴ ２１ 差動増幅回路 ２３ 出力バッファ回路 ２４ 入力保護回路 ２４ａ クランプ手段 ４０ 半導体基板 ４１ 保護ダイオードのｐウエル領域 ４２ ｎ形拡散層 ４４ クランプ手段のドレイン領域 ４５ クランプ手段のソース領域 ５０ クランプ手段のドレイン領域と共通にされた
保護ダイオードのウエル領域 ｔ１ 出力端子 ｔ２，ｔ３ 入力端子 ｔ３ 入力端子 ｔ４ 第２電源端子 ｔ８ 第１電源端子 ＤＸ 寄生ダイオード ＱＸ 寄生トランジスタ Ｖｉｎ＋，Ｖｉｎ− 入力電圧 Ｖｏｕｔ 出力電圧 Ｖｄｄ 第１電源電圧 Ｖｓｓ 第２電源電圧

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力端子と第１の電源電圧との間に逆方
   向接続された第１の保護ダイオードと、入力端子と第２
   の電源電圧との間に逆方向接続された第２の保護ダイオ
   ードと、上記入力端子の電圧が第１の電源電圧を超えか
   つ上記第１の保護ダイオードをオンさせる電圧に達しな
   い電圧が印加されたときに入力端子をほぼ第１電源電圧
   にクランプするクランプ手段とを備えてなることを特徴
   とする入力保護回路。
2. 【請求項２】 入力回路がＭＯＳＦＥＴにより構成さ
   れ、上記入力端子には入力回路を構成するＭＯＳＦＥＴ
   のゲート端子が接続されていることを特徴とする請求項
   １記載の入力保護回路。
3. 【請求項３】 上記第１および第２の保護ダイオード
   は、半導体基板に形成されたｐ形又はｎ形のウエル領域
   と、このウエル領域内に形成されたｎ形又はｐ形の半導
   体領域とからなる同一構造のｐｎ接合により構成されて
   いることを特徴とする請求項１又は２に記載の入力保護
   回路。
4. 【請求項４】 上記クランプ手段は、ゲート端子および
   基体が第１の電源電圧に、ソース端子が上記入力端子
   に、ドレイン端子が第２の電源電圧側に、それぞれ接続
   されたＭＯＳＦＥＴであることを特徴とする請求項１〜
   ３の何れかに記載の入力保護回路。
5. 【請求項５】 上記クランプ手段としてのＭＯＳＦＥＴ
   のソース領域を構成するｐ形又はｎ形半導体領域と、上
   記第１の保護ダイオードのｐウエル領域又はｎウエル領
   域とが共通領域として一体に形成されていることを特徴
   とする請求項４記載の入力保護回路。
6. 【請求項６】 リニア回路と請求項１〜３の何れかに記
   載の入力保護回路とが１個の半導体基板上に設けられ、
   上記リニア回路に入力される電圧が上記第１と第２の電
   源電圧の範囲外の異常電圧になった場合に上記入力保護
   回路により上記リニア回路を保護するように構成されて
   なることを特徴とする半導体集積回路。
7. 【請求項７】 上記リニア回路はオペアンプであること
   を特徴とする請求項６記載の半導体集積回路。