JP3079515B2 - ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 - Google Patents

ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路

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JP3079515B2 JP03026685A JP2668591A JP3079515B2 JP 3079515 B2 JP3079515 B2 JP 3079515B2 JP 03026685 A JP03026685 A JP 03026685A JP 2668591 A JP2668591 A JP 2668591A JP 3079515 B2 JP3079515 B2 JP 3079515B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はゲ−トアレイ装置に係
わり、特にゲ−トアレイ装置の低電圧化に関する。
【０００２】
【従来の技術】従来、素子の微細化、あるいはチップの
低消費電力化等に伴って集積回路（ＩＣ）の低電圧化の
要求が高まっている。この低電圧化はＩＣ外部からの供
給電圧を予め下げておく方法（５Ｖより３．３Ｖ）が一
般的である。
【０００３】またＩＣチップ内部で考えた場合、通常、
回路の動作周波数が均一であることは希であり、高速動
作を行う部分と低速動作をおこなう部分とが混在してい
る。回路のスピ−ド及びパワ−は電源電圧に比例するた
め、回路にはその動作速度に応じた電圧を与える方式が
最も効率が良く理想的である。しかしそのような方式は
電源系統が複雑になる等の問題より実用に向かない。実
際には、単一の電源により全ての回路を均一の電圧で動
作させる方式が採用されるのがほとんどであり、特にユ
−ザの仕様に応じて設計されるゲ−トアレイ等のＡＳＩ
Ｃにおいては単一の電源で動作させるのが通例である。
【０００４】
【発明が解決しようとする課題】従来の単一の電源によ
る方式では、１つのボ−ド（システム）上で５Ｖ動作す
るＩＣと３．３Ｖで動作するＩＣとが混在する場合、２
種類以上の電源が必要となり、電源の供給系統が複雑に
なる。またＩＣ間では３．３Ｖから５Ｖ、あるいは５Ｖ
から３．３Ｖへのインタ−フェイスが必要となるが、特
に３．３Ｖで動作するチップにおいて入力、出力の設計
が難しくなる。
【０００５】またチップの低消費電力化を考えた場合、
回路の中で低速で動作する部分のみ電圧を下げる方法が
ＩＣチップ内でのシステム・パフォ−マンスを落すこと
なく低消費電力化を行えて最良であるが、従来のように
単一の降圧された電源電圧を用い、降圧電位を均一にチ
ップに供給する方法では、全ての回路の動作速度が電源
電圧の低下に比例して低下するのでそのパフォ−マンス
が落ちてしまう。
【０００６】これらの問題への対応策としてカスタム製
品では降圧回路を組み込み、一部の回路のみを降圧され
た電位により動作させる方式が報告されているが、拡散
工程が固定でユ−ザの仕様に応じて回路が決定されるゲ
−トアレイにおいては特に有効な方法／方式はまだ報告
されていない。またカスタム製品においても回路の動作
速度に応じて電圧を変えるという方法はまだ十分に確立
しておらず、特に有効な方法／方式等は報告されていな
い。
【０００７】この発明は上記のような点に鑑みて為され
たもので、その目的は、単一の電源電位が供給され、そ
のチップの内部において前記電源電位と前記電源電位を
降圧した電位とのそれぞれにより回路が動作し、チップ
のパフォ−マンスを落とすことなく、チップの低電圧化
への対応を可能とするゲ−トアレイ装置を提供すること
にある。
【０００８】
【課題を解決するための手段】この発明によるゲートア
レイ装置の第１の態様は、単一の外部電源電位差がチッ
プ外部より供給されるゲートアレイ装置であって、Ｉ／
Ｏ回路エリアと、複数のカラムを有するベーシックセル
エリアとにそれぞれ区分されたチップと、前記ベーシッ
クセルエリアの複数のカラムそれぞれに配置された、前
記外部電源電位差を、この外部電源電位差と異なる他の
電位差に変換する変換手段と、前記ベーシックセルエリ
アに配置された、前記他の電位差を動作電圧とするベー
シックセルと、前記Ｉ／Ｏ回路エリアに配置された、前
記外部電源電位差の振幅を持つ入力信号を前記他の電位
差の振幅を持つ信号に変換する変換回路、およびこの変
換回路で変換された信号を前記ベーシックセルに伝える
とともに、動作電圧が前記ベーシックセルの動作電圧と
同じである回路を少なくとも含む入力回路、および、前
記Ｉ／Ｏ回路エリアに配置された、前記他の電位差の振
幅を持つ前記ベーシックセルからの出力信号を受けると
ともに、動作電圧が前記ベーシックセルの動作電圧と同
じである回路、およびこの回路から出力された信号を前
記外部電源電位差の振幅を持つ信号に変換して前記チッ
プの外部に伝える、前記外部電源電位差を動作電圧とす
る回路を少なくとも含む出力回路とを具備し、前記変換
手段には、前記他の電位差として第１の電位差に変換す
るものと、前記他の電位差として前記第１の電位差とは
異なる第２の電位差に変換するものとの少なくとも２種
類が有り、前記ベーシックセルの動作電圧が、前記複数
のカラム毎に、前記第１の電位差および第２の電位差の
いずれかに設定されていることを特徴とする。
【０００９】
【００１０】
【００１１】
【００１２】この発明によるゲートアレイ装置の第２の
態様は、動作用第１の電源電位差と、前記動作用第１の
電源電位差よりも大きい電位差を持つ動作用第２の電源
電位差との少なくとも２種類がチップ外部より供給され
るゲートアレイ装置であって、前記ゲートアレイ装置の
チップ内は、ベーシックセルエリアとＩ／Ｏ回路エリア
とにそれぞれ区分され、前記ベーシックセルエリアに配
置された、前記第１の電源電位差を動作電圧として動作
し、前記第１の電源電位差の振幅を持つ第１の信号を入
出力するベーシックセル群と、前記Ｉ／Ｏ回路エリアに
配置された出力回路群と具備し、前記出力回路群は、前
記第１の電源電位差を動作電圧として動作し、前記第１
の信号が入力され、前記第１の電源電位差の振幅を持つ
第２の信号を出力するバッファ部と、前記第２の信号の
振幅を、前記第２の電源電位差の振幅を持つ第３の信号
に変換する振幅変換部と、前記第２の電源電位差を動作
電圧として動作し、前記第３の信号が入力され、前記第
２の電源電位差の振幅を持つ第４の信号を出力し、かつ
前記第４の信号の信号レベルのうち、高電位側の信号レ
ベルを、前記第１の電源電位差を生じさせる２つの電位
のうち、高電位側の電位に変換して出力する出力部とを
含むことを特徴とする。
【００１３】この発明による入力回路は、チップ外部か
ら、第１の電位差の振幅を持つ入力信号が入力される入
力端子と、入力部、出力部をそれぞれ有し、前記第１の
電位差よりも低い内部動作用の第２の電位差を動作電圧
として動作し、前記第１の電位差の振幅よりも小さい第
２の電位差の振幅を持つ出力信号を出力部から出力す
る、電流通路の一端に前記第２の電位差を生じさせる２
つの電位のうち、高電位側の電位が供給され、ゲートに
前記入力部の電位が供給され、前記電流通路の他端から
前記出力部に前記出力信号の高電位側の信号レベルを与
えるＰチャネル絶縁ゲート型ＦＥＴを少なくとも含む、
バッファ部と、電流通路の一端に前記入力端子の電位が
供給され、ゲートに前記第２の電位差を生じさせる２つ
の電位のうち、高電位側の電位が供給され、前記電流通
路の他端から前記バッファ部の入力部に電位を与えるＮ
チャネル絶縁ゲート型ＦＥＴを含む、前記第１の電位差
の振幅を持つ入力信号の高電位側の信号レベルを降圧
し、前記入力信号の振幅を、前記第１の電位差よりも小
さい振幅を持つ信号に変換する振幅変換手段と、電流通
路の一端に前記第２の電位差を生じさせる２つの電位の
うち、高電位側の電位が供給され、ゲートに前記バッフ
ァ部の出力部の電位が供給され、前記電流通路の他端か
ら前記振幅変換手段のＮチャネル絶縁ゲート型ＦＥＴの
電流通路の他端と前記バッファ部の入力部との相互接続
点に前記第２の電位差を生じさせる２つの電位のうち、
高電位側の電位を与えるＰチャネル絶縁ゲート型ＦＥＴ
を含む、前記振幅変換手段により変換された信号の高電
位側の信号レベルを、前記第２の電位差を生じさせる２
つの電位のうち、高電位側の電位と同電位に補償して、
前記バッファ部の入力部に与える電位補償手段とを具備
することを特徴とする。
【００１４】
【００１５】この発明による出力回路は、チップ外部
へ、実質的に第１の電位差の振幅を持つ出力信号が出力
される出力端子と、入力部、出力部をそれぞれ有し、前
記第１の電位差よりも低い内部動作用の第２の電位差を
動作電圧として動作し、前記第１の電位差の振幅よりも
小さい第２の電位差の振幅を持つ信号が入力部に入力さ
れ、出力部から前記第２の電位差の振幅を持つ信号を出
力する、絶縁ゲート型ＦＥＴによって構成されるバッフ
ァ部と、前記バッファ部から出力された信号のレベルに
応じて、前記出力端子の電位を、前記第１の電位差を生
じさせる２つの電位のうち、高電位側の電位に実質的に
プルアップする、バイポーラトランジスタにより構成さ
れるプルアップ部と、前記バッファ部から出力された信
号のレベルに応じて、前記出力端子の電位を、前記第１
の電位差を生じさせる２つの電位のうち、低電位側の電
位に実質的にプルダウンする、プルダウン部とを具備
し、前記バッファ部から出力された信号の高電位側の信
号レベルを、前記第１の電位差を生じさせる２つの電位
のうち、高電位側の電位に実質的にレベルシフトするこ
とで、前記バッファ部の出力部から出力される前記第２
の電位差の振幅を持つ信号を、実質的に前記第１の電位
差の振幅を持つ信号に変換する振幅変換手段を設け、前
記振幅変換手段により、前記実質的に前記第１の電位差
の振幅を持つ信号に変換した変換信号を、前記プルアッ
プ部を構成するバイポーラトランジスタのベースに入力
することを特徴とする。
【００１６】また、上記出力回路において、前記出力端
子の電位をプルアップしているときに、前記出力端子の
電位を、前記第１の電位差を生じさせる２つの電位のう
ち、高電位側の電位と同電位に補償する電位補償手段
を、さらに具備することを特徴とする。
【００１７】また、上記出力回路において、前記電位補
償手段は、分圧部と、ゲートを前記分圧部の分圧点に接
続し、電流通路の一端を前記第１の電位差を生じさせる
２つの電位のうち、高電位側の電源線に接続した第１の
Ｐチャネル絶縁ゲート型ＦＥＴと、ゲートを前記第２の
電位差を生じさせる２つの電位のうち、高電位側の電源
線に接続し、電流通路の一端を前記出力端子に接続し、
電流通路の他端を、第１のＰチャネル絶縁ゲート型ＦＥ
Ｔの電流通路の他端に接続した第２のＰチャネル絶縁ゲ
ート型ＦＥＴとを具備し、前記分圧部の一端を、前記第
１の電位差を生じさせる２つの電位のうち、高電位側の
電源線に接続し、前記分圧部の他端を、前記バッファ部
が出力する信号のレベルに応じて電位が変動する電位変
動点に接続したことを特徴とする。
【００１８】この発明による降圧回路は、電源電位にア
ノードを接続したダイオードと、前記第１の電源にコレ
クタを接続し、ベースを前記ダイオードのカソードに接
続した第１のＮＰＮ型バイポーラトランジスタとを持
ち、このＮＰＮ型バイポーラトランジスタのベース〜エ
ミッタ間電圧により降圧電位を得る降圧回路であって、
前記第１のＮＰＮ型バイポーラトランジスタのエミッタ
にコレクタを接続し、ベースを前記第１のＮＰＮ型バイ
ポーラトランジスタのベースと共通に接続した第２のＮ
ＰＮ型バイポーラトランジスタを更に備え、前記降圧電
位を、前記共通接続ベース〜第２のＮＰＮ型バイポーラ
トランジスタのエミッタ間電圧により得るように構成し
たことを特徴とする。
【００１９】また、上記降圧回路において、前記ダイオ
ードはコレクタ〜ベースを共通に接続した第３のＮＰＮ
型バイポーラトランジスタにより構成されることを特徴
とする。
【００２０】また、上記降圧回路において、前記第３の
ＮＰＮ型バイポーラトランジスタはスイッチであり、こ
のスイッチのオン／オフによって前記降圧電圧の発生を
制御するように構成したことを特徴とする。
【００２１】また、上記降圧回路において、前記スイッ
チを絶縁ゲート型ＦＥＴにより制御することを特徴とす
る。
【００２２】また、上記降圧回路において、前記ダイオ
ードのカソードと前記共通ベースとの間に、前記第１の
電源にコレクタを接続した少なくとも１つの第４のＮＰ
Ｎ型バイポーラトランジスタを順次ダーリントン接続し
て前記降圧電圧を調節するように構成したことを特徴と
する。
【００２３】
【作用】上記第１の態様のゲートアレイ装置にあって
は、単一の電源電位が外部より供給されるものでありな
がらも、そのチップの内部にこの電源電位を降圧する降
圧手段が設けられることにより、チップ内部で電源電位
を降圧した降圧電位が得られる。これにより、外部より
供給される電源電位は、最も普及されている半導体装置
と全く同一のもの（例えば５Ｖ）とすることができる。
かつチップの内部は降圧電位（例えば３．３Ｖ）により
第２の回路が駆動されるので、この回路においては能動
素子の微細化を推進できる。さらにチップの内部には外
部より供給される電源電位により駆動される第１の回路
も有するから、この回路を用いてチップ外部への信号の
出力等を行えば、その他の外部電源電位により動作して
いる半導体装置と信号レベルを変換することなく、信号
のやり取りを行える。よって、この第１の態様のゲート
アレイ装置は、信号レベルを変換するためのインターフ
ェースを組み入れなくても、上記したその他の半導体装
置と同一のサーキットボード上においてシステム化でき
る。さらに、降圧手段をカラム毎に設け、降圧電位をカ
ラム毎に供給するように構成したことで、カラム毎に降
圧電位の設定が可能になる。カラム毎に降圧電位の設定
が可能になることで、例えばあるカラムでは、３．６Ｖ
動作のベーシックセルを配置し、他のカラムでは、２．
９Ｖ動作のベーシックセルを配置することができる。
【００２４】上記第２の態様のゲートアレイ装置にあっ
ては、その出力回路において、第１の電源電位（例えば
３．３Ｖ）と第２の電源電位（例えば５Ｖ）とにより信
号の処理を行い、かつ外部への信号の出力のレベルは、
第１の電源電位とする。これにより、第１の電源電位に
より動作しているその他の半導体装置と、第１の態様と
同様に、信号レベルを変換するためのインターフェース
を組み入れることなく、同一のサーキットボード上にお
いてシステム化できる。しかも、第２の態様のゲートア
レイ装置が持つ出力回路は、第１の電源電位（例えば
３．３Ｖ）だけでなく、第２の電源電位（例えば５Ｖ）
によっても信号の処理を行うので、チップ内における信
号処理の高速化、特に出力回路における信号処理の高速
化を図ることができる。結果、ゲートアレイ装置の全体
を低電圧化した装置に比べて、チップのパフォーマンス
が低下することを抑制できる。
【００２５】上記入力回路にあっては、降圧部と、バッ
ファ部との間に、降圧部により降圧される電位を補償す
る補償手段が設けられることにより、降圧部からバッフ
ァ部へ出力される降圧電位が補償される。結果、ゲート
を第２の電位に接続した絶縁ゲート型ＦＥＴを含む降圧
部の次段に、第２の電位により動作されるバッファ部を
有する入力回路において、上記第２の電位により動作さ
れるバッファ部の動作を、常に安定させることができ
る。
【００２６】上記出力回路にあっては、バッファ部の出
力とプルアップ部の入力との間に、バッファ部からの第
２の電位レベルの出力を、第１の電位のレベルの信号に
シフトするレベルシフト手段を設け、プルアップ部のバ
イポーラトランジスタを、第１の電位のレベルにシフト
された信号により制御し、プルアップ部から第１の電位
のレベルの信号を出力する。これにより、第１の電位
を、バッファ部の絶縁ゲート型ＦＥＴに対して与えるこ
となく、出力回路のプルアップ部から第１の電位のレベ
ルの信号を出力することができる。
【００２７】上記降圧回路にあっては、その降圧電位を
出力するための出力段を、ベ−スを共通とし、コレクタ
〜エミッタの電流通路を直列に接続した２個のバイポ−
ラトランジスタにより構成することにより、出力段以降
に接続された電源線の電位が落ちても、高電位側に接続
されたトランジスタが出力段側に接続されたトランジス
タに対して電流（コレクタ電流）を流すので、落ちた電
位を速やかに本来の電位に回復させることができる。即
ち、電源線に接続された負荷の抵抗値の変動に対し、そ
の電位回復の応答速度を速くできる。これにより、降圧
電位を安定化できる。
【００２８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【００２９】図１はこの発明の第１の実施例に係わるゲ
−トアレイ装置のチップの構成を示す図である。
【００３０】図１に示すように、チップ１０はベ−シッ
クセルＢがアレ−状に配設されたベ−シックセルエリア
１２と、このエリア１２の周囲に設けられた入出力回路
（以下Ｉ／Ｏ回路と称す）Ｃが配置されたＩ／Ｏ回路エ
リア１４とから構成されている。ベ−シックセルエリア
１２は複数のカラム１６に分割されており、論理回路は
これらのカラム１２の中で素子を結線することにより形
成される。カラム１２の各々には電圧を降圧するための
降圧用セルＡが設けられており、降圧された電位はベ−
シックセルエリア１２において、カラム１６単位毎に供
給されるようになっている。
【００３１】図２は図１に示したゲ−トアレイ装置のチ
ップ内ブロック図である。
【００３２】図２に示すように、Ｉ／Ｏ回路エリア１４
には外部からの電源電位を受入れるための受入口として
電源入力回路１００が設けられている。この電源入力回
路１００には外部電源電位（例えば５Ｖ）がチップの外
部より供給され、この外部電源電位は電源線２０を介し
てＩ／Ｏ回路エリア１４に供給される。また電源入力回
路１００の内部には降圧回路が備えられており、この回
路により降圧された降圧電位（例えば３．３Ｖ）は電源
線２２を介してＩ／Ｏ回路エリア１４に供給される。Ｉ
／Ｏ回路エリア１４に設けられた入力回路１０２には外
部から例えば振幅約５Ｖを持つ入力信号が供給される。
この入力回路１０２にはこの５Ｖの振幅を持つ入力信号
より回路自体を保護するために、保護回路が設けられ
る。この保護回路は外部電源電位５Ｖにカソ−ドが接続
された入力保護ダイオ−ド等が用いられる。回路の詳細
については後に詳述する。出力回路１０４からは外部に
対して振幅約５Ｖを持つ出力信号が出力される。この出
力回路１０４には外部電源電位５Ｖと降圧電位３．３Ｖ
とが供給される。降圧電位３．３Ｖはベ−シックセルエ
リア１２より得られるチップ内部信号（約３．３Ｖの振
幅を持つ）の処理回路部を駆動するのに用いられる。外
部電源電位５Ｖはチップ外部へ出力する出力信号の処理
回路部を駆動するのに用いられる。これらの点について
も入力回路同様に、後に詳述する。電源入力回路１００
からはベ−シックセルエリア１２の周囲に引き回された
電源線２４が導出されており、この電源線２４はベ−シ
ックセルエリア１２のカラム１６のそれぞれに設けられ
たセル降圧回路１０６に接続されている。この電源線２
４にはチップに供給される外部電源電位５Ｖがそのまま
に供給される。電源線２４に供給された外部電源電位５
Ｖはセル降圧回路１０６により降圧され、セル内降圧電
位３．３Ｖに変換される。この降圧電位３．３Ｖはカラ
ム１６毎に設けられたセル内電源線２６に供給され、ベ
−シックセルエリア１２に形成される論理回路１０８は
降圧電位３．３Ｖにより駆動される。尚、図２において
は低電位、例えばＧＮＤ（接地）に接続された電源線は
図面が繁雑になるために省略したが、ＧＮＤ線は例えば
Ｉ／Ｏ回路エリア１４内に電源線２０および２２と並行
して設けられ、またベ−シックセルエリア１２内におい
てはカラム１６毎にセル内電源線２６に並行して設けら
れる。
【００３３】上記構成のゲ−トアレイ装置は、単一の外
部電源電位５Ｖにて動作する。しかし、そのチップ内部
においては、入力回路１０２の入力保護回路に外部電源
電位５Ｖが用いられるともに降圧電位３．３Ｖで動作す
る。出力回路１０４は外部電源電位５Ｖおよび降圧電位
３．３Ｖの双方の電位により動作する。またベ−シック
セルエリア１２には外部電源電位５Ｖが降圧された降圧
電位３．３Ｖが供給され、この降圧電位３．３Ｖにより
論理回路１０８が駆動される。これらの点により、先ず
ベ−シックセルエリア１２ではセルに印加される電圧が
下がり、セルを構成するための能動素子を微細化でき、
ゲ−トアレイの集積度、即ち集積ゲ−ト数を増加でき
る。しかも、チップの大部分を占めるベ−シックエリア
１２が低電圧化されるので、チップの消費電力も少なく
なる。また低電圧化に伴ったチップのシステム・パフォ
−マンスの低下の点については、Ｉ／Ｏ回路エリア１４
に外部電源電位５Ｖをそのまま供給し、この外部電源電
位５Ｖにより例えば出力回路１０４を動作させることに
より改善される。即ち、出力回路１０４の一部が外部電
源電位５Ｖによりスイッチングされるので、そのスイッ
チング速度は３．３Ｖの電圧で均一に動作するチップよ
りも速くなり、５Ｖ仕様のチップと比較してもほとんど
遜色がないものになる。このために低電圧仕様のチップ
であっても、処理速度の低下が補われ、低電圧化しても
チップのシステム・パフォ−マンスはほとんど落ちなく
なる。また出力回路１０４が５Ｖで動作されることか
ら、約５Ｖの振幅を持つ出力信号を出力することができ
る。同様に入力回路１０２は入力保護回路を外部電源電
位５Ｖに接続されるので、振幅約５Ｖを持つ入力信号を
入力させることができる。これらの点により、この発明
に係わるゲ−トアレイ装置はその他の５Ｖ仕様の半導体
装置と信号のレベルを変換することなく互いに接続で
き、サ−キットボ−ド上にこれらを混在してシステム化
することができる。またその電源はその他の５Ｖ仕様の
半導体装置と互いに共用できる。
【００３４】図３はサ−キットボ−ド上でのシステム構
成を示す図である。図３のうち、（ａ）は従来の３．３
Ｖ仕様のチップ／５Ｖ仕様のチップ混在型システムを示
す図で、（ｂ）は第１の実施例に係わるゲ−トアレイ装
置を用いた３．３Ｖ仕様／５Ｖ仕様チップ混在型システ
ムを示す図である。
【００３５】図３（ａ）に示すように、従来の混在型シ
ステムではサ−キットボ−ド３０の上に、５Ｖ仕様チッ
プを搭載した半導体装置３２を動作させるための電源線
ＶDD５Ｖ、および３．３Ｖ仕様チップを搭載した半導体
装置３４を動作させるための電源線ＶDD３．３Ｖをそれ
ぞれ配設しなければならない。しかも装置３２と装置３
４との相互の情報信号のやりとりを、インタ−フェ−ス
３６を介し情報信号のレベル等を相互に変換する必要も
ある。
【００３６】図３（ｂ）に示すように、この発明に係わ
るゲ−トアレイ装置３８を用いて混在型システムを組め
ば、サ−キットボ−ド３０上に配設される電源線は、電
源線ＶDD５だけで済む。また５Ｖ仕様の装置３２とゲ−
トアレイ装置３８とを互いに接続する際にも、情報信号
のレベル等を相互に変換するインタ−フェ−スは要らな
くなる。このように、この発明のゲ−トアレイ装置によ
れば、システムの設計を容易にできるとともに、システ
ムを組むためのボ−ド３０を縮小させることもできる。
【００３７】次に、上記ゲ−トアレイ装置の内部の構成
について、図４〜図１２を参照してより詳細に説明す
る。
【００３８】図４は降圧回路１０６の具体例を示す回路
図である。図４のうち、（ａ）は基本の回路を示す図
で、（ｂ）は降圧電位の調節方法の一例を説明する回路
図である。
【００３９】図４（ａ）に示すように、例えば外部電源
電位５Ｖは電源線２４Ａにより降圧セルＡ内に導かれて
いる。この電源線２４Ａにはｎｐｎ型トランジスタＴｒ
１およびＴｒ２のコレクタがそれぞれ接続されている。
ｎｐｎ型トランジスタＴｒ１はそのコレクタとベ−スと
が互いに接続されてダイオ−ド化されている。ダイオ−
ド化されたトランジスタＴｒ１のエミッタ（カソ−ド）
は、トランジスタＴｒ２のベ−ス、およびこのトランジ
スタＴｒ２に直列に接続されたｎｐｎ型トランジスタＴ
ｒ３のベ−スにそれぞれ接続されている。
【００４０】上記降圧回路であると、トランジスタＴｒ
２およびＴｒ３のベ−スが互いに共通となっているた
め、定常状態においてこれらの接続点ノ−ド４２、およ
び出力ノ−ド４０の電位はほぼ等しい。この電位はベ−
スの共通接続点ノ−ド４４よりｐｎ接合の順方向降下電
圧ＶF 分（約０．７Ｖ）だけ低い。またノ−ド４４の電
位は電源線２４Ａの電位５Ｖより約０．７Ｖだけ低い。
よって、このような降圧回路は、５Ｖを３．６Ｖに降圧
できる回路である。
【００４１】上記降圧回路では、特に出力ノ−ド４０に
接続されるトランジスタに、ベ−スを共通とし、かつ出
力ノ−ド４０〜電源線２４Ａ間に直列に接続されたトラ
ンジスタを用いることにより、次のような効果を得るこ
とができる。
【００４２】例えば、過渡状態において、出力ノード４
０の先に接続された図示せぬ負荷に多くの電流が流れ、
出力ノード４０の電位が３．６Ｖより低くなったと仮定
する。この時、ノード４４よりトランジスタＴｒ３のベ
ースへ電流が流れるようになり、ノード４２よりコレク
タ電流が出力ノード４０に向かって流れる。ノード４２
の電位が降下すると、トランジスタＴｒ２にもベース電
流が流れるようになり、トランジスタＴｒ２のコレクタ
電流は、トランジスタＴｒ３のコレクタ電流を補給する
形で流れる。このような回路動作により、出力ノード４
０の電位が低くなっても、出力ノード４０の電位をすば
やく定常状態の３．６Ｖまで引き上げることができる。
【００４３】トランジスタＴｒ２およびＴｒ３はそれぞ
れベースが共通であり、出力ノード４０の電位と、ノー
ド４２の電位とは互いに等しい。即ち、出力ノード４０
の電位も、ノード４２の電位もともに３．６Ｖである。
したがって、出力ノード４０の電位が３．６Ｖに回復す
れば、トランジスタＴｒ３のコレクタ〜エミッタ間には
電位差がなくなり、トランジスタＴｒ３にはコレクタ電
流が流れない。
【００４４】
【００４５】次に、図４（ｂ）を参照し、上記構成の降
圧回路における降圧電位の調節方法について説明する。
【００４６】図４（ｂ）に示すように、降圧電位を調節
するには、トランジスタＴｒ２およびＴｒ３の共通ベ−
スとトランジスタＴｒ１のエミッタとの間に、電源線２
４Ａにコレクタを接続したトランジスタＴｒ４をダ−リ
ントン接続すれば良い。このようにトランジスタＴｒ４
をダ−リントン接続すれば、図４（ａ）で説明した効果
を損なうことなく、降圧電位を調節できる。同図（ｂ）
に示す回路では、約２．９Ｖの降圧電位が得られる。ま
たダ−リントン接続の接続段数をさらに増やせば、降圧
電位を２．９Ｖ以下の例えば２．２Ｖ、１．５Ｖ…に順
次設定することも可能である。
【００４７】図５は上記降圧回路の変形例を示す図であ
る。
【００４８】図４（ａ）、（ｂ）に示した降圧回路はい
ずれも、ダイオ−ド接続されたトランジスタＴｒ１によ
り外部電源電位５Ｖがオンすると同時に動き出す。この
変形例は、降圧回路の動作を、例えばｐチャネル型ＭＯ
ＳＦＥＴＱ１により制御するようにしたものである。
【００４９】図５に示すように、ＭＯＳＦＥＴＱ１のゲ
−トには制御信号Ｓ１が供給され、この制御信号Ｓ１に
応じてＭＯＳＦＥＴＱ１は開閉する。ＭＯＳＦＥＴＱ１
のソ−スは電源線２４Ａに接続され、ドレインはトラン
ジスタＴｒ５のベ−スに接続されている。このトランジ
スタＴｒ５のコレクタは電源線２４Ａに接続され、エミ
ッタは出力ノ−ド４０〜電源線２４Ａの間に直列に接続
されたトランジスタＴｒ６およびＴｒ７のそれぞれのベ
−スに共通に接続される。このような降圧回路である
と、制御信号Ｓ１の信号レベルに応じてＭＯＳＦＥＴ１
が開閉し、トランジスタＴｒ５へのベ−ス電流の供給が
制御される。これにより降圧回路は、外部電源電位のオ
ン／オフによらずスイッチングすることができる。上記
回路であると、ＭＯＳＦＥＴＱ１での損失が無いと仮定
した時の降圧電位は、外部電源電位５Ｖから、トランジ
スタＴｒ５でのｐｎ接合順方向降下電圧（約０．７Ｖ）
を引き、さらにトランジスタＴｒ７でのｐｎ接合順方向
降下電圧（約０．７Ｖ）を引いた値となる。よって、降
圧電位は約３．６Ｖである。
【００５０】以上のように、上記構成の降圧回路によれ
ば、小さい回路規模および面積で、かつ負荷に流れる電
流の変化への応答速度に優れ、安定した降圧電位を常に
電源線に供給できる降圧回路が得られる。
【００５１】尚、上記降圧回路は、第１の実施例に係わ
るゲ−トアレイ装置のみならず、その他の様々な半導体
装置における降圧回路として用いることができる。
【００５２】図６は入力回路１０２の具体例を示す回路
図である。
【００５３】図６に示すように、入力パッド電極５０に
はチップ外部からの入力信号ＩＮ１が供給される。この
入力信号ＩＮ１は例えば５Ｖの振幅を持つ。入力パッド
電極５０には抵抗Ｒ１の一端が接続されている。入力パ
ッド電極５０と抵抗Ｒ１とを相互に接続する配線と外部
電源電位５Ｖとの間、およびこの配線と接地との間に接
続されているダイオ−ドＤ１およびＤ２はそれぞれ入力
保護用のものである。抵抗Ｒ１の他端には、入力信号Ｉ
Ｎ１の電位を降圧する降圧部５２の一端が接続されてい
る。降圧部５２は入力パッド電極５０側にドレインを接
続し、ゲ−トを降圧電位３．３Ｖに接続したｎチャネル
型ＭＯＳＦＥＴＱ２により構成されている。振幅５Ｖを
持つ入力信号ＩＮ１はＭＯＳＦＥＴＱ２のバックゲ−ト
バイアス効果とゲ−トの印加電圧とにより、振幅約２．
６Ｖに変換／降圧される。降圧部５２の他端にはバッフ
ァ部５４の一端が接続され、バッファ部５４には変換／
降圧された信号ＩＮ１Ｔが供給される。バッファ部５４
は、例えばｐチャネル型ＭＯＳＦＥＴＱ３とｎチャネル
型ＭＯＳＦＥＴＱ４とで成るＣＭＯＳ型インバ−タによ
り構成される。このインバ−タは降圧電位３．３Ｖによ
り駆動される。バッファ部５４の他端は入力回路１０２
の出力端５６に接続され、この出力端５６からは、例え
ば振幅３．３Ｖ程度を持ち、かつ入力信号ＩＮ１とは逆
相の信号ＩＮ１Ａが出力される。図示せぬベ−シックセ
ルエリアの論理回路にはこの信号ＩＮ１Ａが供給され
る。出力端５６とバッファ部５４との相互接続点ノ−ド
６０には変換／降圧された信号ＩＮ１Ｔのレベルを補償
するための補償部５８の入力端が接続され、この補償部
５８の一端はバッファ部５４と降圧部５２との相互接続
点ノ−ド６２に接続され、他端は降圧電位３．３Ｖに接
続されている。
【００５４】上記入力回路では、特に変換／降圧された
信号ＩＮ１Ｔのレベルを補償するための補償部５８を設
けることにより、次のような効果を得ることができる。
【００５５】先ず補償部５８がない場合について説明す
る。降圧部５２より得られる信号ＩＮ１Ｔの電圧レベル
は約２．６Ｖ程度であるが、この程度の電圧レベルであ
ると、ゲ−ト〜ソ−ス間電圧ＶGSが−０．７Ｖとなり、
ｐチャネルＭＯＳＦＥＴＱ３のしきい値電圧約−０．８
Ｖに対してほとんどマ−ジンのないオフ・ゲ−ト電圧と
なる。この結果、能動素子の特性バラツキを考慮すれ
ば、インバ−タのＭＯＳＦＥＴＱ３が完全にオフすると
は言えなくなる。例えば製造プロセスのゆらぎによりＭ
ＯＳＦＥＴＱ２のＶGSが−０．８Ｖ以上の特性を持つよ
うに形成された場合、信号ＩＮ１Ａが“Ｌ”レベルの時
にＭＯＳＦＥＴＱ３はオフせず、リ−ク電流が流れる。
このリ−ク電流は信号ＩＮ１Ａの“Ｈ”レベルから
“Ｌ”レベルへの遷移を妨げるように働くので入力回路
の動作速度の低下をきたす。またこのリ−ク電流はスタ
ンバイ電流として流れるので消費電力が増大する。
【００５６】その点、上記入力回路によれば、変換／降
圧された信号ＩＮ１Ｔのレベルを補償するための補償部
５８が設けられるので、信号ＩＮ１Ｔの電圧レベルをＭ
ＯＳＦＥＴＱ３およびＱ４ともに完全にオンオフするよ
うに設定できる。具体的には、この補償部５８はゲ−ト
がノ−ド６２に接続され、ドレインがノ−ド６２に接続
され、ソ−スが降圧電位３．３Ｖに接続されたｐチャネ
ル型ＭＯＳＦＥＴＱ５により構成される。このような構
成の補償部５８によれば、信号ＩＮ１Ａが“Ｌ”レベル
になると、これを検知するようにｐチャネル型ＭＯＳＦ
ＥＴＱ５がオンしてノ−ド６２に対して電流を流し、信
号ＩＮ１Ｔの電圧レベルをＭＯＳＦＥＴＱ３が完全にオ
フできるレベルに補う。これにより、バッファ部５４の
動作は常に安定し、ＭＯＳＦＥＴＱ３を介してのリ−ク
電流はなくなる。またリ−ク電流がなくなるのでスタン
バイ電流もなくなり消費電力を低減できるとともに、入
力回路の動作速度の低下もなくなる。尚、信号ＩＮ１Ａ
が“Ｈ”レベルのときには、補償部５８を構成するＭＯ
ＳＦＥＴＱ５はオフするので、回路の動作には影響を与
えない。
【００５７】図７は出力回路１０４の第１の具体例を示
す回路図である。
【００５８】図７に示すように、入力端７０には、図示
せぬベ−シックセルエリアの論理回路よりの信号ＯＵＴ
１Ａが入力される。この信号ＯＵＴ１Ａは、例えば振幅
３．３Ｖ程度を持つ。入力端７０はバッファ部７２に接
続されている。このバッファ部７２は、例えばｐチャネ
ル型ＭＯＳＦＥＴＱ１０とｎチャネル型ＭＯＳＦＥＴＱ
１１とで成るＣＭＯＳ型インバ−タにより構成される。
その出力ノ−ド７４はレベルシフト部７６を介してプル
アップ部７８に接続されるとともに、プルダウン部８０
にそれぞれ接続される。レベルシフト部７６は一端を外
部電源電位５Ｖに接続した抵抗Ｒ２と、エミッタを接地
し、コレクタを抵抗Ｒ２の他端に接続したｎｐｎ型トラ
ンジスタＴｒ１０とにより構成されている。バッファ部
７２の出力端７４はトランジスタＴｒ１０のベ−スに接
続されている。レベルシフト部７６の出力は抵抗Ｒ２と
トランジスタＴｒ１０との相互接続点ノ−ド７７より得
られ、ノ−ド７７はプルアップ部７８を構成するｎｐｎ
型トランジスタＴｒ１１のベ−スに接続される。プルダ
ウン部８０はｎｐｎ型トランジスタＴｒ１２により構成
され、これのベ−スにはバッファ部７２の出力ノ−ド７
４が接続されている。トランジスタＴｒ１１およびＴｒ
１２は外部電源電位５Ｖと接地との間に直列に接続され
ている。これらの相互接続点ノ−ド８１は出力パッド電
極８２に接続されている。
【００５９】次に、上記回路の動作について説明する。
【００６０】先ず、信号ＯＵＴ１Ａが“Ｈ”レベルの場
合、バッファ部７２の出力ノ−ド７４からは“Ｌ”レベ
ルの信号が出力され、この信号を受けてトランジスタＴ
ｒ１０、Ｔｒ１２がともにオフする。トランジスタＴｒ
１０がオフすると、抵抗Ｒ２を介してトランジスタＴｒ
１１のベ−スに電流が流れてトランジスタＴｒ１１がオ
ンする。よって、出力回路１０４からは“Ｈ”レベルの
出力信号ＯＵＴ１が出力される。この出力信号ＯＵＴ１
は、外部電源電位５Ｖよりｐｎ順方向降下電圧ＶF を引
いた値、例えば４．３Ｖ程度のレベルを持つ。
【００６１】一方、信号ＯＵＴ１Ａが“Ｌ”レベルの場
合には、バッファ部７２のノ−ド７４からは“Ｈ”レベ
ルの信号が出力されるようになり、トランジスタＴｒ１
０、Ｔｒ１２がともにオンする。トランジスタＴｒ１０
がオンすれば、トランジスタＴｒ１１のベ−スへの電流
の供給は止まるのでトランジスタＴｒ１１がオフする。
よって、出力回路１０４からは“Ｌ”レベル（約０．７
Ｖ）の出力信号ＯＵＴ１が出力される。
【００６２】上記構成の出力回路であると、振幅約３．
３Ｖを持つチップの内部の信号ＯＵＴ１Ａを、最大電圧
値に約４．３Ｖを持つチップ外部への出力信号ＯＵＴ１
に変換することができる。しかもこのような変換に際
し、特にＭＯＳＦＥＴＱ１０、Ｑ１１において、そのゲ
−トと基板との間に３．３Ｖ以上の電圧がかかることが
なく、これらのＭＯＳＦＥＴＱ１０、Ｑ１１を、例えば
ゲ−ト絶縁膜が薄い微細構造のＭＯＳＦＥＴとして作る
ことができる。
【００６３】図８は出力回路１０４の第２の具体例を示
す図である。図８において、図７と同一の部分について
は同一の参照符号を付し、異なる部分についてのみ説明
する。
【００６４】図８に示すように、第２の具体例は、ノ−
ド８１と出力パッド電極８２との相互接続点８３に、出
力信号ＯＵＴ１の“Ｈ”レベル電圧を補償する“Ｈ”レ
ベル電圧補償部８４が接続されたものである。この補償
部８４は、分圧部８６と、この分圧部の分圧点８７にゲ
−トを接続し、ソ−スを外部電源電位５Ｖに接続したｐ
チャンネルＭＯＳＦＥＴＱ１２、このＭＯＳＦＥＴＱ１
２と直列に接続され、ドレインをノ−ド８３に接続し、
ゲ−トに降圧電位３．３Ｖが常時供給されているｐチャ
ンネルＭＯＳＦＥＴＱ１２とにより構成される。分圧部
８６は抵抗Ｒ３と抵抗Ｒ４とを直列に接続したものから
成り、抵抗Ｒ３は外部電源電位５Ｖに接続され、抵抗Ｒ
４はバッファ部７２の抵抗Ｒ５とＭＯＳＦＥＴＱ１０と
の相互接続点ノ−ド８８に接続される。
【００６５】上記回路の動作は、次の通りである。
【００６６】先ず、信号ＯＵＴ１Ａが“Ｈ”レベルの場
合には、ＭＯＳＦＥＴＱ１１がオンするので、電源電圧
５Ｖより分圧部８６〜ノ−ド８８〜抵抗Ｒ５〜ＭＯＳＦ
ＥＴＱ１１のパスで電流が流れる。これにより出力ノ−
ド７４からは“Ｌ”レベルの信号が得られるようにな
り、トランジスタＴｒ１０、Ｔｒ１２がともにオフす
る。トランジスタＴｒ１０がオフすると、トランジスタ
Ｔｒ１１がオンするので、ノ−ド８１の電位は“Ｈ”レ
ベルとなる。また分圧点８７の電位は外部電源電位５Ｖ
より抵抗Ｒ３の電圧降下分だけ低い。このために分圧点
８７にゲ−トが接続され、ソ−スが外部電源電位５Ｖに
接続されたＭＯＳＦＥＴＱ１２のゲ−ト〜ソ−ス間電圧
ＶGSは負となり、ＭＯＳＦＥＴＱ１２がオンする。また
ソ−スがＭＯＳＦＥＴＱ１２のドレインに接続されたＭ
ＯＳＦＥＴＱ１２のゲ−ト〜ソ−ス間電圧ＶGSも負とな
るので、これもオンし、ノ−ド８３に向かって電流が流
れる。よって、出力パッド電極８２には外部電源電位５
Ｖより、トランジスタＴｒ１１を介するパスとＭＯＳＦ
ＥＴＱ１２およびＱ１３を介するパスとの並列部を通っ
て電流が流れる。結果、トランジスタＴｒ１１を介する
パスでの約０．７Ｖの電圧降下は、このパスと並列に接
続されたＭＯＳＦＥＴＱ１２、Ｑ１３を介するパスによ
り補われるようになり、出力信号ＯＵＴ１にはその電圧
レベルに略５Ｖを持つ“Ｈ”レベル信号が得られるよう
になる。
【００６７】一方、信号ＯＵＴ１Ａが“Ｌ”レベルの場
合には、ＭＯＳＦＥＴＱ１１がオフするので、出力ノ−
ド７４は“Ｈ”レベルとなり、トランジスタＴｒ１０お
よびＴｒ１２がともにオンする。よって、ノ−ド８１は
“Ｌ”レベルとなる。またこの時にもＭＯＳＦＥＴＱ１
２、Ｑ１３はともにオンしているが、電流はノ−ド８３
よりノ−ド８１〜トランジスタＴｒ１２を介して接地へ
と流れるので、出力パッド電極８２に出力される出力信
号ＯＵＴ１は“Ｌ”レベルである。
【００６８】上記構成の出力回路であると、ノ−ド８１
と出力パッド電極８２との相互接続点８３に“Ｈ”レベ
ル電圧補償部８４を接続したことにより、振幅約３．３
Ｖを持つチップの内部の信号ＯＵＴ１Ａを、最大電圧値
に略５Ｖを持つ出力信号ＯＵＴ１に変換することができ
る。この回路においても、ＭＯＳＦＥＴＱ１０、Ｑ１１
のゲ−ト〜基板間には３．３以上の電圧がかかることは
ない。また補償部８４のＭＯＳＦＥＴＱ１２、Ｑ１３に
おいても、これらのゲ−トには常に５Ｖ以下（例えば
３．３Ｖ）の電圧が印加されているのでゲ−ト〜基板間
に、例えば５Ｖといったような高い電圧はかからない。
よって、補償部８４を構成するＭＯＳＦＥＴＱ１２、Ｑ
１３も、ＭＯＳＦＥＴＱ１０、Ｑ１１と同様に微細化が
可能である。
【００６９】次に、ベ−シックセルエリア１２への降圧
電位の供給方法について説明する。図９〜図１１はそれ
ぞれ降圧電位の供給方法を説明するための図である。図
９〜図１１において図１、図２および図４と同一の部分
については同一の参照符号を付す。
【００７０】図９はベ−シックセルエリア１２への降圧
電位の供給方法の第１の例を示す図である。
【００７１】図９に示すように、第１の供給方法はカラ
ム１６の両端におのおの降圧セルＡを配設し、ベ−シッ
クセルＢのカラム１６の両端より降圧電位を供給するも
のである。ベ−シックセルエリア１２の周囲に引き回さ
れた電源線２６（この電源線２６には外部電源電位５Ｖ
が印加されている）は降圧回路１０６に接続されてい
る。電源線２６の電位は降圧回路１０６を介することに
より降圧され（例えば３．３Ｖ）、この降圧された電位
はカラム１６毎に設けられたセル内電源線２６に供給さ
れる。セル内電源線２６の両端はそれぞれ、降圧回路１
０６の出力ノ−ド４０に接続されている。ベ−シックセ
ルＢにより組まれた所定の論理回路１０８は、このセル
内電源線２６と、この電源線２６に並行して設けられた
セル内接地線２６ＧＮＤとの電位差により駆動される。
【００７２】上記構成のように、セル内電源線２６の両
端に降圧回路１０６を接続し、電源線２６の両端より降
圧電位を供給することにより、電源線２６の末端での電
位降下を防止でき、また電源線２６の電位の立ち上がり
を速くできる等の効果が得られる。
【００７３】尚、図９に示す降圧回路１０６は出力ノ−
ド４０に対して電位３．６Ｖを供給するものであるが、
この３．６Ｖという電位は、降圧回路１０６と接地との
間に接続される負荷の抵抗値が充分に大きいものと考え
た場合である。実際には図９に示すように、負荷（即ち
論理回路１０８）には電流が流れるために、その抵抗値
は小さくなっている。負荷の抵抗値が小さくなればトラ
ンジスタＴｒ１、Ｔｒ２、Ｔｒ３にはより多くの電流が
流れるので、これらのトランジスタそれぞれの順方向降
下電圧ＶF は０．７以上にシフトする。結果、降圧回路
の出力ノ−ド４０の電位は３．６Ｖ以下となる。またチ
ップ内の温度等、その他様々な要因によっても順方向降
下電圧ＶF は高い方へシフトするため、実際の集積回路
中では、出力ノ−ド４０の電位、即ちセル電源線２６の
電位は大体３．３Ｖ程度で安定する。
【００７４】図１０はベ−シックセルエリア１２への降
圧電位の供給方法の第２の例を示す図である。図１０に
おいて図９と同一の部分については同一の参照符号を付
し、異なる部分についてのみ説明する。
【００７５】第２の例は、低電位側の電位を接地ではな
く、接地よりも昇圧された電位に設定し、この電位と、
外部電源電位を降圧した降圧電位との電位差により論理
回路１０８を駆動させるものである。
【００７６】図１０に示すように、カラム１６の一端に
はベ−シックセルエリア１２へ降圧電位を供給するため
の降圧セルＡが設けられ、他端にはベ−シックセルエリ
ア１２の低電位として使用するための電位を接地より昇
圧する昇圧セルＤが設けられている。降圧セルＡ中の降
圧回路１０６Ａは電源線２４にコレクタを接続したｎｐ
ｎ型トランジスタＴｒ２１と、これのエミッタにコレク
タを接続したｎｐｎ型トランジスタＴｒ２２とにより構
成されている。これらのトランジスタＴｒ２１とＴｒ２
２とのベ−スは互いに共通に接続されるとともに、トラ
ンジスタＴｒ２１のコレクタに接続されている。降圧電
位は、トランジスタＴｒ２２のエミッタに接続されたセ
ル内電源線２６Ｈに供給される。上記構成の降圧回路１
０６Ａであると、セル内電源線２６Ｈに、電源線２４の
電位５Ｖより順方向降下電圧ＶF だけ落ちた約４．３Ｖ
以下の電位を供給できる。また昇圧セルＤ中の昇圧回路
２０６は接地線ＧＮＤにエミッタを接続したｎｐｎ型ト
ランジスタ２３とこれのコレクタにエミッタを接続した
ｎｐｎ型トランジスタＴｒ２４とにより構成されてい
る。これらのトランジスタＴｒ２３とＴｒ２４とのベ−
スは互いに共通に接続されるとともに、トランジスタＴ
ｒ２４のコレクタに接続されている。昇圧電位は、トラ
ンジスタ２４のコレクタに接続されたセル内低電位電源
線２６Ｌに供給される。上記構成の昇圧回路２０６であ
ると、低電位電源線２６Ｌに、接地よりも順方向降下電
圧ＶF だけ昇った約０．７Ｖ以上の電位を供給できる。
【００７７】上記構成による降圧電位の供給方法である
と、ベ−シックセルＢにより組まれた論理回路１０８が
次の電位差Ｖにより駆動される。
【００７８】Ｖ＝（セル内電源線２６Ｈの電位）−（セ
ル内低電位電源線２６Ｌの電位）このような方法によ
り、論理回路１０８を駆動することもできる。この方法
によっても、ベ−シックエリア１２のセルに印加される
電圧は、電源線２４の電位５Ｖ（外部電源電位）よりも
下げられることは言うまでもない。
【００７９】図１１は、ベ−シックセルエリア１２への
降圧電位の供給方法の第３の例を示す図である。図１１
において図９と同一の部分については同一の参照符号を
付し、異なる部分についてのみ説明する。
【００８０】第３の例は、カラム１６毎に適切な降圧電
位の電位をそれぞれ設定するようにし、ベ−シックエリ
ア１２において複数種類の降圧電位が供給されるように
したものである。
【００８１】図１１に示すように、カラム１６Ａ、１６
Ｂおよび１６Ｃにはそれぞれ、カラムの両端におのおの
降圧セルＡが設けられている。カラム１６Ａおよび１６
Ｂの降圧セルＡは、図４（ａ）に示した降圧回路１０６
により構成され、カラム１６Ｃの降圧セルＡは、図４
（ａ）に示した降圧回路１０６Ｂにより構成されてい
る。降圧回路１０６Ｂによる降圧電位は、降圧回路１０
６のそれよりもさらに低い。よって、カラム１６Ａおよ
び１６Ｂ内に配設されたセル内電源線２６Ａには、図９
で説明したように約３．３Ｖ程度の降圧電位がそれぞれ
供給されるようになり、またカラム１６Ｃ内に配設され
たセル内電源線２６Ｂにおいては、約２．６Ｖ程度の降
圧電位が供給されるようになる。
【００８２】上記構成による供給方法では、ベ−シック
セルエリア１２において、そのカラム１６毎に降圧電位
を設定することが可能となる。このように、カラム１６
毎に、最適な降圧電位が設定されるようにしても良い。
【００８３】図１２は、第３の供給方法を用いたゲ−ト
アレイ装置のチップ内の電位分布を示した図である。図
１２において、図１および図１１と同一の部分について
は、同一の参照符号を付し、その説明は省略する。
【００８４】図１３は、第２の実施例に係わるゲ−トア
レイ装置を用いた３．３Ｖ仕様チップによるサ−キット
ボ−ド上のシステムを示す図である。
【００８５】図１３に示すように、サ−キットボ−ド２
００上には第２の実施例に係わるゲ−トアレイ装置２０
２と、その他の半導体装置２０４とがそれぞれ載せら
れ、システムが組まれている。さらにボ−ド２００上に
は電源線ＶDD３．３ＶとＧＮＤがそれぞれ配設されてい
る。これらの装置２０２および２０４はともに、その動
作電圧が３．３Ｖである。ゲ−トアレイ装置２０２には
動作するための電源の他に、ＶDD５Ｖが供給される端子
をさらに持っている。
【００８６】図１４は第２の実施例に係わるゲ−トアレ
イ装置のチップの内部構成を示すブロック図である。
【００８７】図１４に示すようにチップ２０５内部に
は、チップ外部より入力パッド電極２０６を介して入力
信号ＩＮが供給される入力回路部２０８が設けられてい
る。この入力信号ＩＮは例えば振幅３．３Ｖ程度を持
つ。入力回路部２１０内には入力バッファ２１０が設け
られており、この入力バッファ２１０により外部入力信
号ＩＮがチップ内部信号に変換される。この内部信号は
信号の処理を行う論理回路が形成されるベ−シックセル
エリア２１２に送られる。ベ−シックセルエリア２１２
では所望の信号処理を行う論理回路部２１４が形成され
ている。この論理回路部２１４は上記内部信号に応じて
演算等の処理を行い、この処理結果としての内部信号を
出力回路部２１６に供給する。出力回路部２１６にはチ
ップ内部信号を外部出力信号に変換するための出力バッ
ファ２１８が設けられている。これら入力バッファ２１
０、ベ−シックセルエリア２１２に形成された論理回路
２１４、出力バッファ２１８はいずれも、電位３．３Ｖ
により駆動される。この出力回路部２１６には、さらに
出力バッファ２１８よりの出力信号のレベルをシフトす
るレベルシフト部２２０が設けられている。このレベル
シフト部２２０は電位５Ｖにより駆動され、出力バッフ
ァ２１８よりの出力信号のレベルは、例えば３．３Ｖか
らほぼ５Ｖまでシフトされる。このシフトされた信号
は、さらに降圧部２２２により降圧され、ほぼ５Ｖまで
シフトされた信号の電位は３．３Ｖ程度の電位まで下げ
られる。この降圧部２２２で降圧された信号は、チップ
外部への出力信号ＯＵＴとして出力パッド電極２２４を
介してチップ外部へと送られる。
【００８８】上記構成のゲ−トアレイ装置であると、特
にそのチップ内部信号が動作電圧３．３Ｖより高い電圧
５Ｖによりスイッチングされるため、内部信号の処理速
度を高めることができる。これは、動作電圧が高いと信
号となる電流がより多く流れるようになり、回路を構成
する素子が動作するまでの立ち上がり時間を短縮できる
ためである。低電圧化された半導体装置ではその内部に
形成される回路の動作が緩慢となりチップのパフォ−マ
ンスが落ちる。しかし、この第２の実施例のように一部
の回路だけでもより高い電圧で動作するようにすれば、
回路の動作を高速化でき、パフォ−マンスの低下を補う
ことができる。この電圧を高めるべき一部の回路は、例
えば上記実施例のように出力回路等、より高速な処理を
要求する回路であることが望ましい。
【００８９】またゲ−トアレイ装置では、その集積ゲ−
ト数を増加させるためにベ−シックセルエリアには微細
な素子を形成する必要がある。このため第２の実施例の
ように、集積度に若干の余裕が見込めるＩ／Ｏ回路エリ
アにおいて、より高い電圧で回路を動作させるようにす
ることが望ましい。
【００９０】図１５は第２の実施例に係わるゲ−トアレ
イ装置の出力回路２１６の具体的な回路図である。
【００９１】図１５に示すように、入力端２２６には図
示せぬベ−シックエリアの論理回路より、チップ内部信
号ＯＵＴａが入力される。この信号ＯＵＴａは、例えば
振幅３．３Ｖ程度を持つ。入力端２２６は第１、第２の
バッファ部２１８Ａおよび２１８Ｂにそれぞれ接続され
ている。第１のバッファ部２１８Ａはｐチャネル型ＭＯ
ＳＦＥＴＱ４０とＱ４１とで成るＣＭＯＳ型インバ−タ
により構成される。第２のバッファ部２１８Ｂは図中で
はインバ−タの記号により示されるが、例えば第１のバ
ッファ部と同様にＣＭＯＳ型インバ−タにより構成され
る。第１のバッファ部２１８Ａの出力はレベルシフト部
２２０に接続されている。このレベルシフト部２２０は
高電位電源５Ｖに抵抗Ｒ４０を接続し、この抵抗Ｒ４０
にコレクタを接続し、接地をエミッタに接続したｎｐｎ
型トランジスタＴｒ４１より構成される。第１のバッフ
ァ部２１８Ａの出力はトランジスタＴｒ４１のベ−スに
接続される。一方、第２のバッファ部２１８Ｂの出力は
プルダウン部２２８を構成するｎチャネル型ＭＯＳＦＥ
ＴＱ４２のゲ−トに接続されている。レベルシフト部２
２０の出力は抵抗Ｒ４０とトランジスタＴｒ４０との相
互接続点ノ−ド２３０より得られ、このノ−ド２３０は
降圧部２２２に接続されている。降圧部２２２は図４を
参照して説明した降圧回路に準じており、コレクタを高
電位電源５Ｖに接続したｎｐｎ型トランジスタＴｒ４１
と、ベ−スを共通とし、高電位〜低電位間にコレクタ〜
エミッタを直列に接続したｎｐｎ型トランジスタＴｒ４
２、４３とにより構成される。トランジスタＴｒ４１の
エミッタはトランジスタＴｒ４２、４３の共通ベ−スに
接続されるとともに、ｎｐｎ型トランジスタＴｒ４４の
コレクタに接続されている。トランジスタＴｒ４４のエ
ミッタは接地され、そのベ−スは第１のバッファ部２１
８Ａの出力に接続されている。このトランジスタＴｒ４
４は、トランジスタＴｒ４１より供給されるトランジス
タＴｒ４２、Ｔｒ４３へのベ−ス電流の引き抜きを行う
ために設けられるものである。トランジスタＴｒ４３の
エミッタはＭＯＳＦＥＴＱ４２のドレインに接続され、
これらの相互接続点ノ−ド２３２からは、出力回路２１
６よりの出力信号ＯＵＴが得られ、ノ−ド２３２は出力
パッド電極２２４に接続されている。
【００９２】次に、上記出力回路の動作について説明す
る。
【００９３】先ず、チップ内部信号ＯＵＴａが“Ｈ”レ
ベルの場合について説明する。第１、第２のバッファ部
２１８Ａおよび２１８Ｂは、“Ｈ”レベルの信号を受
け、“Ｌ”レベルの信号を出力する。この“Ｌ”レベル
の信号を受け、トランジスタＴｒ４０、Ｔｒ４４、ＭＯ
ＳＦＥＴＱ４２はオフする。トランジスタＴｒ４０、Ｔ
ｒ４４がオフすると、トランジスタＴｒ４１のベ−スに
は高電位電源５Ｖより抵抗Ｒ４０を介して電流が供給さ
れる。よってトランジスタＴｒ４１がオンする。トラン
ジスタＴｒ４１がオンすると、トランジスタＴｒ４２、
Ｔｒ４３の共通ベ−スに電流が供給され、これらがオン
する。またＭＯＳＦＥＴＱ４２はオフしているため、ノ
−ド２３２からは高電位電源よりトランジスタＴｒ４１
と、ベ−スが共通であるトランジスタＴｒ４２、Ｔｒ４
３とを介して“Ｈ”レベルの信号が得られる。この
“Ｈ”レベルの信号の電位は約３．６Ｖである。
【００９４】次に、チップ内部信号ＯＵＴａが“Ｌ”レ
ベルの場合について説明する。“Ｌ”レベルの内部信号
ＯＵＴａを受け、第１、第２のバッファ部２１８Ａおよ
び２１８Ｂはともに、“Ｈ”レベルの信号を出力する。
これにより、トランジスタＴｒ４０、Ｔｒ４４、ＭＯＳ
ＦＥＴＱ４２はいずれもオンする。トランジスタＴｒ４
０およびＴｒ４４がオンすると、高電位電源５Ｖよりこ
れらのトランジスタＴｒ４０、Ｔｒ４４を介して電流が
流れる。よってトランジスタＴｒ４１、Ｔｒ４２、Ｔｒ
４３は全てオフする。またＭＯＳＦＥＴＱ４２はオンし
ているので、ノ−ド２３２からは“Ｈ”レベルの信号が
得られる。
【００９５】上記構成の出力回路２１６によれば、内部
信号ＯＵＴａの外部出力信号ＯＵＴへの変換を、例えば
５Ｖといった高い電位によりスイッチングする回路を介
して行うので、出力回路の処理速度が高速化される。結
果、このような出力回路をチップに組み込めば、特にチ
ップのパフォ−マンスを向上できる。
【００９６】以上、２つの実施例によりこの発明を説明
したが、この発明はこれらの実施例に限定されるもので
はなく、その主旨を逸脱しない範囲で様々に変更が可能
である。例えば外部電源電位は５Ｖでなくとも良く、さ
らに降圧電位も３．３Ｖでなくとも良い。また図６を参
照して説明した入力回路や、図７および図８を参照して
説明した出力回路も、第１の実施例に係わるゲ−トアレ
イ装置のみならず、種々の半導体装置に組み込むことも
できる。その他、様々に変更が可能であることは勿論で
ある。
【００９７】
【発明の効果】以上説明したようにこの発明によれば、
単一の電源電位が供給され、チップの内部において前記
電源電位と前記電源電位を降圧した電位とのそれぞれに
より回路が動作され、チップのパフォ−マンスを落とす
ことなく、チップの低電圧化への対応が可能であるゲ−
トアレイ装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係わるゲ−トアレイ
のチップ構成を示す図。
【図２】図１に示したゲ−トアレイ装置のチップ内ブロ
ック図。
【図３】サ−キットボ−ド上でのシステム構成を示す
図。 （ａ）は従来の３．３Ｖ仕様のチップ／５Ｖ仕様のチッ
プ混在型システムを示す図。 （ｂ）は第１の実施例に係わるゲ−トアレイ装置を用い
た３．３Ｖ仕様／５Ｖ仕様チップ混在型システムを示す
図サ−キットボ−ド上でのシステム構成を示す図。
【図４】図２中の降圧回路の具体例を示す回路図。 （ａ）は基本の回路を示す図。 （ｂ）は降圧電位の調節方法の一例を説明する回路図。
【図５】図４に示した降圧回路の変形例を示す図。
【図６】図２中の入力回路の具体例を示す回路図。
【図７】図２中の出力回路の第１の例を示す図。
【図８】図２中の出力回路の第２の例を示す図。
【図９】図１および図２中のベ−シックセルエリアへの
降圧電位の供給方法の第１の例を示す図。
【図１０】図１および図２中のベ−シックセルエリアへ
の降圧電位の供給方法の第２の例を示す図。
【図１１】図１および図２中のベ−シックセルエリアへ
の降圧電位の供給方法の第３の例を示す図。
【図１２】図１１に示した第３の供給方法を用いたゲ−
トアレイ装置のチップ内の電位分布を示した図。
【図１３】この発明の第２の実施例に係わるゲ−トアレ
イ装置を用いた３．３Ｖ仕様チップによるサ−キットボ
−ド上のシステムを示す図。
【図１４】第２の実施例に係わるゲ−トアレイ装置のチ
ップの内部構成を示すブロック図。
【図１５】図１４中の出力回路の具体的な回路図。
【符号の説明】
１０…チップ、１２…ベ−シックセルエリア、１４…Ｉ
／Ｏ回路エリア、１６…カラム、２０、２４…電源線
（５Ｖ）、２２、２６…電源線（３．３Ｖ）、５０…入
力パッド電極、５２…降圧部、５４…バッファ部、５６
…出力端、５８…補償部、７０…入力端、７２…バッフ
ァ部、７６…レベルシフト部、７８…プルアップ部、８
０…プルダウン部、８２…出力パッド電極、８４…
“Ｈ”レベル電圧補償部、１０２…入力回路、１０４…
出力回路、１０６…セル内降圧回路、１０８…論理回
路、２０５…チップ、２０８…入力回路部、２１０…入
力バッファ、２１２…ベ−シックセルエリア、２１４…
論理回路部、２１６…出力回路部、２１８、２１８Ａ、
２１８Ｂ…出力バッファ、２２０…レベルシフト部、２
２２…降圧部、２２８…プルダウン部、Ａ…降圧セル、
Ｂ…ベ−シックセル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清 俊和 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 小林 照雄 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 山田 薫子 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平３−8357（ＪＰ，Ａ) 特開 平２−281745（ＪＰ，Ａ) 特開 昭59−4065（ＪＰ，Ａ) 特開 平２−122562（ＪＰ，Ａ) 特開 平１−280923（ＪＰ，Ａ) 特開 平１−303921（ＪＰ，Ａ) 特開 平２−20722（ＪＰ，Ａ) 特開 昭63−10554（ＪＰ，Ａ) 特開 昭57−181153（ＪＰ，Ａ) 特開 平２−83964（ＪＰ，Ａ) 実開 平２−125342（ＪＰ，Ｕ)

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 単一の外部電源電位差がチップ外部より
    供給されるゲートアレイ装置であって、Ｉ／Ｏ回路エリアと、複数のカラムを有するベーシック
    セルエリアとにそれぞれ区分されたチップと、 前記ベーシックセルエリアの複数のカラムそれぞれに配
    置された、前記外部電源電位差を、この外部電源電位差
    と異なる他の電位差に変換する変換手段と、 前記ベーシックセルエリアに配置された、動作電圧が前
    記変換手段によって前記他の電位差に設定されているベ
    ーシックセルと、 前記Ｉ／Ｏ回路エリアに配置された、前記外部電源電位
    差の振幅を持つ入力信号を前記他の電位差の振幅を持つ
    信号に変換して前記ベーシックセルに伝える、動作電圧
    が前記ベーシックセルの動作電圧と同じである回路を少
    なくとも含む入力回路、および前記他の電位差の振幅を
    持つ前記ベーシックセルからの出力信号を受けるととも
    に、動作電圧が前記ベーシックセルの動作電圧と同じで
    ある回路と、この回路から出力された信号を前記外部電
    源電位差の振幅を持つ信号に変換して前記チップの外部
    に伝える、前記外部電源電位差を動作電圧とする回路と
    を少なくとも含む出力回路を含むＩ／Ｏ回路群とを具備
    し、 前記変換手段には、前記他の電位差として第１の電位差
    に変換するものと、前記他の電位差として前記第１の電
    位差とは異なる第２の電位差に変換するものとの少なく
    とも２種類が有り、前記ベーシックセルの動作電圧が、
    前記複数のカラム毎に、前記第１の電位差および第２の
    電位差のいずれかに設定されている ことを特徴とするゲ
    ートアレイ装置。
  2. 【請求項２】 チップ外部から、第１の電位差の振幅を
    持つ入力信号が入力される入力端子と、 入力部、出力部をそれぞれ有し、前記第１の電位差より
    も低い内部動作用の第２の電位差を動作電圧として動作
    し、前記第１の電位差の振幅よりも小さい第２の電位差
    の振幅を持つ出力信号を出力部から出力する、電流通路
    の一端に前記第２の電位差を生じさせる２つの電位のう
    ち、高電位側の電位が供給され、ゲートに前記入力部の
    電位が供給され、前記電流通路の他端から前記出力部に
    前記出力信号の高電位側の信号レベルを与えるＰチャネ
    ル絶縁ゲート型ＦＥＴを少なくとも含む、バッファ部
    と、 電流通路の一端に前記入力端子の電位が供給され、ゲー
    トに前記第２の電位差を生じさせる２つの電位のうち、
    高電位側の電位が供給され、前記電流通路の他端から前
    記バッファ部の入力部に電位を与えるＮチャネル絶縁ゲ
    ート型ＦＥＴを含む、前記第１の電位差の振幅を持つ入
    力信号の高電位側の信号レベルを降圧し、前記入力信号
    の振幅を、前記第１の電位差よりも小さい振幅を持つ信
    号に変換する振幅変換手段と、 電流通路の一端に前記第２の電位差を生じさせる２つの
    電位のうち、高電位側の電位が供給され、ゲートに前記
    バッファ部の出力部の電位が供給され、前記電流通路の
    他端から前記振幅変換手段のＮチャネル絶縁ゲート型Ｆ
    ＥＴの電流通路の他端と前記バッファ部の入力部との相
    互接続点に前記第２の電位差を生じさせる２つの電位の
    うち、高電位側の電位を与えるＰチャネル絶縁ゲート型
    ＦＥＴを含む、前記振幅変換手段により変換された信号
    の高電位側の信号レベルを、前記第２の電位差を生じさ
    せる２つの電位のうち、高電位側の電位と同電位に補償
    して、前記バッファ部の入力部に与える電位補償手段と
    を具備することを特徴とする入力回路。
  3. 【請求項３】 チップ外部へ、実質的に第１の電位差の
    振幅を持つ出力信号が出力される出力端子と、 入力部、出力部をそれぞれ有し、前記第１の電位差より
    も低い内部動作用の第２の電位差を動作電圧として動作
    し、前記第１の電位差の振幅よりも小さい第２の電位差
    の振幅を持つ信号が入力部に入力され、出力部から前記
    第２の電位差の振幅を持つ信号を出力する、絶縁ゲート
    型ＦＥＴによって構成されるバッファ部と、 前記バッファ部から出力された信号のレベルに応じて、
    前記出力端子の電位を、前記第１の電位差を生じさせる
    ２つの電位のうち、高電位側の電位に実質的にプルアッ
    プする、バイポーラトランジスタにより構成されるプル
    アップ部と、 前記バッファ部から出力された信号のレベルに応じて、
    前記出力端子の電位を、前記第１の電位差を生じさせる
    ２つの電位のうち、低電位側の電位に実質的にプルダウ
    ンする、プルダウン部とを具備し、 前記バッファ部から出力された信号の高電位側の信号レ
    ベルを、前記第１の電位差を生じさせる２つの電位のう
    ち、高電位側の電位に実質的にレベルシフトすること
    で、前記バッファ部の出力部から出力される前記第２の
    電位差の振幅を持つ信号を、実質的に前記第１の電位差
    の振幅を持つ信号に変換する振幅変換手段を設け、前記
    振幅変換手段により、前記実質的に前記第１の電位差の
    振幅を持つ信号に変換した変換信号を、前記プルアップ
    部を構成するバイポーラトランジスタのベースに入力す
    ることを特徴とする出力回路。
  4. 【請求項４】 前記出力端子の電位をプルアップしてい
    るときに、前記出力端子の電位を、前記第１の電位差を
    生じさせる２つの電位のうち、高電位側の電位と同電位
    に補償する電位補償手段を、さらに具備することを特徴
    とする請求項３に記載の出力回路。
  5. 【請求項５】 前記電位補償手段は、 分圧部と、 ゲートを前記分圧部の分圧点に接続し、電流通路の一端
    を前記第１の電位差を生じさせる２つの電位のうち、高
    電位側の電源線に接続した第１のＰチャネル絶縁ゲート
    型ＦＥＴと、 ゲートを前記第２の電位差を生じさせる２つの電位のう
    ち、高電位側の電源線に接続し、電流通路の一端を前記
    出力端子に接続し、電流通路の他端を、第１のＰチャネ
    ル絶縁ゲート型ＦＥＴの電流通路の他端に接続した第２
    のＰチャネル絶縁ゲート型ＦＥＴとを具備し、 前記分圧部の一端を、前記第１の電位差を生じさせる２
    つの電位のうち、高電位側の電源線に接続し、 前記分圧部の他端を、前記バッファ部が出力する信号の
    レベルに応じて電位が変動する電位変動点に接続したこ
    とを特徴とする請求項４に記載の出力回路。
  6. 【請求項６】 電源電位にアノードを接続したダイオー
    ドと、前記第１の電源にコレクタを接続し、ベースを前
    記ダイオードのカソードに接続した第１のＮＰＮ型バイ
    ポーラトランジスタとを持ち、このＮＰＮ型バイポーラ
    トランジスタのベース〜エミッタ間電圧により降圧電位
    を得る降圧回路であって、前記第１のＮＰＮ型バイポー
    ラトランジスタのエミッタにコレクタを接続し、ベース
    を前記第１のＮＰＮ型バイポーラトランジスタのベース
    と共通に接続した第２のＮＰＮ型バイポーラトランジス
    タを更に備え、前記降圧電位を、前記共通接続ベース〜
    第２のＮＰＮ型バイポーラトランジスタのエミッタ間電
    圧により得るように構成したことを特徴とする降圧回
    路。
  7. 【請求項７】 前記ダイオードはコレクタ〜ベースを共
    通に接続した第３のＮＰＮ型バイポーラトランジスタに
    より構成されることを特徴とする請求項６に記載の降圧
    回路。
  8. 【請求項８】 前記第３のＮＰＮ型バイポーラトランジ
    スタはスイッチであり、このスイッチのオン／オフによ
    って前記降圧電圧の発生を制御するように構成したこと
    を特徴とする請求項７に記載の降圧回路。
  9. 【請求項９】 前記スイッチを絶縁ゲート型ＦＥＴによ
    り制御することを特徴とする請求項８に記載の降圧回
    路。
  10. 【請求項１０】 前記ダイオードのカソードと前記共通
    ベースとの間に、前記第１の電源にコレクタを接続した
    少なくとも１つの第４のＮＰＮ型バイポーラトランジス
    タを順次ダーリントン接続して前記降圧電圧を調節する
    ように構成したことを特徴とする請求項６に記載の降圧
    回路。
  11. 【請求項１１】 動作用第１の電源電位差と、前記動作
    用第１の電源電位差よりも大きい電位差を持つ動作用第
    ２の電源電位差との少なくとも２種類がチップ外部より
    供給されるゲートアレイ装置であって、 前記ゲートアレイ装置のチップ内は、ベーシックセルエ
    リアとＩ／Ｏ回路エリアとにそれぞれ区分され、前記ベ
    ーシックセルエリアに配置された、前記第１の電源電位
    差を動作電圧として動作し、前記第１の電源電位差の振
    幅を持つ第１の信号を入出力するベーシックセル群と、 前記Ｉ／Ｏ回路エリアに配置された出力回路群と具備
    し、 前記出力回路群は、 前記第１の電源電位差を動作電圧として動作し、前記第
    １の信号が入力され、前記第１の電源電位差の振幅を持
    つ第２の信号を出力するバッファ部と、 前記第２の信号の振幅を、前記第２の電源電位差の振幅
    を持つ第３の信号に変換する振幅変換部と、 前記第２の電源電位差を動作電圧として動作し、前記第
    ３の信号が入力され、前記第２の電源電位差の振幅を持
    つ第４の信号を出力し、かつ前記第４の信号の信号レベ
    ルのうち、高電位側の信号レベルを、前記第１の電源電
    位差を生じさせる２つの電位のうち、高電位側の電位に
    変換して出力する出力部とを含むことを特徴とするゲー
    トアレイ装置。
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