JPH066148A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH066148A JPH066148A JP16063892A JP16063892A JPH066148A JP H066148 A JPH066148 A JP H066148A JP 16063892 A JP16063892 A JP 16063892A JP 16063892 A JP16063892 A JP 16063892A JP H066148 A JPH066148 A JP H066148A
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- transistor
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Abstract
(57)【要約】
【目的】 本発明の目的は、差動増幅器の電流源を制御
するための制御電圧生成回路を不要とする技術を提供す
ることにある。 【構成】 差動結合されたトランジスタ18,19に電
流を供給するための電流源とを含んで差動増幅回路が構
成される場合において、ディプレッション型のトランジ
スタ15を含んで上記電流源を構成することにより、当
該トランジスタ15のゲート電極を高電位側電源レベル
又は低電位側電源レベルとし、それによって、差動増幅
器の電流源を制御するための制御電圧生成回路を不要と
し、また、差動増幅器の低電圧化の容易化を図る。
するための制御電圧生成回路を不要とする技術を提供す
ることにある。 【構成】 差動結合されたトランジスタ18,19に電
流を供給するための電流源とを含んで差動増幅回路が構
成される場合において、ディプレッション型のトランジ
スタ15を含んで上記電流源を構成することにより、当
該トランジスタ15のゲート電極を高電位側電源レベル
又は低電位側電源レベルとし、それによって、差動増幅
器の電流源を制御するための制御電圧生成回路を不要と
し、また、差動増幅器の低電圧化の容易化を図る。
Description
【0001】
【産業上の利用分野】本発明は、差動増幅回路、さらに
はそれに含まれる電流源の改良技術、及び電源の低電圧
化技術に関し、例えばBiCMOS半導体集積回路に適
用して有効な技術に関する。
はそれに含まれる電流源の改良技術、及び電源の低電圧
化技術に関し、例えばBiCMOS半導体集積回路に適
用して有効な技術に関する。
【0002】
【従来の技術】図3には、BiCMOS半導体集積回路
に適用される差動増幅回路の一般的な構成が示される。
に適用される差動増幅回路の一般的な構成が示される。
【0003】図3において、13,14はnpn型のバ
イポーラトランジスタであり、このバイポーラトランジ
スタ13,14は、それのエミッタ電極が、エンハンス
メント型のnチャンネル型MOSトランジスタ35のド
レイン電極に共通接続され、また、それのコレクタ電極
が、それぞれ抵抗11,12を介して高電位側電源Vc
cに結合されることにより、差動動作するようになって
いる。すなわち、バイポーラトランジスタ13,14の
ベース電極に入力信号が与えられた場合に、それに応じ
た差動増幅出力が当該バイポーラトランジスタ13,1
4のコレクタから得られる。本回路において、バイポー
ラトランジスタ13,14のエミッタ電流の合計値は、
nチャンネル型MOSトランジスタ35によって規制さ
れる。すなわち、このnチャンネル型MOSトランジス
タ35のゲートに印加される制御電圧VGに応じてバイ
ポーラトランジスタのエミッタ電流の合計値が決定され
る。一般的にBiCMOS半導体集積回路の電源電圧は
5V、制御電圧VGは3V程度とされ、この制御電圧V
Gは、バイアス回路などと称される内部制御電圧生成回
路によって生成される。
イポーラトランジスタであり、このバイポーラトランジ
スタ13,14は、それのエミッタ電極が、エンハンス
メント型のnチャンネル型MOSトランジスタ35のド
レイン電極に共通接続され、また、それのコレクタ電極
が、それぞれ抵抗11,12を介して高電位側電源Vc
cに結合されることにより、差動動作するようになって
いる。すなわち、バイポーラトランジスタ13,14の
ベース電極に入力信号が与えられた場合に、それに応じ
た差動増幅出力が当該バイポーラトランジスタ13,1
4のコレクタから得られる。本回路において、バイポー
ラトランジスタ13,14のエミッタ電流の合計値は、
nチャンネル型MOSトランジスタ35によって規制さ
れる。すなわち、このnチャンネル型MOSトランジス
タ35のゲートに印加される制御電圧VGに応じてバイ
ポーラトランジスタのエミッタ電流の合計値が決定され
る。一般的にBiCMOS半導体集積回路の電源電圧は
5V、制御電圧VGは3V程度とされ、この制御電圧V
Gは、バイアス回路などと称される内部制御電圧生成回
路によって生成される。
【0004】尚、差動増幅回路について記載された文献
の例としては、昭和59年11月30日に株式会社オー
ム社から発行された「LSIハンドブック(第609頁
〜)」がある。
の例としては、昭和59年11月30日に株式会社オー
ム社から発行された「LSIハンドブック(第609頁
〜)」がある。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、電源電圧の変動によりnチャンネル
型MOSトランジスタ35のゲート電極に印加される制
御電圧VGの変動が、差動増幅回路の増幅率に影響して
しまうため、制御電圧VGを十分に安定化する必要があ
り、そのような高安定化バイアス回路の規模は必然的に
大きくなり、そのことが、半導体チップ面積の低減を阻
害する主たる要因とされている。また、そのようにして
生成された制御電圧VGは、通常3V程度であり、それ
がnチャンネル型MOSトランジスタ35のゲート電極
に印加されるということは、差動増幅回路の電源電圧を
3V以下に低減することができず、そのことが、半導体
集積回路の低電圧化を阻害する主たる要因とされてい
る。
来技術においては、電源電圧の変動によりnチャンネル
型MOSトランジスタ35のゲート電極に印加される制
御電圧VGの変動が、差動増幅回路の増幅率に影響して
しまうため、制御電圧VGを十分に安定化する必要があ
り、そのような高安定化バイアス回路の規模は必然的に
大きくなり、そのことが、半導体チップ面積の低減を阻
害する主たる要因とされている。また、そのようにして
生成された制御電圧VGは、通常3V程度であり、それ
がnチャンネル型MOSトランジスタ35のゲート電極
に印加されるということは、差動増幅回路の電源電圧を
3V以下に低減することができず、そのことが、半導体
集積回路の低電圧化を阻害する主たる要因とされてい
る。
【0006】本発明の目的は、差動増幅回路の電流源を
制御するための制御電圧生成回路を不要とする技術を提
供することにある。
制御するための制御電圧生成回路を不要とする技術を提
供することにある。
【0007】また、本発明の別の目的は、差動増幅回
路、さらにはそれを含む半導体集積回路の低電圧化を容
易に行い得る技術を提供することにある。
路、さらにはそれを含む半導体集積回路の低電圧化を容
易に行い得る技術を提供することにある。
【0008】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0010】すなわち、差動結合された素子と、この素
子に電流を供給するための電流源とを含んで差動増幅回
路が構成される場合において、ディプレッション型のト
ランジスタを含んで上記電流源を構成するものである。
このとき、上記ディプレッション型のトランジスタは、
nチャンネル型MOSトランジスタとすることができ、
その場合には当該トランジスタのゲート電極が低電位側
電源に結合される。また、上記上記ディプレッション型
のトランジスタは、pチャンネル型MOSトランジスタ
とすることができ、その場合には当該トランジスタのゲ
ート電極が高電位側電源に結合される。
子に電流を供給するための電流源とを含んで差動増幅回
路が構成される場合において、ディプレッション型のト
ランジスタを含んで上記電流源を構成するものである。
このとき、上記ディプレッション型のトランジスタは、
nチャンネル型MOSトランジスタとすることができ、
その場合には当該トランジスタのゲート電極が低電位側
電源に結合される。また、上記上記ディプレッション型
のトランジスタは、pチャンネル型MOSトランジスタ
とすることができ、その場合には当該トランジスタのゲ
ート電極が高電位側電源に結合される。
【0011】
【作用】上記した手段によれば、ディプレッション型の
トランジスタを含んで上記電流源を構成することは、当
該トランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることができ、このことが、差
動増幅回路の電流源を制御するための制御電圧生成回路
を不要とし、また、差動増幅回路の低電圧化の容易化を
達成する。
トランジスタを含んで上記電流源を構成することは、当
該トランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることができ、このことが、差
動増幅回路の電流源を制御するための制御電圧生成回路
を不要とし、また、差動増幅回路の低電圧化の容易化を
達成する。
【0012】
【実施例】図1には本発明の一実施例である差動増幅回
路が示される。
路が示される。
【0013】図1に示される差動増幅回路は、特に制限
されないが、公知の半導体集積回路製造技術により、単
結晶シリコンなどの一つの半導体基板に形成されたBi
CMOS半導体集積回路の一部とされる。
されないが、公知の半導体集積回路製造技術により、単
結晶シリコンなどの一つの半導体基板に形成されたBi
CMOS半導体集積回路の一部とされる。
【0014】図1において、18,19はnpn型のバ
イポーラトランジスタであり、このバイポーラトランジ
スタ18,19は、それのエミッタ電極が、nチャンネ
ル型MOS(ゲート絶縁型)トランジスタ15のドレイ
ン電極に共通接続され、また、それのコレクタ電極が、
それぞれ抵抗16,17を介して高電位側電源Vccに
結合されることにより、差動動作するようになってい
る。つまり、バイポーラトランジスタ18,19のベー
ス電極に入力信号が与えられた場合に、それに応じた増
幅出力が当該バイポーラトランジスタ18,19のコレ
クタから得られる。本実施例回路において、バイポーラ
トランジスタ18,19のエミッタ電流の合計値は、n
チャンネル型MOSトランジスタ15によって規制され
る。上記nチャンネル型MOSトランジスタ15には、
デプレッション型が適用される。
イポーラトランジスタであり、このバイポーラトランジ
スタ18,19は、それのエミッタ電極が、nチャンネ
ル型MOS(ゲート絶縁型)トランジスタ15のドレイ
ン電極に共通接続され、また、それのコレクタ電極が、
それぞれ抵抗16,17を介して高電位側電源Vccに
結合されることにより、差動動作するようになってい
る。つまり、バイポーラトランジスタ18,19のベー
ス電極に入力信号が与えられた場合に、それに応じた増
幅出力が当該バイポーラトランジスタ18,19のコレ
クタから得られる。本実施例回路において、バイポーラ
トランジスタ18,19のエミッタ電流の合計値は、n
チャンネル型MOSトランジスタ15によって規制され
る。上記nチャンネル型MOSトランジスタ15には、
デプレッション型が適用される。
【0015】ここで、従来技術に従えば、nチャンネル
型MOSトランジスタ15のゲート電極には、制御電圧
生成回路によって生成された制御電圧VGが印加される
が(図3参照)、本実施例回路においては、当該nチャ
ンネル型MOSトランジスタ15をデプレッション型と
することによって、当該nチャンネル型MOSトランジ
スタ15のゲート電極を、ソース電極とともに低電位側
電源Vss(グランド電位)に結合するようにしてい
る。したがって、従来回路で不可欠であったところの制
御電圧生成回路は、本実施例回路では不要とされる。
型MOSトランジスタ15のゲート電極には、制御電圧
生成回路によって生成された制御電圧VGが印加される
が(図3参照)、本実施例回路においては、当該nチャ
ンネル型MOSトランジスタ15をデプレッション型と
することによって、当該nチャンネル型MOSトランジ
スタ15のゲート電極を、ソース電極とともに低電位側
電源Vss(グランド電位)に結合するようにしてい
る。したがって、従来回路で不可欠であったところの制
御電圧生成回路は、本実施例回路では不要とされる。
【0016】このように制御電圧生成回路が不要とされ
ることにより、本実施例回路が適用されるBiCMOS
半導体集積回路のチップ面積を低減することができる。
特に、このような差動増幅回路は半導体集積回路の随所
で使用されることが多いため、それの電流源制御のため
の専用回路を省略することは、BiCMOS半導体集積
回路のチップ面積を低減する上で極めて効果的とされ
る。しかも、nチャンネル型MOSトランジスタ15の
ゲート電極がグランドレベルとされたことにより、高電
位側電源Vccの変動に左右されない電流を流すことが
でき、差動増幅回路の安定動作が可能とされる。また、
nチャンネル型MOSトランジスタ15のゲート電極の
電位が低電位側電源Vssレベルに等しいため、当該実
施例回路の電源電圧を3V以下にまで低減することが可
能とされる。
ることにより、本実施例回路が適用されるBiCMOS
半導体集積回路のチップ面積を低減することができる。
特に、このような差動増幅回路は半導体集積回路の随所
で使用されることが多いため、それの電流源制御のため
の専用回路を省略することは、BiCMOS半導体集積
回路のチップ面積を低減する上で極めて効果的とされ
る。しかも、nチャンネル型MOSトランジスタ15の
ゲート電極がグランドレベルとされたことにより、高電
位側電源Vccの変動に左右されない電流を流すことが
でき、差動増幅回路の安定動作が可能とされる。また、
nチャンネル型MOSトランジスタ15のゲート電極の
電位が低電位側電源Vssレベルに等しいため、当該実
施例回路の電源電圧を3V以下にまで低減することが可
能とされる。
【0017】図2には本発明の他の実施例が示される。
【0018】図2に示される回路が、図1に示される回
路と相違するのは、nチャンネル型MOSトランジスタ
15に代えてpチャンネル型MOSトランジスタ25を
適用した点である。このpチャンネル型MOSトランジ
スタ25はデプレッション型とされ、そのゲート電極は
低電位側電源Vssではなく、高電位側電源Vccレベ
ルに固定される。このようにしても、差動増幅回路の電
流源を制御するための制御電圧を生成するための専用回
路を不要とすることができるから、上記実施例と同様の
効果を得ることができる。
路と相違するのは、nチャンネル型MOSトランジスタ
15に代えてpチャンネル型MOSトランジスタ25を
適用した点である。このpチャンネル型MOSトランジ
スタ25はデプレッション型とされ、そのゲート電極は
低電位側電源Vssではなく、高電位側電源Vccレベ
ルに固定される。このようにしても、差動増幅回路の電
流源を制御するための制御電圧を生成するための専用回
路を不要とすることができるから、上記実施例と同様の
効果を得ることができる。
【0019】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0020】例えば、上記実施例では、nチャンネル型
MOSトランジスタ15,pチャンネル型MOSトラン
ジスタ25のソース電極を低電位側電源Vssレベル
(グランド電位)としたが、このnチャンネル型MOS
トランジスタ15,pチャンネル型MOSトランジスタ
25のソース電極を負電位とし、抵抗16,17の一方
の端子をグランド電位とするようにしてもよい。また、
バイポーラトランジスタ18,19をpnp型のバイポ
ーラトランジスタとしてもよいし、MOSトランジスタ
としてもよい。
MOSトランジスタ15,pチャンネル型MOSトラン
ジスタ25のソース電極を低電位側電源Vssレベル
(グランド電位)としたが、このnチャンネル型MOS
トランジスタ15,pチャンネル型MOSトランジスタ
25のソース電極を負電位とし、抵抗16,17の一方
の端子をグランド電位とするようにしてもよい。また、
バイポーラトランジスタ18,19をpnp型のバイポ
ーラトランジスタとしてもよいし、MOSトランジスタ
としてもよい。
【0021】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるBiC
MOS半導体集積回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種半導
体集積回路に広く適用することができる。
なされた発明をその背景となった利用分野であるBiC
MOS半導体集積回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種半導
体集積回路に広く適用することができる。
【0022】本発明は、少なくとも差動結合された素子
と、この素子に電流を供給するための電流源とを含むこ
とを条件に適用することができる。
と、この素子に電流を供給するための電流源とを含むこ
とを条件に適用することができる。
【0023】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0024】すなわち、ディプレッション型のトランジ
スタを含んで差動増幅回路の電流源を構成することによ
り、当該トランジスタのゲート電極を高電位側電源レベ
ル又は低電位側電源レベルとすることができ、それによ
り、差動増幅回路の電流源を制御するための専用の制御
電圧生成回路を省略することができる。また、そのよう
にトランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることにより、差動増幅回路の
低電圧化を容易に行うことができる。
スタを含んで差動増幅回路の電流源を構成することによ
り、当該トランジスタのゲート電極を高電位側電源レベ
ル又は低電位側電源レベルとすることができ、それによ
り、差動増幅回路の電流源を制御するための専用の制御
電圧生成回路を省略することができる。また、そのよう
にトランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることにより、差動増幅回路の
低電圧化を容易に行うことができる。
【図1】本発明の一実施例に係る差動増幅回路の電気結
線図である。
線図である。
【図2】本発明の他の実施例に係る差動増幅回路の電気
結線図である。
結線図である。
【図3】従来の差動増幅回路の電気結線図である。
16 抵抗 17 抵抗 18 バイポーラトランジスタ 19 バイポーラトランジスタ 15 デプレッション型のnチャンネル型MOSトラン
ジスタ 25 デプレッション型のpチャンネル型MOSトラン
ジスタ Vcc 高電位側電源 Vss 低電位側電源
ジスタ 25 デプレッション型のpチャンネル型MOSトラン
ジスタ Vcc 高電位側電源 Vss 低電位側電源
Claims (4)
- 【請求項1】 差動結合された素子と、この素子に電流
を供給するための電流源とを含む差動増幅回路におい
て、上記電流源は、ディプレッション型のトランジスタ
を含んで成ることを特徴とする差動増幅回路。 - 【請求項2】 上記ディプレッション型のトランジスタ
は、nチャンネル型MOSトランジスタとされ、当該ト
ランジスタのゲート電極が低電位側電源に結合された請
求項1記載の差動増幅回路。 - 【請求項3】 上記ディプレッション型のトランジスタ
は、pチャンネル型MOSトランジスタとされ、当該ト
ランジスタのゲート電極が高電位側電源に結合された請
求項1記載の差動増幅回路。 - 【請求項4】 上記差動結合された素子は、バイポーラ
トランジスタとされる請求項1,2又は3記載の差動増
幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16063892A JPH066148A (ja) | 1992-06-19 | 1992-06-19 | 差動増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16063892A JPH066148A (ja) | 1992-06-19 | 1992-06-19 | 差動増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH066148A true JPH066148A (ja) | 1994-01-14 |
Family
ID=15719263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16063892A Pending JPH066148A (ja) | 1992-06-19 | 1992-06-19 | 差動増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH066148A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6053145A (en) * | 1996-10-07 | 2000-04-25 | Yamaha Hatsudoki Kabushiki Kaisha | Direct injected engine |
-
1992
- 1992-06-19 JP JP16063892A patent/JPH066148A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6053145A (en) * | 1996-10-07 | 2000-04-25 | Yamaha Hatsudoki Kabushiki Kaisha | Direct injected engine |
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