JPH066148A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH066148A JPH066148A JP16063892A JP16063892A JPH066148A JP H066148 A JPH066148 A JP H066148A JP 16063892 A JP16063892 A JP 16063892A JP 16063892 A JP16063892 A JP 16063892A JP H066148 A JPH066148 A JP H066148A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- amplifier circuit
- transistor
- circuit
- side power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、差動増幅器の電流源を制御
するための制御電圧生成回路を不要とする技術を提供す
ることにある。 【構成】 差動結合されたトランジスタ１８，１９に電
流を供給するための電流源とを含んで差動増幅回路が構
成される場合において、ディプレッション型のトランジ
スタ１５を含んで上記電流源を構成することにより、当
該トランジスタ１５のゲート電極を高電位側電源レベル
又は低電位側電源レベルとし、それによって、差動増幅
器の電流源を制御するための制御電圧生成回路を不要と
し、また、差動増幅器の低電圧化の容易化を図る。
するための制御電圧生成回路を不要とする技術を提供す
ることにある。 【構成】 差動結合されたトランジスタ１８，１９に電
流を供給するための電流源とを含んで差動増幅回路が構
成される場合において、ディプレッション型のトランジ
スタ１５を含んで上記電流源を構成することにより、当
該トランジスタ１５のゲート電極を高電位側電源レベル
又は低電位側電源レベルとし、それによって、差動増幅
器の電流源を制御するための制御電圧生成回路を不要と
し、また、差動増幅器の低電圧化の容易化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅回路、さらに
はそれに含まれる電流源の改良技術、及び電源の低電圧
化技術に関し、例えばＢｉＣＭＯＳ半導体集積回路に適
用して有効な技術に関する。
はそれに含まれる電流源の改良技術、及び電源の低電圧
化技術に関し、例えばＢｉＣＭＯＳ半導体集積回路に適
用して有効な技術に関する。
【０００２】
【従来の技術】図３には、ＢｉＣＭＯＳ半導体集積回路
に適用される差動増幅回路の一般的な構成が示される。
に適用される差動増幅回路の一般的な構成が示される。
【０００３】図３において、１３，１４はｎｐｎ型のバ
イポーラトランジスタであり、このバイポーラトランジ
スタ１３，１４は、それのエミッタ電極が、エンハンス
メント型のｎチャンネル型ＭＯＳトランジスタ３５のド
レイン電極に共通接続され、また、それのコレクタ電極
が、それぞれ抵抗１１，１２を介して高電位側電源Ｖｃ
ｃに結合されることにより、差動動作するようになって
いる。すなわち、バイポーラトランジスタ１３，１４の
ベース電極に入力信号が与えられた場合に、それに応じ
た差動増幅出力が当該バイポーラトランジスタ１３，１
４のコレクタから得られる。本回路において、バイポー
ラトランジスタ１３，１４のエミッタ電流の合計値は、
ｎチャンネル型ＭＯＳトランジスタ３５によって規制さ
れる。すなわち、このｎチャンネル型ＭＯＳトランジス
タ３５のゲートに印加される制御電圧ＶＧに応じてバイ
ポーラトランジスタのエミッタ電流の合計値が決定され
る。一般的にＢｉＣＭＯＳ半導体集積回路の電源電圧は
５Ｖ、制御電圧ＶＧは３Ｖ程度とされ、この制御電圧Ｖ
Ｇは、バイアス回路などと称される内部制御電圧生成回
路によって生成される。
イポーラトランジスタであり、このバイポーラトランジ
スタ１３，１４は、それのエミッタ電極が、エンハンス
メント型のｎチャンネル型ＭＯＳトランジスタ３５のド
レイン電極に共通接続され、また、それのコレクタ電極
が、それぞれ抵抗１１，１２を介して高電位側電源Ｖｃ
ｃに結合されることにより、差動動作するようになって
いる。すなわち、バイポーラトランジスタ１３，１４の
ベース電極に入力信号が与えられた場合に、それに応じ
た差動増幅出力が当該バイポーラトランジスタ１３，１
４のコレクタから得られる。本回路において、バイポー
ラトランジスタ１３，１４のエミッタ電流の合計値は、
ｎチャンネル型ＭＯＳトランジスタ３５によって規制さ
れる。すなわち、このｎチャンネル型ＭＯＳトランジス
タ３５のゲートに印加される制御電圧ＶＧに応じてバイ
ポーラトランジスタのエミッタ電流の合計値が決定され
る。一般的にＢｉＣＭＯＳ半導体集積回路の電源電圧は
５Ｖ、制御電圧ＶＧは３Ｖ程度とされ、この制御電圧Ｖ
Ｇは、バイアス回路などと称される内部制御電圧生成回
路によって生成される。
【０００４】尚、差動増幅回路について記載された文献
の例としては、昭和５９年１１月３０日に株式会社オー
ム社から発行された「ＬＳＩハンドブック（第６０９頁
〜）」がある。
の例としては、昭和５９年１１月３０日に株式会社オー
ム社から発行された「ＬＳＩハンドブック（第６０９頁
〜）」がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、電源電圧の変動によりｎチャンネル
型ＭＯＳトランジスタ３５のゲート電極に印加される制
御電圧ＶＧの変動が、差動増幅回路の増幅率に影響して
しまうため、制御電圧ＶＧを十分に安定化する必要があ
り、そのような高安定化バイアス回路の規模は必然的に
大きくなり、そのことが、半導体チップ面積の低減を阻
害する主たる要因とされている。また、そのようにして
生成された制御電圧ＶＧは、通常３Ｖ程度であり、それ
がｎチャンネル型ＭＯＳトランジスタ３５のゲート電極
に印加されるということは、差動増幅回路の電源電圧を
３Ｖ以下に低減することができず、そのことが、半導体
集積回路の低電圧化を阻害する主たる要因とされてい
る。
来技術においては、電源電圧の変動によりｎチャンネル
型ＭＯＳトランジスタ３５のゲート電極に印加される制
御電圧ＶＧの変動が、差動増幅回路の増幅率に影響して
しまうため、制御電圧ＶＧを十分に安定化する必要があ
り、そのような高安定化バイアス回路の規模は必然的に
大きくなり、そのことが、半導体チップ面積の低減を阻
害する主たる要因とされている。また、そのようにして
生成された制御電圧ＶＧは、通常３Ｖ程度であり、それ
がｎチャンネル型ＭＯＳトランジスタ３５のゲート電極
に印加されるということは、差動増幅回路の電源電圧を
３Ｖ以下に低減することができず、そのことが、半導体
集積回路の低電圧化を阻害する主たる要因とされてい
る。
【０００６】本発明の目的は、差動増幅回路の電流源を
制御するための制御電圧生成回路を不要とする技術を提
供することにある。
制御するための制御電圧生成回路を不要とする技術を提
供することにある。
【０００７】また、本発明の別の目的は、差動増幅回
路、さらにはそれを含む半導体集積回路の低電圧化を容
易に行い得る技術を提供することにある。
路、さらにはそれを含む半導体集積回路の低電圧化を容
易に行い得る技術を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、差動結合された素子と、この素
子に電流を供給するための電流源とを含んで差動増幅回
路が構成される場合において、ディプレッション型のト
ランジスタを含んで上記電流源を構成するものである。
このとき、上記ディプレッション型のトランジスタは、
ｎチャンネル型ＭＯＳトランジスタとすることができ、
その場合には当該トランジスタのゲート電極が低電位側
電源に結合される。また、上記上記ディプレッション型
のトランジスタは、ｐチャンネル型ＭＯＳトランジスタ
とすることができ、その場合には当該トランジスタのゲ
ート電極が高電位側電源に結合される。
子に電流を供給するための電流源とを含んで差動増幅回
路が構成される場合において、ディプレッション型のト
ランジスタを含んで上記電流源を構成するものである。
このとき、上記ディプレッション型のトランジスタは、
ｎチャンネル型ＭＯＳトランジスタとすることができ、
その場合には当該トランジスタのゲート電極が低電位側
電源に結合される。また、上記上記ディプレッション型
のトランジスタは、ｐチャンネル型ＭＯＳトランジスタ
とすることができ、その場合には当該トランジスタのゲ
ート電極が高電位側電源に結合される。
【００１１】
【作用】上記した手段によれば、ディプレッション型の
トランジスタを含んで上記電流源を構成することは、当
該トランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることができ、このことが、差
動増幅回路の電流源を制御するための制御電圧生成回路
を不要とし、また、差動増幅回路の低電圧化の容易化を
達成する。
トランジスタを含んで上記電流源を構成することは、当
該トランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることができ、このことが、差
動増幅回路の電流源を制御するための制御電圧生成回路
を不要とし、また、差動増幅回路の低電圧化の容易化を
達成する。
【００１２】
【実施例】図１には本発明の一実施例である差動増幅回
路が示される。
路が示される。
【００１３】図１に示される差動増幅回路は、特に制限
されないが、公知の半導体集積回路製造技術により、単
結晶シリコンなどの一つの半導体基板に形成されたＢｉ
ＣＭＯＳ半導体集積回路の一部とされる。
されないが、公知の半導体集積回路製造技術により、単
結晶シリコンなどの一つの半導体基板に形成されたＢｉ
ＣＭＯＳ半導体集積回路の一部とされる。
【００１４】図１において、１８，１９はｎｐｎ型のバ
イポーラトランジスタであり、このバイポーラトランジ
スタ１８，１９は、それのエミッタ電極が、ｎチャンネ
ル型ＭＯＳ（ゲート絶縁型）トランジスタ１５のドレイ
ン電極に共通接続され、また、それのコレクタ電極が、
それぞれ抵抗１６，１７を介して高電位側電源Ｖｃｃに
結合されることにより、差動動作するようになってい
る。つまり、バイポーラトランジスタ１８，１９のベー
ス電極に入力信号が与えられた場合に、それに応じた増
幅出力が当該バイポーラトランジスタ１８，１９のコレ
クタから得られる。本実施例回路において、バイポーラ
トランジスタ１８，１９のエミッタ電流の合計値は、ｎ
チャンネル型ＭＯＳトランジスタ１５によって規制され
る。上記ｎチャンネル型ＭＯＳトランジスタ１５には、
デプレッション型が適用される。
イポーラトランジスタであり、このバイポーラトランジ
スタ１８，１９は、それのエミッタ電極が、ｎチャンネ
ル型ＭＯＳ（ゲート絶縁型）トランジスタ１５のドレイ
ン電極に共通接続され、また、それのコレクタ電極が、
それぞれ抵抗１６，１７を介して高電位側電源Ｖｃｃに
結合されることにより、差動動作するようになってい
る。つまり、バイポーラトランジスタ１８，１９のベー
ス電極に入力信号が与えられた場合に、それに応じた増
幅出力が当該バイポーラトランジスタ１８，１９のコレ
クタから得られる。本実施例回路において、バイポーラ
トランジスタ１８，１９のエミッタ電流の合計値は、ｎ
チャンネル型ＭＯＳトランジスタ１５によって規制され
る。上記ｎチャンネル型ＭＯＳトランジスタ１５には、
デプレッション型が適用される。
【００１５】ここで、従来技術に従えば、ｎチャンネル
型ＭＯＳトランジスタ１５のゲート電極には、制御電圧
生成回路によって生成された制御電圧ＶＧが印加される
が（図３参照）、本実施例回路においては、当該ｎチャ
ンネル型ＭＯＳトランジスタ１５をデプレッション型と
することによって、当該ｎチャンネル型ＭＯＳトランジ
スタ１５のゲート電極を、ソース電極とともに低電位側
電源Ｖｓｓ（グランド電位）に結合するようにしてい
る。したがって、従来回路で不可欠であったところの制
御電圧生成回路は、本実施例回路では不要とされる。
型ＭＯＳトランジスタ１５のゲート電極には、制御電圧
生成回路によって生成された制御電圧ＶＧが印加される
が（図３参照）、本実施例回路においては、当該ｎチャ
ンネル型ＭＯＳトランジスタ１５をデプレッション型と
することによって、当該ｎチャンネル型ＭＯＳトランジ
スタ１５のゲート電極を、ソース電極とともに低電位側
電源Ｖｓｓ（グランド電位）に結合するようにしてい
る。したがって、従来回路で不可欠であったところの制
御電圧生成回路は、本実施例回路では不要とされる。
【００１６】このように制御電圧生成回路が不要とされ
ることにより、本実施例回路が適用されるＢｉＣＭＯＳ
半導体集積回路のチップ面積を低減することができる。
特に、このような差動増幅回路は半導体集積回路の随所
で使用されることが多いため、それの電流源制御のため
の専用回路を省略することは、ＢｉＣＭＯＳ半導体集積
回路のチップ面積を低減する上で極めて効果的とされ
る。しかも、ｎチャンネル型ＭＯＳトランジスタ１５の
ゲート電極がグランドレベルとされたことにより、高電
位側電源Ｖｃｃの変動に左右されない電流を流すことが
でき、差動増幅回路の安定動作が可能とされる。また、
ｎチャンネル型ＭＯＳトランジスタ１５のゲート電極の
電位が低電位側電源Ｖｓｓレベルに等しいため、当該実
施例回路の電源電圧を３Ｖ以下にまで低減することが可
能とされる。
ることにより、本実施例回路が適用されるＢｉＣＭＯＳ
半導体集積回路のチップ面積を低減することができる。
特に、このような差動増幅回路は半導体集積回路の随所
で使用されることが多いため、それの電流源制御のため
の専用回路を省略することは、ＢｉＣＭＯＳ半導体集積
回路のチップ面積を低減する上で極めて効果的とされ
る。しかも、ｎチャンネル型ＭＯＳトランジスタ１５の
ゲート電極がグランドレベルとされたことにより、高電
位側電源Ｖｃｃの変動に左右されない電流を流すことが
でき、差動増幅回路の安定動作が可能とされる。また、
ｎチャンネル型ＭＯＳトランジスタ１５のゲート電極の
電位が低電位側電源Ｖｓｓレベルに等しいため、当該実
施例回路の電源電圧を３Ｖ以下にまで低減することが可
能とされる。
【００１７】図２には本発明の他の実施例が示される。
【００１８】図２に示される回路が、図１に示される回
路と相違するのは、ｎチャンネル型ＭＯＳトランジスタ
１５に代えてｐチャンネル型ＭＯＳトランジスタ２５を
適用した点である。このｐチャンネル型ＭＯＳトランジ
スタ２５はデプレッション型とされ、そのゲート電極は
低電位側電源Ｖｓｓではなく、高電位側電源Ｖｃｃレベ
ルに固定される。このようにしても、差動増幅回路の電
流源を制御するための制御電圧を生成するための専用回
路を不要とすることができるから、上記実施例と同様の
効果を得ることができる。
路と相違するのは、ｎチャンネル型ＭＯＳトランジスタ
１５に代えてｐチャンネル型ＭＯＳトランジスタ２５を
適用した点である。このｐチャンネル型ＭＯＳトランジ
スタ２５はデプレッション型とされ、そのゲート電極は
低電位側電源Ｖｓｓではなく、高電位側電源Ｖｃｃレベ
ルに固定される。このようにしても、差動増幅回路の電
流源を制御するための制御電圧を生成するための専用回
路を不要とすることができるから、上記実施例と同様の
効果を得ることができる。
【００１９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２０】例えば、上記実施例では、ｎチャンネル型
ＭＯＳトランジスタ１５，ｐチャンネル型ＭＯＳトラン
ジスタ２５のソース電極を低電位側電源Ｖｓｓレベル
（グランド電位）としたが、このｎチャンネル型ＭＯＳ
トランジスタ１５，ｐチャンネル型ＭＯＳトランジスタ
２５のソース電極を負電位とし、抵抗１６，１７の一方
の端子をグランド電位とするようにしてもよい。また、
バイポーラトランジスタ１８，１９をｐｎｐ型のバイポ
ーラトランジスタとしてもよいし、ＭＯＳトランジスタ
としてもよい。
ＭＯＳトランジスタ１５，ｐチャンネル型ＭＯＳトラン
ジスタ２５のソース電極を低電位側電源Ｖｓｓレベル
（グランド電位）としたが、このｎチャンネル型ＭＯＳ
トランジスタ１５，ｐチャンネル型ＭＯＳトランジスタ
２５のソース電極を負電位とし、抵抗１６，１７の一方
の端子をグランド電位とするようにしてもよい。また、
バイポーラトランジスタ１８，１９をｐｎｐ型のバイポ
ーラトランジスタとしてもよいし、ＭＯＳトランジスタ
としてもよい。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉＣ
ＭＯＳ半導体集積回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種半導
体集積回路に広く適用することができる。
なされた発明をその背景となった利用分野であるＢｉＣ
ＭＯＳ半導体集積回路に適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種半導
体集積回路に広く適用することができる。
【００２２】本発明は、少なくとも差動結合された素子
と、この素子に電流を供給するための電流源とを含むこ
とを条件に適用することができる。
と、この素子に電流を供給するための電流源とを含むこ
とを条件に適用することができる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２４】すなわち、ディプレッション型のトランジ
スタを含んで差動増幅回路の電流源を構成することによ
り、当該トランジスタのゲート電極を高電位側電源レベ
ル又は低電位側電源レベルとすることができ、それによ
り、差動増幅回路の電流源を制御するための専用の制御
電圧生成回路を省略することができる。また、そのよう
にトランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることにより、差動増幅回路の
低電圧化を容易に行うことができる。
スタを含んで差動増幅回路の電流源を構成することによ
り、当該トランジスタのゲート電極を高電位側電源レベ
ル又は低電位側電源レベルとすることができ、それによ
り、差動増幅回路の電流源を制御するための専用の制御
電圧生成回路を省略することができる。また、そのよう
にトランジスタのゲート電極を高電位側電源レベル又は
低電位側電源レベルとすることにより、差動増幅回路の
低電圧化を容易に行うことができる。
【図１】本発明の一実施例に係る差動増幅回路の電気結
線図である。
線図である。
【図２】本発明の他の実施例に係る差動増幅回路の電気
結線図である。
結線図である。
【図３】従来の差動増幅回路の電気結線図である。
１６ 抵抗 １７ 抵抗 １８ バイポーラトランジスタ １９ バイポーラトランジスタ １５ デプレッション型のｎチャンネル型ＭＯＳトラン
ジスタ ２５ デプレッション型のｐチャンネル型ＭＯＳトラン
ジスタ Ｖｃｃ 高電位側電源 Ｖｓｓ 低電位側電源
ジスタ ２５ デプレッション型のｐチャンネル型ＭＯＳトラン
ジスタ Ｖｃｃ 高電位側電源 Ｖｓｓ 低電位側電源
Claims (4)
- 【請求項１】 差動結合された素子と、この素子に電流
を供給するための電流源とを含む差動増幅回路におい
て、上記電流源は、ディプレッション型のトランジスタ
を含んで成ることを特徴とする差動増幅回路。 - 【請求項２】 上記ディプレッション型のトランジスタ
は、ｎチャンネル型ＭＯＳトランジスタとされ、当該ト
ランジスタのゲート電極が低電位側電源に結合された請
求項１記載の差動増幅回路。 - 【請求項３】 上記ディプレッション型のトランジスタ
は、ｐチャンネル型ＭＯＳトランジスタとされ、当該ト
ランジスタのゲート電極が高電位側電源に結合された請
求項１記載の差動増幅回路。 - 【請求項４】 上記差動結合された素子は、バイポーラ
トランジスタとされる請求項１，２又は３記載の差動増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063892A JPH066148A (ja) | 1992-06-19 | 1992-06-19 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063892A JPH066148A (ja) | 1992-06-19 | 1992-06-19 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066148A true JPH066148A (ja) | 1994-01-14 |
Family
ID=15719263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16063892A Pending JPH066148A (ja) | 1992-06-19 | 1992-06-19 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6053145A (en) * | 1996-10-07 | 2000-04-25 | Yamaha Hatsudoki Kabushiki Kaisha | Direct injected engine |
-
1992
- 1992-06-19 JP JP16063892A patent/JPH066148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6053145A (en) * | 1996-10-07 | 2000-04-25 | Yamaha Hatsudoki Kabushiki Kaisha | Direct injected engine |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3079515B2 (ja) | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 | |
| EP0138823B2 (en) | A current source circuit having reduced error | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| JPH1051246A (ja) | 低電圧演算増幅器とその方法 | |
| EP0472202B1 (en) | Current mirror type constant current source circuit having less dependence upon supplied voltage | |
| US5187395A (en) | BIMOS voltage bias with low temperature coefficient | |
| US4546327A (en) | Analog signal power amplifier circuit | |
| US5883507A (en) | Low power temperature compensated, current source and associated method | |
| JPH04239809A (ja) | 振幅制限回路 | |
| JP2639350B2 (ja) | 演算増幅器 | |
| JPH066148A (ja) | 差動増幅回路 | |
| US4994694A (en) | Complementary composite PNP transistor | |
| JP2001086641A (ja) | 入力保護回路および半導体集積回路 | |
| JPH09105763A (ja) | コンパレータ回路 | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| US7113005B2 (en) | Current mirror circuit | |
| US6492866B1 (en) | Electronic circuit with bulk biasing for providing accurate electronically controlled resistance | |
| KR900006434B1 (ko) | 이득제어회로 | |
| JPH10233506A (ja) | 絶縁ゲート型半導体装置 | |
| JPH11154835A (ja) | 差動増幅器 | |
| JPH0517696Y2 (ja) | ||
| JP2772069B2 (ja) | 定電流回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JPH0832436A (ja) | 半導体集積回路 | |
| JPH06232728A (ja) | 入出力回路 |