JP2003347921A - 半導体装置及びシステム - Google Patents
半導体装置及びシステムInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 プロセスを複雑にせずに、ＭＯＳＦＥＴの耐
圧不良を防止の向上を図った半導体装置、開発設計が容
易でしかも半導体装置の耐圧不良を防止したシステムを
提供する。 【解決手段】 第１の外部端子から入力される第１の入
力信号を第１と第２の抵抗手段により分圧して伝え、上
記第１の抵抗手段に並列形態にキャパシタを設けて入力
信号の交流成分を伝え、上記分圧された電圧を第１の入
力回路に入力し、第２の外部端子から入力され、上記第
１の入力信号よりも小さな信号振幅とされた第２の入力
信号を第２の入力回路に伝え、上記第１と第２の入力回
路が同じ製造工程で形成されたＭＯＳＦＥＴで第１の半
導体装置する。これに上記第１の入力回路に対応した第
２の半導体装置及び上記第２の入力回路に対応した第３
の半導体装置によりシステムを構成する
圧不良を防止の向上を図った半導体装置、開発設計が容
易でしかも半導体装置の耐圧不良を防止したシステムを
提供する。 【解決手段】 第１の外部端子から入力される第１の入
力信号を第１と第２の抵抗手段により分圧して伝え、上
記第１の抵抗手段に並列形態にキャパシタを設けて入力
信号の交流成分を伝え、上記分圧された電圧を第１の入
力回路に入力し、第２の外部端子から入力され、上記第
１の入力信号よりも小さな信号振幅とされた第２の入力
信号を第２の入力回路に伝え、上記第１と第２の入力回
路が同じ製造工程で形成されたＭＯＳＦＥＴで第１の半
導体装置する。これに上記第１の入力回路に対応した第
２の半導体装置及び上記第２の入力回路に対応した第３
の半導体装置によりシステムを構成する
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
システムに関し、特に異なる信号電圧の入出力インター
フェースを有する複数のＬＳＩ／ＩＣで構成されるシス
テムで使用されるＬＳＩ／ＩＣでの入力回路に利用して
有効な技術に関するものである。
システムに関し、特に異なる信号電圧の入出力インター
フェースを有する複数のＬＳＩ／ＩＣで構成されるシス
テムで使用されるＬＳＩ／ＩＣでの入力回路に利用して
有効な技術に関するものである。
【０００２】
【従来の技術】本願発明を成した後の公知例調査におい
て、本願発明に関連するものとして(１）特開平０５−
２６６６６６号公報、（２）特開２００１−２５１１７
６号公報の存在が報告された。（１）の公報では、入力
端子と入力回路の間に入力振幅制限回路を設けることに
より、上記入力回路のトランジスタの破壊を防止するこ
とを可能とした半導体メモリが開示されている。（２）
の公報では、入力電圧がＭＯＳトランジスタのゲート酸
化膜の耐圧以上であっても、その耐圧以上の電圧差が印
加されないようにトランスファゲート２０を制御する制
御回路３０を設けたレベルシフト回路が開示されてい
る。
て、本願発明に関連するものとして(１）特開平０５−
２６６６６６号公報、（２）特開２００１−２５１１７
６号公報の存在が報告された。（１）の公報では、入力
端子と入力回路の間に入力振幅制限回路を設けることに
より、上記入力回路のトランジスタの破壊を防止するこ
とを可能とした半導体メモリが開示されている。（２）
の公報では、入力電圧がＭＯＳトランジスタのゲート酸
化膜の耐圧以上であっても、その耐圧以上の電圧差が印
加されないようにトランスファゲート２０を制御する制
御回路３０を設けたレベルシフト回路が開示されてい
る。
【０００３】
【発明が解決しようとする課題】近年のハイエンドシス
テムでは、システム性能を左右するコア部分に最先端の
プロセス技術を採用したＬＳＩ／ＩＣ（以下単にＬＳ
Ｉ）を使用し、性能にあまり関与しないテスト／評価用
制御部分に前世代または前々世代のプロセス技術を採用
したＬＳＩを使用している。従って最先端のＬＳＩは、
コア部に関わる入出力インターフェースとテスト／評価
用制御部に関わる入出力インターフェースの両方をサポ
ートする必要がある。一般に後者の入出力インターフェ
ースの信号電圧は前者の信号電圧より大きいので、最先
端のＬＳＩでは大きな信号電圧を小さな信号電圧に変換
する入力回路が必要となる。
テムでは、システム性能を左右するコア部分に最先端の
プロセス技術を採用したＬＳＩ／ＩＣ（以下単にＬＳ
Ｉ）を使用し、性能にあまり関与しないテスト／評価用
制御部分に前世代または前々世代のプロセス技術を採用
したＬＳＩを使用している。従って最先端のＬＳＩは、
コア部に関わる入出力インターフェースとテスト／評価
用制御部に関わる入出力インターフェースの両方をサポ
ートする必要がある。一般に後者の入出力インターフェ
ースの信号電圧は前者の信号電圧より大きいので、最先
端のＬＳＩでは大きな信号電圧を小さな信号電圧に変換
する入力回路が必要となる。
【０００４】上記信号電圧を変換する入力回路として、
前記（１）では素子数が多く、それに伴い消費電流が増
加してしまうので実用的ではない。前記（２）の回路で
は、トランスファゲートＭＯＳＦＥＴを用いてレベルク
ランプするものであり、例えば電源電圧＝１．５Ｖの場
合は、入力端子に１．５Ｖ以上の電圧が入力されてもノ
ードＡの電位は１．５Ｖにクランプされ、それ以上の電
圧にはならない。従って、入力回路を構成するＭＯＳト
ランジスタの耐圧が１．８Ｖの場合に、入力端子ＩＮに
１．８Ｖ以上の電圧が入力されたとしても、上記トラン
スファゲートＭＯＳＦＥＴを挿入することにより、入力
回路でのＭＯＳトランジスタが耐圧不良を起こすのを防
止することができる。
前記（１）では素子数が多く、それに伴い消費電流が増
加してしまうので実用的ではない。前記（２）の回路で
は、トランスファゲートＭＯＳＦＥＴを用いてレベルク
ランプするものであり、例えば電源電圧＝１．５Ｖの場
合は、入力端子に１．５Ｖ以上の電圧が入力されてもノ
ードＡの電位は１．５Ｖにクランプされ、それ以上の電
圧にはならない。従って、入力回路を構成するＭＯＳト
ランジスタの耐圧が１．８Ｖの場合に、入力端子ＩＮに
１．８Ｖ以上の電圧が入力されたとしても、上記トラン
スファゲートＭＯＳＦＥＴを挿入することにより、入力
回路でのＭＯＳトランジスタが耐圧不良を起こすのを防
止することができる。
【０００５】しかしながら、入力電圧が高すぎるとトラ
ンスファゲートＭＯＳＦＥＴ自体がが耐圧不良を起こし
てしまう。すなわち、例えば電源電圧＝１．５Ｖ、トラ
ンスファゲートＭＯＳＦＥＴの耐圧を１．８Ｖとする
と、入力電圧の上限は３．３Ｖ（＝１．５Ｖ＋１．８
Ｖ）となる。すなわち、前記（２）の従来例では、入力
電圧に上限が存在し、この上限以上の電圧を入力すると
入力回路を構成するＭＯＳトランジスタが耐圧不良を起
こしてしまう。この耐圧不良をプロセス的に対策するに
は、例えばトランスファゲートＭＯＳＦＥＴのゲート酸
化膜の厚さを増加し、トランジスタの耐圧を大きくする
ことが考えられる。
ンスファゲートＭＯＳＦＥＴ自体がが耐圧不良を起こし
てしまう。すなわち、例えば電源電圧＝１．５Ｖ、トラ
ンスファゲートＭＯＳＦＥＴの耐圧を１．８Ｖとする
と、入力電圧の上限は３．３Ｖ（＝１．５Ｖ＋１．８
Ｖ）となる。すなわち、前記（２）の従来例では、入力
電圧に上限が存在し、この上限以上の電圧を入力すると
入力回路を構成するＭＯＳトランジスタが耐圧不良を起
こしてしまう。この耐圧不良をプロセス的に対策するに
は、例えばトランスファゲートＭＯＳＦＥＴのゲート酸
化膜の厚さを増加し、トランジスタの耐圧を大きくする
ことが考えられる。
【０００６】図１６には、本願発明者により先に検討さ
れた素子構造断面図が示されている。同図において、Ｍ
ＯＳＦＥＴＭ９を上記トランスファゲートＭＯＳＦＥＴ
として用い、ＭＢ１を入力回路を構成するＭＯＳＦＥＴ
を示している。本図において、ＳＵＢは半導体基板、Ｗ
はウエル、ＳはＭＯＳトランジスタのソース、Ｄはドレ
イン、Ｇはゲートを示している。例えば上記ＳＵＢ、
Ｓ、ＤはＮ型とされ、ＷがＰ型とされて、ＭＯＳＦＥＴ
Ｍ９とＭＢ１は共にＮチャネル型のＭＯＳトランジスタ
の例が示されている。本図に示したように、本例ではＭ
ＯＳＦＥＴＭ９のゲート酸化膜の厚さをＭＯＳＦＥＴＭ
Ｂ１に増加させて、ＭＯＳＦＥＴＭ９の耐圧を大きくし
ている。しかし、このように同じ半導体装置においてＭ
ＯＳＦＥＴＭ９とＭＢ１のゲート酸化膜厚を異ならせる
と、プロセスが複雑になり、その分コストが増加してし
まう。
れた素子構造断面図が示されている。同図において、Ｍ
ＯＳＦＥＴＭ９を上記トランスファゲートＭＯＳＦＥＴ
として用い、ＭＢ１を入力回路を構成するＭＯＳＦＥＴ
を示している。本図において、ＳＵＢは半導体基板、Ｗ
はウエル、ＳはＭＯＳトランジスタのソース、Ｄはドレ
イン、Ｇはゲートを示している。例えば上記ＳＵＢ、
Ｓ、ＤはＮ型とされ、ＷがＰ型とされて、ＭＯＳＦＥＴ
Ｍ９とＭＢ１は共にＮチャネル型のＭＯＳトランジスタ
の例が示されている。本図に示したように、本例ではＭ
ＯＳＦＥＴＭ９のゲート酸化膜の厚さをＭＯＳＦＥＴＭ
Ｂ１に増加させて、ＭＯＳＦＥＴＭ９の耐圧を大きくし
ている。しかし、このように同じ半導体装置においてＭ
ＯＳＦＥＴＭ９とＭＢ１のゲート酸化膜厚を異ならせる
と、プロセスが複雑になり、その分コストが増加してし
まう。
【０００７】この発明の目的は、プロセスを複雑にせず
に、ＭＯＳＦＥＴの耐圧不良を防止の向上を図った半導
体装置を提供することにある。この発明の他の目的は、
開発設計が容易でしかも半導体装置の耐圧不良を防止し
たシステムを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
に、ＭＯＳＦＥＴの耐圧不良を防止の向上を図った半導
体装置を提供することにある。この発明の他の目的は、
開発設計が容易でしかも半導体装置の耐圧不良を防止し
たシステムを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。外部端子から入力される入力信号を第
１と第２の抵抗手段により分圧して伝え、上記第１の抵
抗手段に並列形態にキャパシタを設けて入力信号の交流
成分を伝え、上記分圧された電圧を入力回路に入力し、
この入力回路で形成され、上記入力信号よりも小さな信
号振幅とされた内部信号を内部回路に伝え、上記入力回
路と内部回路とを同じ製造工程で形成されたＭＯＳＦＥ
Ｔで構成する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。外部端子から入力される入力信号を第
１と第２の抵抗手段により分圧して伝え、上記第１の抵
抗手段に並列形態にキャパシタを設けて入力信号の交流
成分を伝え、上記分圧された電圧を入力回路に入力し、
この入力回路で形成され、上記入力信号よりも小さな信
号振幅とされた内部信号を内部回路に伝え、上記入力回
路と内部回路とを同じ製造工程で形成されたＭＯＳＦＥ
Ｔで構成する。
【０００９】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。第１の外部端子から入力される第１の入力信号を第
１と第２の抵抗手段により分圧して伝え、上記第１の抵
抗手段に並列形態にキャパシタを設けて入力信号の交流
成分を伝え、上記分圧された電圧を第１の入力回路に入
力し、第２の外部端子から入力され、上記第１の入力信
号よりも小さな信号振幅とされた第２の入力信号を第２
の入力回路に伝え、上記第１と第２の入力回路が同じ製
造工程で形成されたＭＯＳＦＥＴからなる第１の半導体
装置、上記第１の入力回路に対応した入力信号を形成
し、上記第１の半導体装置と接続される第２の半導体装
置及び上記第２の入力回路に対応した入力信号を形成し
て、上記第１の半導体装置と接続される第３の半導体装
置によりシステムを構成する。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。第１の外部端子から入力される第１の入力信号を第
１と第２の抵抗手段により分圧して伝え、上記第１の抵
抗手段に並列形態にキャパシタを設けて入力信号の交流
成分を伝え、上記分圧された電圧を第１の入力回路に入
力し、第２の外部端子から入力され、上記第１の入力信
号よりも小さな信号振幅とされた第２の入力信号を第２
の入力回路に伝え、上記第１と第２の入力回路が同じ製
造工程で形成されたＭＯＳＦＥＴからなる第１の半導体
装置、上記第１の入力回路に対応した入力信号を形成
し、上記第１の半導体装置と接続される第２の半導体装
置及び上記第２の入力回路に対応した入力信号を形成し
て、上記第１の半導体装置と接続される第３の半導体装
置によりシステムを構成する。
【００１０】
【発明の実施の形態】図１には、本発明に係る半導体装
置に用いられる入力回路の一実施例の回路図が示されて
いる。入力端子ＩＮと回路の接地電位との間には、分圧
回路を構成する抵抗Ｒ１１とＲ１２が直列形態に接続さ
れる。上記抵抗Ｒ１１とＲ１２の抵抗値は、入力端子Ｉ
Ｎから流れる電流が所定の規格を満足するよう大きな抵
抗値にされる。このような大きな抵抗値で分圧回路を構
成した場合、消費電流を小さくできる反面、分圧出力ノ
ードに付加する寄生抵抗等により入力信号の伝達が遅く
なってしまう。
置に用いられる入力回路の一実施例の回路図が示されて
いる。入力端子ＩＮと回路の接地電位との間には、分圧
回路を構成する抵抗Ｒ１１とＲ１２が直列形態に接続さ
れる。上記抵抗Ｒ１１とＲ１２の抵抗値は、入力端子Ｉ
Ｎから流れる電流が所定の規格を満足するよう大きな抵
抗値にされる。このような大きな抵抗値で分圧回路を構
成した場合、消費電流を小さくできる反面、分圧出力ノ
ードに付加する寄生抵抗等により入力信号の伝達が遅く
なってしまう。
【００１１】この実施例では、消費電力の低減と動作の
高速化の両立を図るために、上記抵抗Ｒ１１には、キャ
パシタＣ１１が並列形態に接続される。つまり、かかる
キャパシタＣ１１により入力信号の交流成分を伝えて、
入力信号の変化に対応した分圧出力を高速に得るように
することができる。上記キャパシタＣ１２は分圧出力で
のノードＮ３に寄生する寄生容量である。
高速化の両立を図るために、上記抵抗Ｒ１１には、キャ
パシタＣ１１が並列形態に接続される。つまり、かかる
キャパシタＣ１１により入力信号の交流成分を伝えて、
入力信号の変化に対応した分圧出力を高速に得るように
することができる。上記キャパシタＣ１２は分圧出力で
のノードＮ３に寄生する寄生容量である。
【００１２】上記抵抗Ｒ１１とＲ１２で分圧された内部
ノードＮ３の信号は、特に制限されないが、クランプ用
ＭＯＳＦＥＴＭ９を介して入力バッファＢＵＦ１，ＢＵ
Ｆ２からなる入力回路に伝えられる。このような入力回
路ＢＵＦ１，ＢＵＦ２の出力信号ＯＵＴが図示しない内
部回路に伝えられる。上記入力バッファＢＵＦ１及びＢ
ＵＦ２はそれぞれカレントミラーＣＭＯＳアンプであ
り、バッファＢＵＦ１及びＢＵＦ２で２段型の入力回路
を構成している。
ノードＮ３の信号は、特に制限されないが、クランプ用
ＭＯＳＦＥＴＭ９を介して入力バッファＢＵＦ１，ＢＵ
Ｆ２からなる入力回路に伝えられる。このような入力回
路ＢＵＦ１，ＢＵＦ２の出力信号ＯＵＴが図示しない内
部回路に伝えられる。上記入力バッファＢＵＦ１及びＢ
ＵＦ２はそれぞれカレントミラーＣＭＯＳアンプであ
り、バッファＢＵＦ１及びＢＵＦ２で２段型の入力回路
を構成している。
【００１３】上記カレントミラーＣＭＯＳアンプを構成
する入力段回路ＢＵＦ１は、入力端子Ｎ４の信号と、基
準電圧（参照電圧）Ｖｒｅｆとを受けるシングルエンド
構成の差動増幅回路を２組設け、それぞれの差動増幅回
路から入力信号に同相と逆相の差動増幅信号を形成す
る。上記カレントミラーＣＭＯＳアンプの出力段回路Ｂ
ＵＦ１は、上記正相出力と逆相出力からなる差動信号を
ＰチャネルＭＯＳＦＥＴで受け、それをＮチャネルＭＯ
ＳＦＥＴからなるカレントミラー回路に供給し、差分の
電流を出力して出力回路を構成するＣＭＯＳインバータ
回路を駆動するものである。
する入力段回路ＢＵＦ１は、入力端子Ｎ４の信号と、基
準電圧（参照電圧）Ｖｒｅｆとを受けるシングルエンド
構成の差動増幅回路を２組設け、それぞれの差動増幅回
路から入力信号に同相と逆相の差動増幅信号を形成す
る。上記カレントミラーＣＭＯＳアンプの出力段回路Ｂ
ＵＦ１は、上記正相出力と逆相出力からなる差動信号を
ＰチャネルＭＯＳＦＥＴで受け、それをＮチャネルＭＯ
ＳＦＥＴからなるカレントミラー回路に供給し、差分の
電流を出力して出力回路を構成するＣＭＯＳインバータ
回路を駆動するものである。
【００１４】上記初段のバッファＢＵＦ１の入力部に設
けられたＭＯＳＦＥＴＭ９は、いわゆる電圧クランプ動
作のために設けられる。例えば、電源電圧Ｖｄｄｑ＝
１．５Ｖの場合は、内部ノードＮ３に１．５Ｖ以上の電
圧が入力されても上記入力段のバッファＢＵＦ１の入力
端子のノードＮ４の電位は１．５Ｖ−Ｖｔ（ここでＶｔ
はＭＯＳＦＥＴＭ９のしきい電圧）にクランプされ、そ
れ以上の電圧にはならないようにするものである。
けられたＭＯＳＦＥＴＭ９は、いわゆる電圧クランプ動
作のために設けられる。例えば、電源電圧Ｖｄｄｑ＝
１．５Ｖの場合は、内部ノードＮ３に１．５Ｖ以上の電
圧が入力されても上記入力段のバッファＢＵＦ１の入力
端子のノードＮ４の電位は１．５Ｖ−Ｖｔ（ここでＶｔ
はＭＯＳＦＥＴＭ９のしきい電圧）にクランプされ、そ
れ以上の電圧にはならないようにするものである。
【００１５】入力回路に前記のような分圧抵抗Ｒ１１と
Ｒ１２を設けることにより、その分圧出力であるノード
Ｎ３の電圧を入力端子ＩＮから入力される入力電圧ＶＩ
Ｎに対して、ＶＩＮ・ｒ１２／（ｒ１１＋ｒ１２）に小
さくできる。ここで、上記ｒ１１、ｒ１２は、それぞれ
抵抗Ｒ１１，Ｒ１２の抵抗値である。抵抗値ｒ１１とｒ
１２の比を適当に設計することで、電圧クランプ動作を
行うＭＯＳＦＥＴＭ９が耐圧不良を起こさないようにす
ることができる。
Ｒ１２を設けることにより、その分圧出力であるノード
Ｎ３の電圧を入力端子ＩＮから入力される入力電圧ＶＩ
Ｎに対して、ＶＩＮ・ｒ１２／（ｒ１１＋ｒ１２）に小
さくできる。ここで、上記ｒ１１、ｒ１２は、それぞれ
抵抗Ｒ１１，Ｒ１２の抵抗値である。抵抗値ｒ１１とｒ
１２の比を適当に設計することで、電圧クランプ動作を
行うＭＯＳＦＥＴＭ９が耐圧不良を起こさないようにす
ることができる。
【００１６】例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、クラ
ンプ用ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧Ｖ
ＩＮの最大値が３．６Ｖの場合、例えばｒ１１／ｒ１２
＝１に設定すればよい。この時、ノードＮ３の電圧Ｖ３
は、 Ｖ３＝ＶＩＮ×ｒ１２／（ｒ１１＋ｒ１２） ＝３．６×１／２＝１．８Ｖとなり、入力回路に用いら
れるＭＯＳＦＥＴＭ９が耐圧不良を起こすことはない。
ここで、Ｖ３はノードＮ３の電圧、ＶＩＮは入力端子Ｉ
Ｎの入力電圧である。
ンプ用ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧Ｖ
ＩＮの最大値が３．６Ｖの場合、例えばｒ１１／ｒ１２
＝１に設定すればよい。この時、ノードＮ３の電圧Ｖ３
は、 Ｖ３＝ＶＩＮ×ｒ１２／（ｒ１１＋ｒ１２） ＝３．６×１／２＝１．８Ｖとなり、入力回路に用いら
れるＭＯＳＦＥＴＭ９が耐圧不良を起こすことはない。
ここで、Ｖ３はノードＮ３の電圧、ＶＩＮは入力端子Ｉ
Ｎの入力電圧である。
【００１７】一般に半導体装置の入力回路の入力電流は
所望の規格を満足するよう小さくする必要がある。この
ため、分圧回路を構成する抵抗Ｒ１１とＲ１２の抵抗値
ｒ１１，ｒ１２をある程度大きくする必要がある。ｒ１
１，ｒ１２の値を大きくすると、ノードＮ３の時定数ｃ
１２×（ｒ１１×ｒ１２）／（ｒ１１＋ｒ１２）が大き
くなる。ここでｃ１２は寄生容量Ｃ１２の容量値であ
る。この時定数が大きくなると、入力端子ＩＮから供給
される入力信号の電圧変化に対してノードＮ３の電圧が
十分高速に追従しなくなってしまうという問題を有す
る。
所望の規格を満足するよう小さくする必要がある。この
ため、分圧回路を構成する抵抗Ｒ１１とＲ１２の抵抗値
ｒ１１，ｒ１２をある程度大きくする必要がある。ｒ１
１，ｒ１２の値を大きくすると、ノードＮ３の時定数ｃ
１２×（ｒ１１×ｒ１２）／（ｒ１１＋ｒ１２）が大き
くなる。ここでｃ１２は寄生容量Ｃ１２の容量値であ
る。この時定数が大きくなると、入力端子ＩＮから供給
される入力信号の電圧変化に対してノードＮ３の電圧が
十分高速に追従しなくなってしまうという問題を有す
る。
【００１８】この実施例では、キャパシタＣ１１が抵抗
Ｒ１１に並列形態に設けられる。このキャパシタは、は
いわゆるスピードアップ容量であり、その容量値をｃ１
１とすると、ｃ１１≧ｃ１２×ｒ１１／ｒ１２となるよ
うに設定される。このような容量値の設定により、ノー
ドＮ３の電圧は入力端子ＩＮから供給される入力信号の
電圧変化に対して十分高速に応答する。本発明に係る入
力回路においては、高耐圧化のためにＭＯＳＦＥＴＭ９
のゲート絶縁膜を入力回路ＢＵＦ１，ＢＵＦ２を構成す
るＭＯＳＦＥＴに比べて厚く形成することなく、言い換
えるならば、ＭＯＳＦＥＴＭ９と入力回路ＢＵＦ１，Ｂ
ＵＦ２を構成するＭＯＳＦＥＴとを製造プロセスで形成
し、消費電流を削減しつつ、ＭＯＳＦＥＴが耐圧不良を
起こさないようにすることができる。
Ｒ１１に並列形態に設けられる。このキャパシタは、は
いわゆるスピードアップ容量であり、その容量値をｃ１
１とすると、ｃ１１≧ｃ１２×ｒ１１／ｒ１２となるよ
うに設定される。このような容量値の設定により、ノー
ドＮ３の電圧は入力端子ＩＮから供給される入力信号の
電圧変化に対して十分高速に応答する。本発明に係る入
力回路においては、高耐圧化のためにＭＯＳＦＥＴＭ９
のゲート絶縁膜を入力回路ＢＵＦ１，ＢＵＦ２を構成す
るＭＯＳＦＥＴに比べて厚く形成することなく、言い換
えるならば、ＭＯＳＦＥＴＭ９と入力回路ＢＵＦ１，Ｂ
ＵＦ２を構成するＭＯＳＦＥＴとを製造プロセスで形成
し、消費電流を削減しつつ、ＭＯＳＦＥＴが耐圧不良を
起こさないようにすることができる。
【００１９】図２には、本発明に係る入力回路の他の一
実施例の回路図が示されている。この実施例では、前記
図１の抵抗Ｒ１１、Ｒ１２及びキャパシタＣ１１がＭＯ
ＳＦＥＴを用いて構成される。つまり、抵抗Ｒ１１は、
ソースが入力端子ＩＮに接続され、ゲート及びドレイン
が分圧出力に対応したノードＮ２に接続されたＭＯＳＦ
ＥＴＭ１により構成される。抵抗Ｒ１２は、ソースが上
記ノードＮ２に接続され、ゲート及びドレインが回路の
接地電位点ＶＳＳに接続されたＭＯＳＦＥＴＭ３により
構成される。キャパシタＣ１１は、ゲートが上記ＭＯＳ
ＦＥＴＭ１のソース（ノードＮ１）に接続され、共通接
続されたソース，ドレイン及びウェルが上記ＭＯＳＦＥ
ＴＭ１のドレイン（ノードＮ２）に接続されるＭＯＳＦ
ＥＴＭ５と、ゲートが上記ＭＯＳＦＥＴＭ１のドレイン
（ノードＮ２）に接続され、共通接続されたソース，ド
レイン及びウェルが上記ＭＯＳＦＥＴＭ１のソース（ノ
ードＮ１）にされたＭＯＳＦＥＴＭ６との並列回路で構
成される。
実施例の回路図が示されている。この実施例では、前記
図１の抵抗Ｒ１１、Ｒ１２及びキャパシタＣ１１がＭＯ
ＳＦＥＴを用いて構成される。つまり、抵抗Ｒ１１は、
ソースが入力端子ＩＮに接続され、ゲート及びドレイン
が分圧出力に対応したノードＮ２に接続されたＭＯＳＦ
ＥＴＭ１により構成される。抵抗Ｒ１２は、ソースが上
記ノードＮ２に接続され、ゲート及びドレインが回路の
接地電位点ＶＳＳに接続されたＭＯＳＦＥＴＭ３により
構成される。キャパシタＣ１１は、ゲートが上記ＭＯＳ
ＦＥＴＭ１のソース（ノードＮ１）に接続され、共通接
続されたソース，ドレイン及びウェルが上記ＭＯＳＦＥ
ＴＭ１のドレイン（ノードＮ２）に接続されるＭＯＳＦ
ＥＴＭ５と、ゲートが上記ＭＯＳＦＥＴＭ１のドレイン
（ノードＮ２）に接続され、共通接続されたソース，ド
レイン及びウェルが上記ＭＯＳＦＥＴＭ１のソース（ノ
ードＮ１）にされたＭＯＳＦＥＴＭ６との並列回路で構
成される。
【００２０】前記キャパシタＣ１１は、ＭＯＳＦＥＴＭ
５及びＭ６のゲート容量を利用するものであり、ＭＯＳ
ＦＥＴのゲート容量の持つ正電圧印加時と負電圧印加時
とで容量値が変化してしまうという特性の補償のため
に、上記のように並列接続された２つのＭＯＳＦＥＴＭ
５、Ｍ６が用いられる。他の構成は、前記図１の実施例
回路と同様である。この実施例のように、抵抗手段及び
容量手段としてＭＯＳＦＥＴを用いることにより、半導
体基板上での素子占有面積を小さくすることができる。
前記のように抵抗Ｒ１１とＲ１２は、大きな抵抗値を持
つように形成する必要があり、例えばポリシコン層で形
成した場合、大きな抵抗値を得るために大きな占有面積
が必要となる。これに対して、ＭＯＳＦＥＴＭ１及びＭ
２は、そのゲート幅は前記ＭＯＳＦＥＴＭ９等と同じで
ゲート長を長く形成することにより小さな面積で大きな
抵抗値を実現することがきるものである。
５及びＭ６のゲート容量を利用するものであり、ＭＯＳ
ＦＥＴのゲート容量の持つ正電圧印加時と負電圧印加時
とで容量値が変化してしまうという特性の補償のため
に、上記のように並列接続された２つのＭＯＳＦＥＴＭ
５、Ｍ６が用いられる。他の構成は、前記図１の実施例
回路と同様である。この実施例のように、抵抗手段及び
容量手段としてＭＯＳＦＥＴを用いることにより、半導
体基板上での素子占有面積を小さくすることができる。
前記のように抵抗Ｒ１１とＲ１２は、大きな抵抗値を持
つように形成する必要があり、例えばポリシコン層で形
成した場合、大きな抵抗値を得るために大きな占有面積
が必要となる。これに対して、ＭＯＳＦＥＴＭ１及びＭ
２は、そのゲート幅は前記ＭＯＳＦＥＴＭ９等と同じで
ゲート長を長く形成することにより小さな面積で大きな
抵抗値を実現することがきるものである。
【００２１】上記抵抗Ｒ１１及びＲ１２を構成するＭＯ
ＳＦＥＴＭ１，Ｍ３のウェルをそれぞれ電気的に分離し
て、それぞれのソースに接続し、上記入力端子ＩＮから
入力される信号の振幅を低減（分圧）した信号を上記入
力回路（ＢＵＦ１＋ＢＵＦ２）の入力端子（ノードＮ
４）に伝えるようにするものである。上記キャパシタＣ
１１は、一端をゲート端子とし、他端をソースとドレイ
ン及びウェルを共通に接続した端子としたＭＯＳＦＥＴ
Ｍ５、Ｍ６で構成し、該ＭＯＳＦＥＴＭ５、Ｍ６ウェル
を他の内部回路等のＭＯＳＦＥＴのウェルと電気的に分
離して、それぞれのソースに接続している。
ＳＦＥＴＭ１，Ｍ３のウェルをそれぞれ電気的に分離し
て、それぞれのソースに接続し、上記入力端子ＩＮから
入力される信号の振幅を低減（分圧）した信号を上記入
力回路（ＢＵＦ１＋ＢＵＦ２）の入力端子（ノードＮ
４）に伝えるようにするものである。上記キャパシタＣ
１１は、一端をゲート端子とし、他端をソースとドレイ
ン及びウェルを共通に接続した端子としたＭＯＳＦＥＴ
Ｍ５、Ｍ６で構成し、該ＭＯＳＦＥＴＭ５、Ｍ６ウェル
を他の内部回路等のＭＯＳＦＥＴのウェルと電気的に分
離して、それぞれのソースに接続している。
【００２２】入力回路をこのように構成すると、ノード
Ｎ２の電圧を入力端子ＩＮから入力される電圧のｒ１／
（ｒ１＋ｒ３）に小さくできる。ここで、ｒ１，ｒ３は
それぞれＭＯＳＦＥＴＭ１，Ｍ３の等価抵抗値であり、
抵抗値ｒ１とｒ３の比を適当に設計することで、ＭＯＳ
ＦＥＴＭ９が耐圧不良を起こさないようにすることがで
きる。例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、ＭＯＳＦＥ
ＴＭ９の耐圧が１．８Ｖ、入力電圧の最大値が３．６Ｖ
の場合、ｒ１／ｒ３＝１に設定すればよい。この時、ノ
ードＮ２の電圧Ｖ２は、 Ｖ２＝ＶＩＮ×ｒ３／（ｒ１＋ｒ３） ＝３．６×１／２＝１．８Ｖとなり、入力回路を構成す
る電圧クランプ用ＭＯＳＦＥＴＭ９が耐圧不良を起こす
ことはない。上記Ｖ２はノードＮ２の電圧、ＶＩＮは入
力端子ＩＮの入力電圧である。
Ｎ２の電圧を入力端子ＩＮから入力される電圧のｒ１／
（ｒ１＋ｒ３）に小さくできる。ここで、ｒ１，ｒ３は
それぞれＭＯＳＦＥＴＭ１，Ｍ３の等価抵抗値であり、
抵抗値ｒ１とｒ３の比を適当に設計することで、ＭＯＳ
ＦＥＴＭ９が耐圧不良を起こさないようにすることがで
きる。例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、ＭＯＳＦＥ
ＴＭ９の耐圧が１．８Ｖ、入力電圧の最大値が３．６Ｖ
の場合、ｒ１／ｒ３＝１に設定すればよい。この時、ノ
ードＮ２の電圧Ｖ２は、 Ｖ２＝ＶＩＮ×ｒ３／（ｒ１＋ｒ３） ＝３．６×１／２＝１．８Ｖとなり、入力回路を構成す
る電圧クランプ用ＭＯＳＦＥＴＭ９が耐圧不良を起こす
ことはない。上記Ｖ２はノードＮ２の電圧、ＶＩＮは入
力端子ＩＮの入力電圧である。
【００２３】この実施例では、上記ＭＯＳＦＥＴＭ１，
Ｍ３のウェルをそれぞれ電気的に分離して、それぞれの
ソースに接続しているので、ＭＯＳＦＥＴＭ１，Ｍ３も
耐圧不良を起こすことはない。もしも、一般によく行わ
れるように、ＭＯＳＦＥＴＭ１，Ｍ３のウェルを電気的
に分離せずに、ソース電位が最も高電位（Ｐチャネル型
のＭＯＳトランジスタの場合）または低電位（Ｎチャネ
ル型のＭＯＳトランジスタの場合）になった時の電位に
固定すると、ゲートとウェルの間で耐圧不良を起こして
しまう。例えば、この実施例の回路において、Ｐチャネ
ル型のＭＯＳＦＥＴＭ１，Ｍ３のウェルを、一般によく
行われるように、３．６Ｖに固定すると、ＶＩＮ＝０Ｖ
になった時、ゲートとウェル間の電圧が３．６Ｖにな
り、耐圧不良を起こしてしまう。これに対し、この実施
例のようにウェルをそれぞれのソースに接続すると、ゲ
ートとウェル間の電圧は１．８Ｖ以上にはならず、耐圧
不良を起こすことはない。
Ｍ３のウェルをそれぞれ電気的に分離して、それぞれの
ソースに接続しているので、ＭＯＳＦＥＴＭ１，Ｍ３も
耐圧不良を起こすことはない。もしも、一般によく行わ
れるように、ＭＯＳＦＥＴＭ１，Ｍ３のウェルを電気的
に分離せずに、ソース電位が最も高電位（Ｐチャネル型
のＭＯＳトランジスタの場合）または低電位（Ｎチャネ
ル型のＭＯＳトランジスタの場合）になった時の電位に
固定すると、ゲートとウェルの間で耐圧不良を起こして
しまう。例えば、この実施例の回路において、Ｐチャネ
ル型のＭＯＳＦＥＴＭ１，Ｍ３のウェルを、一般によく
行われるように、３．６Ｖに固定すると、ＶＩＮ＝０Ｖ
になった時、ゲートとウェル間の電圧が３．６Ｖにな
り、耐圧不良を起こしてしまう。これに対し、この実施
例のようにウェルをそれぞれのソースに接続すると、ゲ
ートとウェル間の電圧は１．８Ｖ以上にはならず、耐圧
不良を起こすことはない。
【００２４】ＭＯＳＦＥＴＭ５，Ｍ６はスピードアップ
容量として動作し、ノードＮ２の電圧が入力端子ＩＮの
電圧変化に対して十分高速に追従するようにしている。
また、ＭＯＳＦＥＴＭ５，Ｍ６のウェルを上記ＭＯＳＦ
ＥＴＭ９等のウェルと電気的に分離して、それぞれのソ
ースに接続しているので、ＭＯＳＦＥＴＭ５，Ｍ６も耐
圧不良を起こすことはない。また、ＭＯＳＦＥＴＭ５の
ゲートを電位の高い側に接続し、ＭＯＳＦＥＴＭ６のゲ
ートを電位の低い側に接続しているので、電位の高い側
の端子と電位の低い側の端子の特性を一致させることが
できる。以上述べてきたように、本発明に係る入力回路
においては、ＭＯＳＦＥＴが耐圧不良を起こさないよう
にすることができる。また、入力回路の入力電流を小さ
くするために抵抗値を大きしても、レイアウト面積が増
加しないという効果がある。
容量として動作し、ノードＮ２の電圧が入力端子ＩＮの
電圧変化に対して十分高速に追従するようにしている。
また、ＭＯＳＦＥＴＭ５，Ｍ６のウェルを上記ＭＯＳＦ
ＥＴＭ９等のウェルと電気的に分離して、それぞれのソ
ースに接続しているので、ＭＯＳＦＥＴＭ５，Ｍ６も耐
圧不良を起こすことはない。また、ＭＯＳＦＥＴＭ５の
ゲートを電位の高い側に接続し、ＭＯＳＦＥＴＭ６のゲ
ートを電位の低い側に接続しているので、電位の高い側
の端子と電位の低い側の端子の特性を一致させることが
できる。以上述べてきたように、本発明に係る入力回路
においては、ＭＯＳＦＥＴが耐圧不良を起こさないよう
にすることができる。また、入力回路の入力電流を小さ
くするために抵抗値を大きしても、レイアウト面積が増
加しないという効果がある。
【００２５】図３には、本発明に係る入力回路の他の一
実施例の回路図が示されている。この実施例では、入力
回路でのＭＯＳＦＥＴの静電破壊を防止するために、入
力端子ＩＮに静電破壊防止用回路ＥＳＤが設けられる。
他の構成は、前記図２の実施例と同様である。静電破壊
防止回路ＥＳＤは、入力端子ＩＮがあるレベルより高電
位になった時に導通するサイリスタ（Ｂ１，Ｂ２）と、
入力端子ＩＮがあるレベルより低電位になった時に導通
するダイオード（Ｄ１）と抵抗Ｒ１とで構成される。
実施例の回路図が示されている。この実施例では、入力
回路でのＭＯＳＦＥＴの静電破壊を防止するために、入
力端子ＩＮに静電破壊防止用回路ＥＳＤが設けられる。
他の構成は、前記図２の実施例と同様である。静電破壊
防止回路ＥＳＤは、入力端子ＩＮがあるレベルより高電
位になった時に導通するサイリスタ（Ｂ１，Ｂ２）と、
入力端子ＩＮがあるレベルより低電位になった時に導通
するダイオード（Ｄ１）と抵抗Ｒ１とで構成される。
【００２６】上記抵抗Ｒ１は、キャパシタＣ１１を構成
するＭＯＳＦＥＴＭ５、Ｍ６を付加することによりノー
ドＮ１に寄生する寄生容量（図示してない）といっしょ
にローパスフィルタを構成しており、サージ電圧の高周
波成分がＬＳＩ内部に入らないようにするよう動作す
る。この実施例では、スピードアップ容量Ｃ１１を構成
するＭＯＳＦＥＴＭ５、Ｍ６は、上記ローパスフィルタ
用容量と共通化でき、その分チップサイズを低減できる
という効果がある。
するＭＯＳＦＥＴＭ５、Ｍ６を付加することによりノー
ドＮ１に寄生する寄生容量（図示してない）といっしょ
にローパスフィルタを構成しており、サージ電圧の高周
波成分がＬＳＩ内部に入らないようにするよう動作す
る。この実施例では、スピードアップ容量Ｃ１１を構成
するＭＯＳＦＥＴＭ５、Ｍ６は、上記ローパスフィルタ
用容量と共通化でき、その分チップサイズを低減できる
という効果がある。
【００２７】図４には、本発明に係る入力回路の他の一
実施例の回路図が示されている。この実施例は、前記図
３の実施例の変形例であり、前記図３の実施例と異なる
のは、分圧回路を構成するＭＯＳＦＥＴＭ４が追加され
る。前記図３のＭＯＳＦＥＴＭ３のドレインと回路の接
地電位点Ｖｓｓの間に、ソース及びウェルが接続され、
かつゲート及びドレインが接続されたＭＯＳＦＥＴＭ４
が挿入される。このようにＭＯＳＦＥＴＭ４を挿入する
と、入力端子ＩＮの電位がさらに高い場合に対応でき
る。
実施例の回路図が示されている。この実施例は、前記図
３の実施例の変形例であり、前記図３の実施例と異なる
のは、分圧回路を構成するＭＯＳＦＥＴＭ４が追加され
る。前記図３のＭＯＳＦＥＴＭ３のドレインと回路の接
地電位点Ｖｓｓの間に、ソース及びウェルが接続され、
かつゲート及びドレインが接続されたＭＯＳＦＥＴＭ４
が挿入される。このようにＭＯＳＦＥＴＭ４を挿入する
と、入力端子ＩＮの電位がさらに高い場合に対応でき
る。
【００２８】例えば、電源電圧Ｖｄｄｑ＝１．５Ｖ、Ｍ
ＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧ＶＩＮの最
大値が４．８Ｖの場合、ｒ１：ｒ３：ｒ４＝１：１：１
に設定すればよい。ここで、ｒ１，ｒ３，ｒ４はそれぞ
れＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４の等価抵抗値である。
Ｖ２はノードＮ２の電圧であり、ＶＩＮは入力端子ＩＮ
の電圧である。この時、ノードＮ２の電圧Ｖ２は、抵抗
Ｒ１の抵抗値がｒ１，ｒ３，ｒ４より十分小さいことを
考慮すると、 Ｖ２＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ３＋ｒ４） ＝４．８×２／３＝３．２Ｖ となる。
ＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧ＶＩＮの最
大値が４．８Ｖの場合、ｒ１：ｒ３：ｒ４＝１：１：１
に設定すればよい。ここで、ｒ１，ｒ３，ｒ４はそれぞ
れＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４の等価抵抗値である。
Ｖ２はノードＮ２の電圧であり、ＶＩＮは入力端子ＩＮ
の電圧である。この時、ノードＮ２の電圧Ｖ２は、抵抗
Ｒ１の抵抗値がｒ１，ｒ３，ｒ４より十分小さいことを
考慮すると、 Ｖ２＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ３＋ｒ４） ＝４．８×２／３＝３．２Ｖ となる。
【００２９】上記のような分圧動作によって、入力回路
を構成するＭＯＳＦＥＴＭ９が耐圧不良を起こすことは
ない。また、ＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４は、ウェル
をそれぞれ電気的に分離してそれぞれのソースに接続し
ているので、ＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４には最大
１．６Ｖの電圧しか印加されず、耐圧不良を起こすこと
はない。
を構成するＭＯＳＦＥＴＭ９が耐圧不良を起こすことは
ない。また、ＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４は、ウェル
をそれぞれ電気的に分離してそれぞれのソースに接続し
ているので、ＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４には最大
１．６Ｖの電圧しか印加されず、耐圧不良を起こすこと
はない。
【００３０】図５には、本発明に係る入力回路の他の一
実施例の回路図が示されている。この実施例は、前記図
４の実施例の変形例であり、前記図４と異なるのは、Ｍ
ＯＳＦＥＴＭ１のドレインと第１のノードＮ２の間に、
ソース及びウェルが接続され、かつゲート及びドレイン
が接続されたＭＯＳＦＥＴＭ２を挿入した点と、キャパ
シタを形成するＭＯＳＦＥＴＭ５，Ｍ６と直列にＭＯＳ
ＦＥＴＭ７，Ｍ８を挿入した点である。言い換えるなら
ば、ＭＯＳＦＥＴＭ２の両端に上記ＭＯＳＦＥＴＭ７，
Ｍ８からなるキャパシタを並列に接続するものである。
この実施例では、上記入力端子ＩＮに入力される信号の
電位レベルが上記回路の接地電位Ｖｓｓより高い場合
（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１，Ｍ２を
Ｐチャネル型のＭＯＳＦＥＴとし、さらに、キャパシタ
を構成するＭ５、Ｍ６、Ｍ７、Ｍ８をＰチャネル型のＭ
ＯＳＦＥＴとしている。
実施例の回路図が示されている。この実施例は、前記図
４の実施例の変形例であり、前記図４と異なるのは、Ｍ
ＯＳＦＥＴＭ１のドレインと第１のノードＮ２の間に、
ソース及びウェルが接続され、かつゲート及びドレイン
が接続されたＭＯＳＦＥＴＭ２を挿入した点と、キャパ
シタを形成するＭＯＳＦＥＴＭ５，Ｍ６と直列にＭＯＳ
ＦＥＴＭ７，Ｍ８を挿入した点である。言い換えるなら
ば、ＭＯＳＦＥＴＭ２の両端に上記ＭＯＳＦＥＴＭ７，
Ｍ８からなるキャパシタを並列に接続するものである。
この実施例では、上記入力端子ＩＮに入力される信号の
電位レベルが上記回路の接地電位Ｖｓｓより高い場合
（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１，Ｍ２を
Ｐチャネル型のＭＯＳＦＥＴとし、さらに、キャパシタ
を構成するＭ５、Ｍ６、Ｍ７、Ｍ８をＰチャネル型のＭ
ＯＳＦＥＴとしている。
【００３１】この実施例のようにＭＯＳＦＥＴＭ２を挿
入すると、入力端子ＩＮの入力電圧ＶＩＮの電位がさら
に高い場合に対応できる。例えばＶｄｄｑ＝１．５Ｖ、
ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧ＶＩＮの
最大値が６．４Ｖの場合、ｒ１：ｒ２：ｒ３：ｒ４＝
１：１：１：１に設定すればよい。ここで、ｒ１，ｒ
２，ｒ３，ｒ４はそれぞれＭＯＳＦＥＴＭ１，Ｍ２，Ｍ
３，Ｍ４の等価抵抗値である。Ｖ３はノードＮ３の電
圧、ＶＩＮは入力端子ＩＮの電圧である。この時、ノー
ドＮ３の電圧Ｖ３は、抵抗Ｒ１の抵抗値がｒ１，ｒ２，
ｒ３，ｒ４より十分小さいことを考慮すると、 Ｖ３＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ２＋ｒ３＋ｒ４） ＝６．４×２／４＝３．２Ｖとなる。
入すると、入力端子ＩＮの入力電圧ＶＩＮの電位がさら
に高い場合に対応できる。例えばＶｄｄｑ＝１．５Ｖ、
ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧ＶＩＮの
最大値が６．４Ｖの場合、ｒ１：ｒ２：ｒ３：ｒ４＝
１：１：１：１に設定すればよい。ここで、ｒ１，ｒ
２，ｒ３，ｒ４はそれぞれＭＯＳＦＥＴＭ１，Ｍ２，Ｍ
３，Ｍ４の等価抵抗値である。Ｖ３はノードＮ３の電
圧、ＶＩＮは入力端子ＩＮの電圧である。この時、ノー
ドＮ３の電圧Ｖ３は、抵抗Ｒ１の抵抗値がｒ１，ｒ２，
ｒ３，ｒ４より十分小さいことを考慮すると、 Ｖ３＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ２＋ｒ３＋ｒ４） ＝６．４×２／４＝３．２Ｖとなる。
【００３２】上記入力回路においては、ＭＯＳＦＥＴＭ
９が耐圧不良を起こすことはない。また、ＭＯＳＦＥＴ
Ｍ１，Ｍ２，Ｍ３，Ｍ４は、ウェルをそれぞれ電気的に
分離してそれぞれのソースに接続しているので、ＭＯＳ
ＦＥＴＭ１，Ｍ２，Ｍ３，Ｍ４には最大１．６Ｖの電圧
しか印加されず、耐圧不良を起こすことはない。また、
ＭＯＳＦＥＴＭ５，Ｍ６，Ｍ７，Ｍ８のウェルを他のＭ
ＯＳＦＥＴ等のウエルと電気的に分離して、それぞれの
ソースに接続しているので、ＭＯＳＦＥＴＭ５，Ｍ６，
Ｍ７，Ｍ８には最大１．６Ｖの電圧しか印加されず、耐
圧不良を起こすことはない。
９が耐圧不良を起こすことはない。また、ＭＯＳＦＥＴ
Ｍ１，Ｍ２，Ｍ３，Ｍ４は、ウェルをそれぞれ電気的に
分離してそれぞれのソースに接続しているので、ＭＯＳ
ＦＥＴＭ１，Ｍ２，Ｍ３，Ｍ４には最大１．６Ｖの電圧
しか印加されず、耐圧不良を起こすことはない。また、
ＭＯＳＦＥＴＭ５，Ｍ６，Ｍ７，Ｍ８のウェルを他のＭ
ＯＳＦＥＴ等のウエルと電気的に分離して、それぞれの
ソースに接続しているので、ＭＯＳＦＥＴＭ５，Ｍ６，
Ｍ７，Ｍ８には最大１．６Ｖの電圧しか印加されず、耐
圧不良を起こすことはない。
【００３３】上記入力端子ＩＮに入力される信号の電位
レベルが上記回路の接地電位Ｖｓｓの電位レベルより高
い場合（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１を
Ｐチャネル型のＭＯＳＦＥＴとしているので、ウェルと
基板または深いウェルとで形成されるＰＮ接合が順バイ
アスになるのを防止することができる。例えばこの実施
例において、ＭＯＳＦＥＴＭ１をＮチャネル型のＭＯＳ
ＦＥＴで構成すると、かかるＭＯＳＦＥＴＭ１が形成さ
れるＰウェルは、通常最も高い電位の電源Ｖｄｄｓ（例
えば２．５Ｖ）に接続されたＮ型の基板または深いウェ
ルと接することになる。
レベルが上記回路の接地電位Ｖｓｓの電位レベルより高
い場合（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１を
Ｐチャネル型のＭＯＳＦＥＴとしているので、ウェルと
基板または深いウェルとで形成されるＰＮ接合が順バイ
アスになるのを防止することができる。例えばこの実施
例において、ＭＯＳＦＥＴＭ１をＮチャネル型のＭＯＳ
ＦＥＴで構成すると、かかるＭＯＳＦＥＴＭ１が形成さ
れるＰウェルは、通常最も高い電位の電源Ｖｄｄｓ（例
えば２．５Ｖ）に接続されたＮ型の基板または深いウェ
ルと接することになる。
【００３４】先に述べたように、ＭＯＳＦＥＴＭ１のウ
ェルはソースに接続されるので、入力端子の入力電圧Ｖ
ＩＮが３．６Ｖになった時、ＭＯＳＦＥＴＭ１のウェル
は２．７Ｖ（＝３．６Ｖ×３／４）になる。従ってウェ
ルと基板または深いウェルとで形成されるＰＮ接合が
０．２Ｖに順バイアスされ、電気的なアイソレーション
が破壊されるだけでなく、極めて大きな基板電流が流
れ、ラッチアップを引き起こす可能性もある。これに対
し、ＭＯＳＦＥＴＭ１をＰチャネル型のＭＯＳＦＥＴで
構成すると、このＭＯＳＦＥＴを構成するＮウェルは、
最も低い電位の電源Ｖｓｓ＝０Ｖに接続されたＰ型の基
板または深いウェルと接することになる。これに対し
て、ＭＯＳＦＥＴＭ１のウェルはソースに接続されるの
で、ＭＯＳＦＥＴＭ１のウェルは０〜３．６Ｖの間で変
化し、従ってウェルと基板または深いウェルとで形成さ
れるＰＮ接合は順バイアスされることはない。
ェルはソースに接続されるので、入力端子の入力電圧Ｖ
ＩＮが３．６Ｖになった時、ＭＯＳＦＥＴＭ１のウェル
は２．７Ｖ（＝３．６Ｖ×３／４）になる。従ってウェ
ルと基板または深いウェルとで形成されるＰＮ接合が
０．２Ｖに順バイアスされ、電気的なアイソレーション
が破壊されるだけでなく、極めて大きな基板電流が流
れ、ラッチアップを引き起こす可能性もある。これに対
し、ＭＯＳＦＥＴＭ１をＰチャネル型のＭＯＳＦＥＴで
構成すると、このＭＯＳＦＥＴを構成するＮウェルは、
最も低い電位の電源Ｖｓｓ＝０Ｖに接続されたＰ型の基
板または深いウェルと接することになる。これに対し
て、ＭＯＳＦＥＴＭ１のウェルはソースに接続されるの
で、ＭＯＳＦＥＴＭ１のウェルは０〜３．６Ｖの間で変
化し、従ってウェルと基板または深いウェルとで形成さ
れるＰＮ接合は順バイアスされることはない。
【００３５】同様に、上記入力端子ＩＮに入力される信
号の電位レベルが上記回路の接地電位Ｖｓｓの電位レベ
ルより高い場合を想定し、ＭＯＳＦＥＴＭ５，Ｍ６をＰ
チャネル型のＭＯＳＦＥＴとしているので、ウェルと基
板または深いウェルとで形成されるＰＮ接合が順バイア
スになるのを防止することができる。
号の電位レベルが上記回路の接地電位Ｖｓｓの電位レベ
ルより高い場合を想定し、ＭＯＳＦＥＴＭ５，Ｍ６をＰ
チャネル型のＭＯＳＦＥＴとしているので、ウェルと基
板または深いウェルとで形成されるＰＮ接合が順バイア
スになるのを防止することができる。
【００３６】図６には、本発明に係る入力回路の他の一
実施例の回路図が示されている。この実施例は、前記図
３の実施例の変形例であり、前記図３と異なるのは、ク
ランプ用ＭＯＳＦＥＴＭ９を省略した点である。例えば
電源電圧Ｖｄｄｑ＝１．５Ｖ、入力段回路ＢＵＦ１を構
成するＭＯＳＦＥＴの耐圧が１．８Ｖ、入力電圧ＶＩＮ
の最大値が３．６Ｖの場合、ｒ１／ｒ３＝１に設定すれ
ばよい。ここで、ｒ１，ｒ３はそれぞれＭＯＳＦＥＴＭ
１，Ｍ３の等価抵抗値であり、Ｖ２はノードＮ２の電
圧、ＶＩＮは入力ＩＮの電圧である。この時、ノードＮ
２の電圧Ｖ２は、 Ｖ２＝ＶＩＮ×ｒ３／（ｒ１＋ｒ３） ＝３．６×１／２＝１．８Ｖ となるので、入力段回路
ＢＵＦ１を構成するＭＯＳＦＥＴが耐圧不良を起こすこ
とはない。そして、上記電圧クランプ用ＭＯＳＦＥＴＭ
９を削除した分、信号電圧速度を速くすることができ
る。
実施例の回路図が示されている。この実施例は、前記図
３の実施例の変形例であり、前記図３と異なるのは、ク
ランプ用ＭＯＳＦＥＴＭ９を省略した点である。例えば
電源電圧Ｖｄｄｑ＝１．５Ｖ、入力段回路ＢＵＦ１を構
成するＭＯＳＦＥＴの耐圧が１．８Ｖ、入力電圧ＶＩＮ
の最大値が３．６Ｖの場合、ｒ１／ｒ３＝１に設定すれ
ばよい。ここで、ｒ１，ｒ３はそれぞれＭＯＳＦＥＴＭ
１，Ｍ３の等価抵抗値であり、Ｖ２はノードＮ２の電
圧、ＶＩＮは入力ＩＮの電圧である。この時、ノードＮ
２の電圧Ｖ２は、 Ｖ２＝ＶＩＮ×ｒ３／（ｒ１＋ｒ３） ＝３．６×１／２＝１．８Ｖ となるので、入力段回路
ＢＵＦ１を構成するＭＯＳＦＥＴが耐圧不良を起こすこ
とはない。そして、上記電圧クランプ用ＭＯＳＦＥＴＭ
９を削除した分、信号電圧速度を速くすることができ
る。
【００３７】図７には、本発明に係る入力回路の更に他
の一実施例の回路図が示されている。この実施例は、前
記図４の実施例の変形例であり、前記図４と異なるの
は、クランプ用ＭＯＳＦＥＴＭ９及び２段型の入力バッ
ファ（ＢＵＦ１及びＢＵＦ２）をインバータに置き換え
た点である。既に述べたように、図４の実施例では、例
えば電源電圧Ｖｄｄｑ＝１．５Ｖの場合は、ノードＮ２
に１．５Ｖ以上の電圧が入力されると、ノードＮ４の電
位は１．５Ｖ−Ｖｔにクランプされ、それ以上の電圧に
はならない。
の一実施例の回路図が示されている。この実施例は、前
記図４の実施例の変形例であり、前記図４と異なるの
は、クランプ用ＭＯＳＦＥＴＭ９及び２段型の入力バッ
ファ（ＢＵＦ１及びＢＵＦ２）をインバータに置き換え
た点である。既に述べたように、図４の実施例では、例
えば電源電圧Ｖｄｄｑ＝１．５Ｖの場合は、ノードＮ２
に１．５Ｖ以上の電圧が入力されると、ノードＮ４の電
位は１．５Ｖ−Ｖｔにクランプされ、それ以上の電圧に
はならない。
【００３８】言い換えると、電源電圧Ｖｄｄｑが決まる
とノードＮ４の高電位はＶｄｄｑ−Ｖｔ、低電位は０Ｖ
に一意的に決まってしまう。従って、バッファＢＵＦ１
の論理しきい値は、例えば（Ｖｄｄｑ−Ｖｔ）／２＝
（１．５−０．５）／２＝０．５Ｖ（ここでＶｔ＝０．
５Ｖの場合）といったように、電源電圧Ｖｄｄｑの電位
に対応させて設定する必要がある。このため、バッファ
ＢＵＦ１にはこの論理しきい値を決めるための参照電位
Ｖｒｅｆが必要となる。
とノードＮ４の高電位はＶｄｄｑ−Ｖｔ、低電位は０Ｖ
に一意的に決まってしまう。従って、バッファＢＵＦ１
の論理しきい値は、例えば（Ｖｄｄｑ−Ｖｔ）／２＝
（１．５−０．５）／２＝０．５Ｖ（ここでＶｔ＝０．
５Ｖの場合）といったように、電源電圧Ｖｄｄｑの電位
に対応させて設定する必要がある。このため、バッファ
ＢＵＦ１にはこの論理しきい値を決めるための参照電位
Ｖｒｅｆが必要となる。
【００３９】上記ＭＯＳＦＥＴＭ９を省略すると、ノー
ドＮ２の電位をｒ１，ｒ３，ｒ４の比で設定できる。
（ここで、ｒ１，ｒ３，ｒ４はそれぞれＭＯＳＦＥＴＭ
１，Ｍ３，Ｍ４の等価抵抗値であり、インバータ回路で
構成されたＢＵＦ１の論理しきい値を自由に設定でき
る。例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、入力電圧ＶＩ
Ｎの最大値が３．３Ｖの場合、ｒ１：ｒ３：ｒ４＝１．
８：０．７５：０．７５に設定すると、ノードＮ２の電
圧Ｖ２は、抵抗Ｒ１の抵抗値がｒ１，ｒ３，ｒ４より十
分小さいことを考慮すると、 Ｖ２＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ３＋ｒ４） ＝３．３×１．５／３．３＝１．５Ｖとなるので、論理
しきい値がＶｄｄｑ／２＝０．７５Ｖのようなインバー
タ回路をバッファＢＵＦ１として使用することができる
ようになる。
ドＮ２の電位をｒ１，ｒ３，ｒ４の比で設定できる。
（ここで、ｒ１，ｒ３，ｒ４はそれぞれＭＯＳＦＥＴＭ
１，Ｍ３，Ｍ４の等価抵抗値であり、インバータ回路で
構成されたＢＵＦ１の論理しきい値を自由に設定でき
る。例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、入力電圧ＶＩ
Ｎの最大値が３．３Ｖの場合、ｒ１：ｒ３：ｒ４＝１．
８：０．７５：０．７５に設定すると、ノードＮ２の電
圧Ｖ２は、抵抗Ｒ１の抵抗値がｒ１，ｒ３，ｒ４より十
分小さいことを考慮すると、 Ｖ２＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ３＋ｒ４） ＝３．３×１．５／３．３＝１．５Ｖとなるので、論理
しきい値がＶｄｄｑ／２＝０．７５Ｖのようなインバー
タ回路をバッファＢＵＦ１として使用することができる
ようになる。
【００４０】図８には、この発明に係る入力回路を構成
するＭＯＳＦＥＴの一実施例のレイアウト図が示されて
いる。同図においては、前記図４に示したＭＯＳＦＥＴ
Ｍ１、Ｍ３〜Ｍ６のレイアウト例が示されている。Ｗは
ウェル、Ｌは活性領域、Ｇはゲートを示している。この
実施例では、各ＭＯＳＦＥＴＭ１、Ｍ３〜Ｍ６のウェル
Ｗをそれぞれ電気的に分離して、それぞれのソースに接
続している。このため、これらのＭＯＳＦＥＴＭ１、Ｍ
３〜Ｍ６は耐圧不良を起こすことはない。
するＭＯＳＦＥＴの一実施例のレイアウト図が示されて
いる。同図においては、前記図４に示したＭＯＳＦＥＴ
Ｍ１、Ｍ３〜Ｍ６のレイアウト例が示されている。Ｗは
ウェル、Ｌは活性領域、Ｇはゲートを示している。この
実施例では、各ＭＯＳＦＥＴＭ１、Ｍ３〜Ｍ６のウェル
Ｗをそれぞれ電気的に分離して、それぞれのソースに接
続している。このため、これらのＭＯＳＦＥＴＭ１、Ｍ
３〜Ｍ６は耐圧不良を起こすことはない。
【００４１】図９には、この発明に係る入力回路を構成
するＭＯＳＦＥＴの他の一実施例のレイアウト図が示さ
れている。同図においては、前記図５に示したＭＯＳＦ
ＥＴＭ１〜Ｍ８のレイアウト例が示されている。Ｗはウ
ェル、Ｌは活性領域、Ｇはゲートを示している。この実
施例においても、ＭＯＳＦＥＴＭ１〜Ｍ８のウェルＷを
それぞれ電気的に分離して、それぞれのソースに接続し
ている。このため、これらのＭＯＳＦＥＴＭ１〜Ｍ８が
入力電圧ＶＩＮを分担するものであるので、ＭＯＳＦＥ
ＴＭ１〜Ｍ８において耐圧不良を起こすことはない。
するＭＯＳＦＥＴの他の一実施例のレイアウト図が示さ
れている。同図においては、前記図５に示したＭＯＳＦ
ＥＴＭ１〜Ｍ８のレイアウト例が示されている。Ｗはウ
ェル、Ｌは活性領域、Ｇはゲートを示している。この実
施例においても、ＭＯＳＦＥＴＭ１〜Ｍ８のウェルＷを
それぞれ電気的に分離して、それぞれのソースに接続し
ている。このため、これらのＭＯＳＦＥＴＭ１〜Ｍ８が
入力電圧ＶＩＮを分担するものであるので、ＭＯＳＦＥ
ＴＭ１〜Ｍ８において耐圧不良を起こすことはない。
【００４２】図１０には、この発明に係る入力回路を構
成するＭＯＳＦＥＴの一実施例の素子構造断面図が示さ
れている。この実施例は、前記図２等の入力回路に用い
られるＭＯＳＦＥＴＭ１とＭ３の構造例が示されてい
る。ＳＵＢは半導体基板、Ｗはウェル、ＳはＭＯＳＦＥ
Ｔのソース、Ｄはドレイン、Ｇはゲートをそれぞれ示し
ている。この実施例では、上記ＳＵＢ、Ｓ、ＤがＰ型、
ＷがＮ型で、ＭＯＳＦＥＴＭ１とＭ３は共にＰチャネル
型のＭＯＳＦＥＴとなっている。
成するＭＯＳＦＥＴの一実施例の素子構造断面図が示さ
れている。この実施例は、前記図２等の入力回路に用い
られるＭＯＳＦＥＴＭ１とＭ３の構造例が示されてい
る。ＳＵＢは半導体基板、Ｗはウェル、ＳはＭＯＳＦＥ
Ｔのソース、Ｄはドレイン、Ｇはゲートをそれぞれ示し
ている。この実施例では、上記ＳＵＢ、Ｓ、ＤがＰ型、
ＷがＮ型で、ＭＯＳＦＥＴＭ１とＭ３は共にＰチャネル
型のＭＯＳＦＥＴとなっている。
【００４３】上記ＭＯＳＦＥＴＭ１、Ｍ３のウェルＷを
それぞれ電気的に分離して、それぞれのソースに接続し
ている。このため、これらのＭＯＳＦＥＴＭ１、Ｍ３に
おいて耐圧不良を起こすことはない。そして、前記説明
したように、上記入力端子ＩＮに入力される信号の電位
レベルが上記回路の接地電位Ｖｓｓの電位レベルより高
い場合（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１を
Ｐチャネル型のＭＯＳＦＥＴとしているので、ウェルＷ
と基板ＳＵＢとで形成されるＰＮ接合が順バイアスにな
るのを防止することができる。
それぞれ電気的に分離して、それぞれのソースに接続し
ている。このため、これらのＭＯＳＦＥＴＭ１、Ｍ３に
おいて耐圧不良を起こすことはない。そして、前記説明
したように、上記入力端子ＩＮに入力される信号の電位
レベルが上記回路の接地電位Ｖｓｓの電位レベルより高
い場合（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１を
Ｐチャネル型のＭＯＳＦＥＴとしているので、ウェルＷ
と基板ＳＵＢとで形成されるＰＮ接合が順バイアスにな
るのを防止することができる。
【００４４】図１１には、この発明に係る入力回路を構
成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が
示されている。この実施例は、前記図２等の入力回路に
用いられるＭＯＳＦＥＴＭ１とＭ３をＮチャネルＭＯＳ
ＦＥＴに置き換えた場合の構造例が示されている。ＳＵ
Ｂは半導体基板、ＤＷは深いウェル、Ｗはウェル、Ｓは
ＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲートを示
しており、３重ウェル構造になっている。本例では、Ｄ
Ｗ、Ｓ、ＤがＮ型、ＳＵＢ、ＷがＰ型で、ＭＯＳＦＥＴ
Ｍ１とＭ３は共にＮチャネル型のＭＯＳＦＥＴとなって
いる。本例でも、ＭＯＳＦＥＴのウェルＷをそれぞれ電
気的に分離して、それぞれのソースＳに接続している。
このため、これらのＭＯＳＦＥＴは耐圧不良を起こすこ
とはない。
成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が
示されている。この実施例は、前記図２等の入力回路に
用いられるＭＯＳＦＥＴＭ１とＭ３をＮチャネルＭＯＳ
ＦＥＴに置き換えた場合の構造例が示されている。ＳＵ
Ｂは半導体基板、ＤＷは深いウェル、Ｗはウェル、Ｓは
ＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲートを示
しており、３重ウェル構造になっている。本例では、Ｄ
Ｗ、Ｓ、ＤがＮ型、ＳＵＢ、ＷがＰ型で、ＭＯＳＦＥＴ
Ｍ１とＭ３は共にＮチャネル型のＭＯＳＦＥＴとなって
いる。本例でも、ＭＯＳＦＥＴのウェルＷをそれぞれ電
気的に分離して、それぞれのソースＳに接続している。
このため、これらのＭＯＳＦＥＴは耐圧不良を起こすこ
とはない。
【００４５】図１２には、この発明に係る入力回路を構
成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が
示されている。この実施例は、例えば図５のＭＯＳＦＥ
ＴＭ１とＭ５をＮチャネル型のＭＯＳＦＥＴに置き換え
た場合の構造例が示されている。ＳＵＢは半導体基板、
ＤＷは深いウェル、Ｗはウェル、ＳはＭＯＳＦＥＴのソ
ース、Ｄはドレイン、Ｇはゲートを示しており、３重ウ
エル構造になっている。
成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が
示されている。この実施例は、例えば図５のＭＯＳＦＥ
ＴＭ１とＭ５をＮチャネル型のＭＯＳＦＥＴに置き換え
た場合の構造例が示されている。ＳＵＢは半導体基板、
ＤＷは深いウェル、Ｗはウェル、ＳはＭＯＳＦＥＴのソ
ース、Ｄはドレイン、Ｇはゲートを示しており、３重ウ
エル構造になっている。
【００４６】この実施例では、ＤＷ、Ｓ、ＤがＮ型、Ｓ
ＵＢ、ＷがＰ型で、ＭＯＳＦＥＴＭ１とＭ５は共にＮチ
ャネル型のＭＯＳＦＥＴとなっている。本例でも、ＭＯ
ＳＦＥＴのウェルＷをそれぞれ電気的に分離してそれぞ
れのソースＳに接続し、さらに、深いウェルＤＷをそれ
ぞれ電気的に分離して、それぞれのドレインに接続して
いる。このため、これらのＭＯＳＦＥＴＭ１、Ｍ５は耐
圧不良を起こすことはなく、さらに、ＷとＤＷで構成さ
れるＰＮ接合が順バイアスになるのを防止することがで
きる。
ＵＢ、ＷがＰ型で、ＭＯＳＦＥＴＭ１とＭ５は共にＮチ
ャネル型のＭＯＳＦＥＴとなっている。本例でも、ＭＯ
ＳＦＥＴのウェルＷをそれぞれ電気的に分離してそれぞ
れのソースＳに接続し、さらに、深いウェルＤＷをそれ
ぞれ電気的に分離して、それぞれのドレインに接続して
いる。このため、これらのＭＯＳＦＥＴＭ１、Ｍ５は耐
圧不良を起こすことはなく、さらに、ＷとＤＷで構成さ
れるＰＮ接合が順バイアスになるのを防止することがで
きる。
【００４７】図１３には、この発明に係る入力回路を構
成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が
示されている。同図においては、ＭＯＳＦＥＴＭ１、Ｍ
５、Ｍ６及びＭ３と、ＭＯＳＦＥＴＭ４、Ｍ９及びＭＢ
１を上下に分割して示しているが、両者はＡ〜Ｃで結合
されるものである。この実施例では、図４のＭＯＳＦＥ
ＴＭ１、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、ＭＢ１の構造
例が示されている。ＳＵＢは半導体基板、Ｗはウェル、
ＳはＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲート
を示している。本例では、ＳＵＢはＰ型、ＤＷはＮ型で
あり、ＭＯＳＦＥＴＭ１、Ｍ３、Ｍ４、Ｍ５、Ｍ６のＷ
はＮ型、Ｓ、ＤはＰ型、ＭＯＳＦＥＴＭ９、ＭＢ１のＷ
はＰ型、Ｓ、ＤはＮ型である。
成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が
示されている。同図においては、ＭＯＳＦＥＴＭ１、Ｍ
５、Ｍ６及びＭ３と、ＭＯＳＦＥＴＭ４、Ｍ９及びＭＢ
１を上下に分割して示しているが、両者はＡ〜Ｃで結合
されるものである。この実施例では、図４のＭＯＳＦＥ
ＴＭ１、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、ＭＢ１の構造
例が示されている。ＳＵＢは半導体基板、Ｗはウェル、
ＳはＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲート
を示している。本例では、ＳＵＢはＰ型、ＤＷはＮ型で
あり、ＭＯＳＦＥＴＭ１、Ｍ３、Ｍ４、Ｍ５、Ｍ６のＷ
はＮ型、Ｓ、ＤはＰ型、ＭＯＳＦＥＴＭ９、ＭＢ１のＷ
はＰ型、Ｓ、ＤはＮ型である。
【００４８】従って、ＭＯＳＦＥＴＭ１、Ｍ３、Ｍ４、
Ｍ５、Ｍ６はＰチャネル型のＭＯＳＦＥＴ、ＭＯＳＦＥ
ＴＭ９、ＭＢ１はＮチャネル型のＭＯＳＦＥＴである。
本例でも、ＭＯＳＦＥＴのウェルＷをそれぞれ電気的に
分離して、それぞれのソースＳに接続している。このた
め、全てのゲート酸化膜厚を同じにしても、ＭＯＳＦＥ
Ｔは耐圧不良を起こすことはない。
Ｍ５、Ｍ６はＰチャネル型のＭＯＳＦＥＴ、ＭＯＳＦＥ
ＴＭ９、ＭＢ１はＮチャネル型のＭＯＳＦＥＴである。
本例でも、ＭＯＳＦＥＴのウェルＷをそれぞれ電気的に
分離して、それぞれのソースＳに接続している。このた
め、全てのゲート酸化膜厚を同じにしても、ＭＯＳＦＥ
Ｔは耐圧不良を起こすことはない。
【００４９】図１４には、この発明が適用されるスタテ
ィック型ＲＡＭの一実施例のブロック図が示されてい
る。同図は、半導体基板上に形成される各回路ブロック
の幾何学的な配置に合わせて各回路ブロックの配置例を
示している。本図でＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜Ｍ
ＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、
メモリセルがアレイ状に配置されたセルアレイであり、
ＭＷＤはメインワードドライバ、Ｉ／Ｏは入出力回路、
ＡＤＲはアドレスバッファ、ＣＮＴＲは制御回路、ＲＥ
Ｇ／ＰＤＥＣはプリデコーダ等、ＤＱはデータ出力回路
である。本例ではセンタパッド方式の例を示しており、
このためＩ／Ｏ回路もチップの中央に位置している。
ィック型ＲＡＭの一実施例のブロック図が示されてい
る。同図は、半導体基板上に形成される各回路ブロック
の幾何学的な配置に合わせて各回路ブロックの配置例を
示している。本図でＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜Ｍ
ＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、
メモリセルがアレイ状に配置されたセルアレイであり、
ＭＷＤはメインワードドライバ、Ｉ／Ｏは入出力回路、
ＡＤＲはアドレスバッファ、ＣＮＴＲは制御回路、ＲＥ
Ｇ／ＰＤＥＣはプリデコーダ等、ＤＱはデータ出力回路
である。本例ではセンタパッド方式の例を示しており、
このためＩ／Ｏ回路もチップの中央に位置している。
【００５０】ＦＵＳＥはヒューズ回路であり、メモリア
レイ欠陥救済等に用いられる。ＶＲＥＦは入力信号を取
り込むための参照電圧を形成する。ＶＧは内部電圧発生
回路であり、ＤＬＬはクロックの同期化回路であり、Ｊ
ＴＡＧ ＴＡＰはテスト回路である。前期説明した入力
回路は、Ｉ／Ｏ回路に配置され、上記テスト回路ＪＴＡ
Ｇ ＴＡＰに向けた３つの入力信号ＴＣＫ，ＴＭＳ及び
ＴＤＩの取り込みを行うものである。また、上記テスト
回路ＪＴＡＧ ＴＡＰからの出力信号ＴＤＯに対応した
出力回路も設けられる。他の入出力回路Ｉ／Ｏやアドレ
スバッファＡＤＲ等は、前期説明した入力回路とは異な
り、後述するような小振幅で高速なデータの入力が可能
であり、上記データ出力回路ＤＱもそれに対応した小振
幅のデータ出力を行う。
レイ欠陥救済等に用いられる。ＶＲＥＦは入力信号を取
り込むための参照電圧を形成する。ＶＧは内部電圧発生
回路であり、ＤＬＬはクロックの同期化回路であり、Ｊ
ＴＡＧ ＴＡＰはテスト回路である。前期説明した入力
回路は、Ｉ／Ｏ回路に配置され、上記テスト回路ＪＴＡ
Ｇ ＴＡＰに向けた３つの入力信号ＴＣＫ，ＴＭＳ及び
ＴＤＩの取り込みを行うものである。また、上記テスト
回路ＪＴＡＧ ＴＡＰからの出力信号ＴＤＯに対応した
出力回路も設けられる。他の入出力回路Ｉ／Ｏやアドレ
スバッファＡＤＲ等は、前期説明した入力回路とは異な
り、後述するような小振幅で高速なデータの入力が可能
であり、上記データ出力回路ＤＱもそれに対応した小振
幅のデータ出力を行う。
【００５１】図１５には、この発明に係る半導体装置を
用いたシステムの一実施例のブロック図が示されてい
る。異なる電圧の入出力インターフェースを有する複数
のＬＳＩ／ＩＣ（ＣＰＵ、ＣｏｎｔｒｏｌＩＣ、ＳＲＡ
Ｍ）で構成されるシステムにおいて、１個のＬＳＩ／Ｉ
Ｃ（ＳＲＡＭ）が低電圧入力インターフェースを有する
ピン（ＣＫ，ＡＤＲ，ＤＱ）と高電圧入力インターフェ
ースを有するピン（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）
の両方を備えている。
用いたシステムの一実施例のブロック図が示されてい
る。異なる電圧の入出力インターフェースを有する複数
のＬＳＩ／ＩＣ（ＣＰＵ、ＣｏｎｔｒｏｌＩＣ、ＳＲＡ
Ｍ）で構成されるシステムにおいて、１個のＬＳＩ／Ｉ
Ｃ（ＳＲＡＭ）が低電圧入力インターフェースを有する
ピン（ＣＫ，ＡＤＲ，ＤＱ）と高電圧入力インターフェ
ースを有するピン（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）
の両方を備えている。
【００５２】この実施例のシステムでは、システム性能
を左右するコア部分に最先端のプロセス技術を採用した
ＬＳＩ／ＩＣを使用し、性能にあまり関与しないテスト
／評価用制御部分に前世代または前々世代のプロセス技
術を採用したＬＳＩを使用している。つまり、ＣＰＵと
ＳＲＡＭは最先端のＬＳＩを使用し、テストのためのＣ
ｏｎｔｒｏｌＩＣは、前世代または前々世代のプロセス
技術を用いて形成される。ＳＲＡＭにおいては、コア部
に関わる入出力インターフェースとテスト／評価用制御
部に関わる入出力インターフェースの両方をサポートす
る必要があり、コア部に関わる入出力インターフェース
として１．５Ｖ振幅のＨＳＴＬが用いられ、テスト／評
価用制御部関わる入出力インターフェースとして３．３
Ｖ振幅のＬＶＣＭＯＳが用いられる。
を左右するコア部分に最先端のプロセス技術を採用した
ＬＳＩ／ＩＣを使用し、性能にあまり関与しないテスト
／評価用制御部分に前世代または前々世代のプロセス技
術を採用したＬＳＩを使用している。つまり、ＣＰＵと
ＳＲＡＭは最先端のＬＳＩを使用し、テストのためのＣ
ｏｎｔｒｏｌＩＣは、前世代または前々世代のプロセス
技術を用いて形成される。ＳＲＡＭにおいては、コア部
に関わる入出力インターフェースとテスト／評価用制御
部に関わる入出力インターフェースの両方をサポートす
る必要があり、コア部に関わる入出力インターフェース
として１．５Ｖ振幅のＨＳＴＬが用いられ、テスト／評
価用制御部関わる入出力インターフェースとして３．３
Ｖ振幅のＬＶＣＭＯＳが用いられる。
【００５３】ＳＲＡＭは、上記コア部に関わる高速な信
号の読み出しや書き込みを可能とするために、前期１．
５Ｖ振幅の信号に適合すべく、薄いゲート絶縁膜のＭＯ
ＳＦＥＴを用いて構成される。この実施例では、上記コ
ア部に用いられるＭＯＳＦＥＴと同じプロセスで形成さ
れるＭＯＳＦＥＴを用いて前期実施例で説明したような
上記テスト／評価用制御部関わる入出力インターフェー
ス用の入力回路が構成される。これにより、プロセスを
複雑にせずに、ＭＯＳＦＥＴの耐圧不良を防止の向上を
図ったＳＲＡＭを得ることができる。
号の読み出しや書き込みを可能とするために、前期１．
５Ｖ振幅の信号に適合すべく、薄いゲート絶縁膜のＭＯ
ＳＦＥＴを用いて構成される。この実施例では、上記コ
ア部に用いられるＭＯＳＦＥＴと同じプロセスで形成さ
れるＭＯＳＦＥＴを用いて前期実施例で説明したような
上記テスト／評価用制御部関わる入出力インターフェー
ス用の入力回路が構成される。これにより、プロセスを
複雑にせずに、ＭＯＳＦＥＴの耐圧不良を防止の向上を
図ったＳＲＡＭを得ることができる。
【００５４】上記テスト／評価用制御部関わるＣｏｎｔ
ｒｏｌＩＣは、前世代または前々世代のプロセス技術を
用いて形成されるものであり、テスト／評価の内容が同
じなら既存のＣｏｎｔｒｏｌＩＣを流用することもでき
るので、システムの開発設計が容易でしかも半導体装置
の耐圧不良を防止したシステムを構築することができ
る。
ｒｏｌＩＣは、前世代または前々世代のプロセス技術を
用いて形成されるものであり、テスト／評価の内容が同
じなら既存のＣｏｎｔｒｏｌＩＣを流用することもでき
るので、システムの開発設計が容易でしかも半導体装置
の耐圧不良を防止したシステムを構築することができ
る。
【００５５】以上述べてきたように本発明を用いると、
入力回路に高い電圧が入力されても、入力回路を構成す
るＭＯＳＦＥＴが耐圧不良を起こさないようにすること
ができる。また、本発明で使用する抵抗をＭＯＳＦＥＴ
を用いて実現した場合、このＭＯＳＦＥＴの耐圧不良を
防止し、かつウェルと基板または深いウェルとで形成さ
れるＰＮ接合が順バイアスになるのを防止することがで
きる。
入力回路に高い電圧が入力されても、入力回路を構成す
るＭＯＳＦＥＴが耐圧不良を起こさないようにすること
ができる。また、本発明で使用する抵抗をＭＯＳＦＥＴ
を用いて実現した場合、このＭＯＳＦＥＴの耐圧不良を
防止し、かつウェルと基板または深いウェルとで形成さ
れるＰＮ接合が順バイアスになるのを防止することがで
きる。
【００５６】本発明で使用する抵抗をＭＯＳＦＥＴを用
いて実現した場合、入力回路の入力電流を小さくするた
めに抵抗値を大きしても、レイアウト面積が増加しない
という効果がある。また、本発明で使用するキャパシタ
をＭＯＳＦＥＴを用いて実現した場合、このＭＯＳＦＥ
Ｔの耐圧不良を防止し、かつウェルと基板または深いウ
ェルとで形成されるＰＮ接合が順バイアスになるのを防
止することができる。
いて実現した場合、入力回路の入力電流を小さくするた
めに抵抗値を大きしても、レイアウト面積が増加しない
という効果がある。また、本発明で使用するキャパシタ
をＭＯＳＦＥＴを用いて実現した場合、このＭＯＳＦＥ
Ｔの耐圧不良を防止し、かつウェルと基板または深いウ
ェルとで形成されるＰＮ接合が順バイアスになるのを防
止することができる。
【００５７】本発明で使用するキャパシタをＭＯＳＦＥ
Ｔを用いて実現した場合、このＭＯＳＦＥＴをサージ電
圧の高周波成分がＬＳＩ内部に入らないようにするロー
パスフィルタ用容量と共通化でき、その分チップサイズ
を低減できるという効果がある。また、本発明に係る抵
抗又はＭＯＳＦＥＴによる分圧回路を用いると、入力バ
ッファの論理しきい値を自由に設定できるという効果が
ある。
Ｔを用いて実現した場合、このＭＯＳＦＥＴをサージ電
圧の高周波成分がＬＳＩ内部に入らないようにするロー
パスフィルタ用容量と共通化でき、その分チップサイズ
を低減できるという効果がある。また、本発明に係る抵
抗又はＭＯＳＦＥＴによる分圧回路を用いると、入力バ
ッファの論理しきい値を自由に設定できるという効果が
ある。
【００５８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、バッ
ファＢＵＦ１，ＢＵＦ２を設ける場合、小振幅の信号を
増幅して内部電源電圧に対応した信号振幅の出力信号を
形成するものであれば何であってもよい。図１５のシス
テムにおいて、ＣＰＵやＳＲＡＭは、それぞれデジタル
信号処理を行うＬＳＩ又はＩＣに置き換えることができ
る。この発明は、内部回路の信号振幅に対して大きな信
号振幅の入力信号が供給される半導体装置及びそれを用
いたシステムに広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、バッ
ファＢＵＦ１，ＢＵＦ２を設ける場合、小振幅の信号を
増幅して内部電源電圧に対応した信号振幅の出力信号を
形成するものであれば何であってもよい。図１５のシス
テムにおいて、ＣＰＵやＳＲＡＭは、それぞれデジタル
信号処理を行うＬＳＩ又はＩＣに置き換えることができ
る。この発明は、内部回路の信号振幅に対して大きな信
号振幅の入力信号が供給される半導体装置及びそれを用
いたシステムに広く利用できる。
【００５９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。外部端子から入力される入力信号を第
１と第２の抵抗手段により分圧して伝え、上記第１の抵
抗手段に並列形態にキャパシタを設けて入力信号の交流
成分を伝え、上記分圧された電圧を入力回路に入力し、
この入力回路で形成され、上記入力信号よりも小さな信
号振幅とされた内部信号を内部回路に伝え、上記入力回
路と内部回路とを同じ製造工程で形成されたＭＯＳＦＥ
Ｔで構成することにより、プロセスを複雑にせずに、Ｍ
ＯＳＦＥＴの耐圧不良を防止の向上を図ることができ
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。外部端子から入力される入力信号を第
１と第２の抵抗手段により分圧して伝え、上記第１の抵
抗手段に並列形態にキャパシタを設けて入力信号の交流
成分を伝え、上記分圧された電圧を入力回路に入力し、
この入力回路で形成され、上記入力信号よりも小さな信
号振幅とされた内部信号を内部回路に伝え、上記入力回
路と内部回路とを同じ製造工程で形成されたＭＯＳＦＥ
Ｔで構成することにより、プロセスを複雑にせずに、Ｍ
ＯＳＦＥＴの耐圧不良を防止の向上を図ることができ
る。
【００６０】第１の外部端子から入力される第１の入力
信号を第１と第２の抵抗手段により分圧して伝え、上記
第１の抵抗手段に並列形態にキャパシタを設けて入力信
号の交流成分を伝え、上記分圧された電圧を第１の入力
回路に入力し、第２の外部端子から入力され、上記第１
の入力信号よりも小さな信号振幅とされた第２の入力信
号を第２の入力回路に伝え、上記第１と第２の入力回路
が同じ製造工程で形成されたＭＯＳＦＥＴからなる第１
の半導体装置、上記第１の入力回路に対応した入力信号
を形成し、上記第１の半導体装置と接続される第２の半
導体装置及び上記第２の入力回路に対応した入力信号を
形成して、上記第１の半導体装置と接続される第３の半
導体装置によりシステムを構成することにより、開発設
計が容易でしかも半導体装置の耐圧不良を防止できる。
信号を第１と第２の抵抗手段により分圧して伝え、上記
第１の抵抗手段に並列形態にキャパシタを設けて入力信
号の交流成分を伝え、上記分圧された電圧を第１の入力
回路に入力し、第２の外部端子から入力され、上記第１
の入力信号よりも小さな信号振幅とされた第２の入力信
号を第２の入力回路に伝え、上記第１と第２の入力回路
が同じ製造工程で形成されたＭＯＳＦＥＴからなる第１
の半導体装置、上記第１の入力回路に対応した入力信号
を形成し、上記第１の半導体装置と接続される第２の半
導体装置及び上記第２の入力回路に対応した入力信号を
形成して、上記第１の半導体装置と接続される第３の半
導体装置によりシステムを構成することにより、開発設
計が容易でしかも半導体装置の耐圧不良を防止できる。
【図１】この発明に係る入力回路の一実施例を示す回路
図である。
図である。
【図２】この発明に係る入力回路の他の一実施例を示す
回路図である。
回路図である。
【図３】この発明に係る入力回路の他の一実施例を示す
回路図である。
回路図である。
【図４】この発明に係る入力回路の他の一実施例を示す
回路図である。
回路図である。
【図５】この発明に係る入力回路の他の一実施例を示す
回路図である。
回路図である。
【図６】この発明に係る入力回路の他の一実施例を示す
回路図である。
回路図である。
【図７】この発明に係る入力回路の更に他の一実施例を
示す回路図である。
示す回路図である。
【図８】この発明に係る入力回路を構成するＭＯＳＦＥ
Ｔの一実施例を示すレイアウト図である。
Ｔの一実施例を示すレイアウト図である。
【図９】この発明に係る入力回路を構成するＭＯＳＦＥ
Ｔの他の一実施例を示すレイアウト図である。
Ｔの他の一実施例を示すレイアウト図である。
【図１０】この発明に係る入力回路を構成するＭＯＳＦ
ＥＴの一実施例を示す素子構造断面図である。
ＥＴの一実施例を示す素子構造断面図である。
【図１１】この発明に係る入力回路を構成するＭＯＳＦ
ＥＴの他の一実施例を示す素子構造断面図である。
ＥＴの他の一実施例を示す素子構造断面図である。
【図１２】この発明に係る入力回路を構成するＭＯＳＦ
ＥＴの他の一実施例を示す素子構造断面図である。
ＥＴの他の一実施例を示す素子構造断面図である。
【図１３】この発明に係る入力回路を構成するＭＯＳＦ
ＥＴの他の一実施例を示す素子構造断面図である。
ＥＴの他の一実施例を示す素子構造断面図である。
【図１４】この発明が適用されるスタティック型ＲＡＭ
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図１５】この発明に係る半導体装置を用いたシステム
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図１６】図１６には、本願発明者により先に検討され
た素子構造断面図が示されている
た素子構造断面図が示されている
ＩＮ…入力端子、ＯＵＴ…出力ノード、ＢＵＦ１、ＢＵ
Ｆ２…カレントミラーＣＭＯＳアンプ、ＥＳＤ…静電破
壊防止用回路、Ｍ１〜Ｍ９…ＭＯＳＦＥＴ、Ｒ１１，Ｒ
１２…抵抗、Ｃ１１…キャパシタ、Ｃ１２…寄生容量、
ＳＵＢ…基板、Ｗ…ウェル、ＤＷ…深いウェル、Ｌ…活
性領域（ソース，ドレイン）、Ｇ…ゲート電極。ＭＵＬ
０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ
７、ＭＬＲ０〜ＭＬＲ７…セルアレイ、ＭＷＤ…メイン
ワードドライバ、Ｉ／Ｏ…入出力回路、ＡＤＲ…アドレ
スバッファ、ＣＮＴＲ…制御回路、ＲＥＧ／ＰＤＥＣ…
プリデコーダ等、ＤＱ…データ出力回路、ＦＵＳＥ…ヒ
ューズ回路、ＶＲＥＦ…参照電圧発生回路、ＶＧ…内部
電圧発生回路、ＤＬＬ…クロックの同期化回路、ＪＴＡ
ＧＴＡＰ…テスト回路。
Ｆ２…カレントミラーＣＭＯＳアンプ、ＥＳＤ…静電破
壊防止用回路、Ｍ１〜Ｍ９…ＭＯＳＦＥＴ、Ｒ１１，Ｒ
１２…抵抗、Ｃ１１…キャパシタ、Ｃ１２…寄生容量、
ＳＵＢ…基板、Ｗ…ウェル、ＤＷ…深いウェル、Ｌ…活
性領域（ソース，ドレイン）、Ｇ…ゲート電極。ＭＵＬ
０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ
７、ＭＬＲ０〜ＭＬＲ７…セルアレイ、ＭＷＤ…メイン
ワードドライバ、Ｉ／Ｏ…入出力回路、ＡＤＲ…アドレ
スバッファ、ＣＮＴＲ…制御回路、ＲＥＧ／ＰＤＥＣ…
プリデコーダ等、ＤＱ…データ出力回路、ＦＵＳＥ…ヒ
ューズ回路、ＶＲＥＦ…参照電圧発生回路、ＶＧ…内部
電圧発生回路、ＤＬＬ…クロックの同期化回路、ＪＴＡ
ＧＴＡＰ…テスト回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 金谷 一男
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 風間 秀士
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5F038 AC03 AC06 AR02 AR13 AR20
AR21 AZ03 BH02 BH03 BH07
BH15 CD11 EZ20
5J032 AA05 AA12 AB11 AC18
5J056 AA01 BB43 CC00 CC01 CC02
DD02 DD13 DD28 DD36 DD39
DD51 EE03 FF06 FF08 KK02
Claims (5)
- 【請求項１】 外部端子から入力される第１の入力信号
を分圧して伝える第１と第２の抵抗手段と、 上記第１の抵抗手段に並列形態に設けられ、上記入力信
号の交流成分を伝えるキャパシタと、 上記第１と第２の抵抗手段により分圧された電圧を受け
て上記入力信号よりも小さな信号振幅にされた出力信号
を形成する入力回路と、 上記入力回路の出力信号を受ける内部回路とを備え、 上記入力回路と上記内部回路は、同じ製造工程で形成さ
れたＭＯＳＦＥＴで構成されてなることを特徴とする半
導体装置。 - 【請求項２】 請求項１において、 上記第１と第２の抵抗手段により分圧された入力信号
は、ゲートに所定電圧が印加されたＭＯＳＦＥＴのソー
ス−ドレイン経路を通して上記入力回路に伝えられるも
のであることを特徴とする半導体装置。 - 【請求項３】 請求項２において、 上記第１、第２の抵抗手段及び第１のキャパシタは、Ｍ
ＯＳＦＥＴにより構成されるものであり、それぞれのＭ
ＯＳＦＥＴはウェル分離されてソースとウェルとが接続
されるものであることを特徴とする半導体装置。 - 【請求項４】 第１の外部端子から入力される第１の入
力信号を分圧して伝える第１と第２の抵抗手段と、 上記第１の抵抗手段に並列形態に設けられ、上記入力信
号の交流成分を伝えるキャパシタと、 上記第１と第２の抵抗手段により分圧された電圧を受け
る第１の入力回路と、第２の外部端子から入力され、上
記第１の入力信号よりも小さな信号振幅とされた第２の
入力回路とを備えた第１の半導体装置と、 上記第１の入力回路に対応した入力信号を形成し、上記
第１の半導体装置と接続される第２の半導体装置と、 上記第２の入力回路に対応した入力信号を形成して、上
記第１の半導体装置と接続される第３の半導体装置とを
備えてなることを特徴とするシステム。 - 【請求項５】 請求項４において、 上記第１と第３の半導体装置は、所定の信号処理を行う
ものであり、 上記第２の半導体装置は、上記第１の半導体装置の試験
を行うものであることを特徴とするシステム。
Priority Applications (4)
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|---|---|---|---|
| JP2002156703A JP3883114B2 (ja) | 2002-05-30 | 2002-05-30 | 半導体装置 |
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| US10/960,985 US7233045B2 (en) | 2002-05-30 | 2004-10-12 | Semiconductor device and system |
| US11/808,083 US20070236844A1 (en) | 2002-05-30 | 2007-06-06 | Semiconductor device and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156703A JP3883114B2 (ja) | 2002-05-30 | 2002-05-30 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=29561499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3883114B2 (ja) |
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| US7230806B2 (en) * | 2004-09-30 | 2007-06-12 | Intel Corporation | Multi-stack power supply clamp circuitry for electrostatic discharge protection |
| JP4188933B2 (ja) * | 2005-03-29 | 2008-12-03 | 富士通マイクロエレクトロニクス株式会社 | トレラント入力回路 |
| US7244975B2 (en) * | 2005-07-05 | 2007-07-17 | United Microelectronics Corp. | High-voltage device structure |
| CN101226934A (zh) * | 2007-01-19 | 2008-07-23 | 中芯国际集成电路制造(上海)有限公司 | 制备dram结构中的测试键结构的方法及相应结构 |
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| US8873209B2 (en) * | 2011-12-19 | 2014-10-28 | Arm Limited | Integrated circuit and method of providing electrostatic discharge protection within such an integrated circuit |
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|---|---|---|---|---|
| EP0048758B1 (en) * | 1979-12-28 | 1985-09-25 | International Rectifier Corporation Japan, Ltd. | Field effect transistor circuit configuration |
| JPH0687495B2 (ja) * | 1988-03-29 | 1994-11-02 | シャープ株式会社 | 半導体集積回路装置 |
| JPH05266666A (ja) | 1992-03-23 | 1993-10-15 | Nec Corp | 半導体メモリ |
| JPH0661831A (ja) | 1992-08-06 | 1994-03-04 | Mitsubishi Denki Eng Kk | 半導体集積回路 |
| JPH0786904A (ja) | 1993-09-14 | 1995-03-31 | Kawasaki Steel Corp | インタフェース回路 |
| US5463520A (en) | 1994-05-09 | 1995-10-31 | At&T Ipm Corp. | Electrostatic discharge protection with hysteresis trigger circuit |
| JPH0837284A (ja) * | 1994-07-21 | 1996-02-06 | Nippondenso Co Ltd | 半導体集積回路装置 |
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| US6066971A (en) * | 1997-10-02 | 2000-05-23 | Motorola, Inc. | Integrated circuit having buffering circuitry with slew rate control |
| US6013932A (en) * | 1998-01-07 | 2000-01-11 | Micron Technology, Inc. | Supply voltage reduction circuit for integrated circuit |
| JP2001251176A (ja) | 2000-03-07 | 2001-09-14 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| US6862160B2 (en) * | 2001-10-12 | 2005-03-01 | Intel Corporation | Apparatus providing electronstatic discharge protection having current sink transistors and method therefor |
-
2002
- 2002-05-30 JP JP2002156703A patent/JP3883114B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-21 US US10/369,683 patent/US6806516B2/en not_active Expired - Fee Related
-
2004
- 2004-10-12 US US10/960,985 patent/US7233045B2/en not_active Expired - Lifetime
-
2007
- 2007-06-06 US US11/808,083 patent/US20070236844A1/en not_active Abandoned
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| US7898232B2 (en) | 2004-01-21 | 2011-03-01 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
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