JPH10233506A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH10233506A JPH10233506A JP9037623A JP3762397A JPH10233506A JP H10233506 A JPH10233506 A JP H10233506A JP 9037623 A JP9037623 A JP 9037623A JP 3762397 A JP3762397 A JP 3762397A JP H10233506 A JPH10233506 A JP H10233506A
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- output transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】パワーＭＯＳ ＦＥＴにおいて、出力用トラン
ジスタの異常時に出力用トランジスタのゲートを制御す
る保護回路の電圧比較回路を出力用トランジスタと同一
チップ上に搭載する場合に、低コスト化を優先して実現
する。 【解決手段】Ｎチャネル型の出力用トランジスタ１０
と、出力用トランジスタと同一チップ上に搭載され、出
力用トランジスタの異常時に出力用トランジスタのゲー
トを制御する保護回路とを具備するＭＯＳ型半導体装置
において、保護回路の一部である電圧比較回路のトラン
ジスタとしてＮＭＯＳ ＦＥＴ２０のみが使用されてい
る。
ジスタの異常時に出力用トランジスタのゲートを制御す
る保護回路の電圧比較回路を出力用トランジスタと同一
チップ上に搭載する場合に、低コスト化を優先して実現
する。 【解決手段】Ｎチャネル型の出力用トランジスタ１０
と、出力用トランジスタと同一チップ上に搭載され、出
力用トランジスタの異常時に出力用トランジスタのゲー
トを制御する保護回路とを具備するＭＯＳ型半導体装置
において、保護回路の一部である電圧比較回路のトラン
ジスタとしてＮＭＯＳ ＦＥＴ２０のみが使用されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置（ＭＯＳ型半導体装置）に係り、特に出力用トラ
ンジスタの異常（過電流、過電圧、あるいは過熱など）
時に出力用トランジスタのゲートを制御する保護回路を
出力用トランジスタと同一チップ上に搭載したＭＯＳ型
半導体装置に関するもので、インテリジェント型のパワ
ーＭＯＳモジュール、インテリジェント型のパワーＩＧ
ＢＴ（絶縁ゲート型バイポーラトランジスタ）などに使
用されるものである。
体装置（ＭＯＳ型半導体装置）に係り、特に出力用トラ
ンジスタの異常（過電流、過電圧、あるいは過熱など）
時に出力用トランジスタのゲートを制御する保護回路を
出力用トランジスタと同一チップ上に搭載したＭＯＳ型
半導体装置に関するもので、インテリジェント型のパワ
ーＭＯＳモジュール、インテリジェント型のパワーＩＧ
ＢＴ（絶縁ゲート型バイポーラトランジスタ）などに使
用されるものである。
【０００２】
【従来の技術】一般に、高電力のスイッチ出力を必要と
するパワー半導体装置であって、例えばマルチセル構造
を有する電圧駆動型のパワートランジスタからなる主ス
イッチ素子およびその制御用の半導体素子群が同一半導
体チップ上に集積化されたインテリジェント型の高耐圧
パワー半導体装置においては過電流制限回路が設けられ
ている。
するパワー半導体装置であって、例えばマルチセル構造
を有する電圧駆動型のパワートランジスタからなる主ス
イッチ素子およびその制御用の半導体素子群が同一半導
体チップ上に集積化されたインテリジェント型の高耐圧
パワー半導体装置においては過電流制限回路が設けられ
ている。
【０００３】この過電流制限回路は、出力スイッチ素子
の過電流を検出して過電流検出信号を出力し、この過電
流検出信号をスイッチ素子用の駆動回路に伝達すること
により、出力スイッチ素子をオフ状態に制御し、その破
壊を防止する（出力スイッチ素子を過電流から保護す
る）。
の過電流を検出して過電流検出信号を出力し、この過電
流検出信号をスイッチ素子用の駆動回路に伝達すること
により、出力スイッチ素子をオフ状態に制御し、その破
壊を防止する（出力スイッチ素子を過電流から保護す
る）。
【０００４】上記したような出力用トランジスタの過電
流時あるいは過電圧時あるいは過熱時にＭＯＳ型出力用
トランジスタのゲートを制御するために設けられる保護
回路は、出力用トランジスタの動作状態を検出して得た
電圧と基準電圧とを電圧比較回路で比較することによっ
て出力用トランジスタの異常時を検出した時に出力用ト
ランジスタの導通を遮断させるように制御している。
流時あるいは過電圧時あるいは過熱時にＭＯＳ型出力用
トランジスタのゲートを制御するために設けられる保護
回路は、出力用トランジスタの動作状態を検出して得た
電圧と基準電圧とを電圧比較回路で比較することによっ
て出力用トランジスタの異常時を検出した時に出力用ト
ランジスタの導通を遮断させるように制御している。
【０００５】図４は、パワーＭＯＳ ＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）の過電流制限回路の従来の
一例を示す。図４において、１０はマルチソース構造
（第１のソース１０ａ、第２のソース１０ｂ）を有する
ＤＭＯＳ（二重拡散型）パワーＦＥＴであり、そのドレ
インは電源端子４０に接続され、第１のソース（電流出
力端子）１０ａはＩＣの電流出力端子（外部負荷接続端
子）４１に接続されている。４２は電流出力端子４１に
接続されている負荷回路である。
ト型電界効果トランジスタ）の過電流制限回路の従来の
一例を示す。図４において、１０はマルチソース構造
（第１のソース１０ａ、第２のソース１０ｂ）を有する
ＤＭＯＳ（二重拡散型）パワーＦＥＴであり、そのドレ
インは電源端子４０に接続され、第１のソース（電流出
力端子）１０ａはＩＣの電流出力端子（外部負荷接続端
子）４１に接続されている。４２は電流出力端子４１に
接続されている負荷回路である。
【０００６】４３は内蔵する電流源４３ａからパワーＦ
ＥＴのゲート容量Ｃに対する充電電流の供給出力をパワ
ーＦＥＴ駆動制御信号に応じてオン／オフ制御すること
によりパワーＦＥＴのゲート電位を制御するためのパワ
ーＦＥＴ駆動回路である。
ＥＴのゲート容量Ｃに対する充電電流の供給出力をパワ
ーＦＥＴ駆動制御信号に応じてオン／オフ制御すること
によりパワーＦＥＴのゲート電位を制御するためのパワ
ーＦＥＴ駆動回路である。
【０００７】４４はパワーＦＥＴの第２のソース（電流
検出用端子）１０ｂに接続され、上記電流検出用端子１
０ｂに流れる電流を電圧信号に変換して出力する抵抗素
子である。
検出用端子）１０ｂに接続され、上記電流検出用端子１
０ｂに流れる電流を電圧信号に変換して出力する抵抗素
子である。
【０００８】４５は上記抵抗素子４４からの出力が入力
し、この入力電圧を所定の基準電圧Ｖref と比較し、入
力電圧が基準電圧より大きくなった時（前記電流検出用
端子１０ｂに流れる検出用電流の過電流時）に過電流に
応じた電流を出力するリニア型の電圧比較回路である。
し、この入力電圧を所定の基準電圧Ｖref と比較し、入
力電圧が基準電圧より大きくなった時（前記電流検出用
端子１０ｂに流れる検出用電流の過電流時）に過電流に
応じた電流を出力するリニア型の電圧比較回路である。
【０００９】４６は上記電圧比較回路４５の出力電流が
ベース電流として与えられる出力用のＮＰＮトランジス
タであり、そのコレクタ・エミッタ間が前記パワーＦＥ
Ｔ駆動回路４３の出力ノードと接地ノードとの間に接続
されている。
ベース電流として与えられる出力用のＮＰＮトランジス
タであり、そのコレクタ・エミッタ間が前記パワーＦＥ
Ｔ駆動回路４３の出力ノードと接地ノードとの間に接続
されている。
【００１０】上記電圧比較回路４５および出力用トラン
ジスタ４６は、前記パワーＦＥＴの過電流時を検知し、
過電流に応じて前記パワーＦＥＴ駆動回路４３の出力電
流を引き抜いて接地電位に流すことによりパワーＦＥＴ
１０のゲート電位を制御する電圧比較型電流制御回路４
７を構成している。
ジスタ４６は、前記パワーＦＥＴの過電流時を検知し、
過電流に応じて前記パワーＦＥＴ駆動回路４３の出力電
流を引き抜いて接地電位に流すことによりパワーＦＥＴ
１０のゲート電位を制御する電圧比較型電流制御回路４
７を構成している。
【００１１】次に、従来の電圧比較回路４５の構成およ
び動作を説明する。この電圧比較回路４５は、それぞれ
のベースに対応して入力電圧Ｖinおよび所定の基準電圧
Ｖref が与えられ、差動対をなすようにエミッタ相互が
直接に接続されたＰＮＰ型の第１のトランジスタＱ４１
および第２のトランジスタＱ４２と、上記差動対をなす
トランジスタＱ４１、Ｑ４２のエミッタ共通接続ノード
と第１の電源電位（高電位側の電源電位Ｖcc）との間に
接続された定電流源４８と、前記第１のトランジスタＱ
４１のコレクタと第２の電源電位（低電位側の電源電
位、接地電位Ｖss）との間にコレクタ・エミッタ間が接
続され、コレクタ・ベース相互が接続されたＮＰＮ型の
第３のトランジスタＱ４３と、コレクタが前記第２のト
ランジスタＱ４２のコレクタに接続され、エミッタが接
地電位Ｖssに接続され、ベースが前記第３のトランジス
タＱ４３のベースに接続されたＮＰＮ型の第４のトラン
ジスタＱ４４とからなる。上記第３のトランジスタＱ４
３と第４のトランジスタＱ４４とはカレントミラー回路
を構成している。
び動作を説明する。この電圧比較回路４５は、それぞれ
のベースに対応して入力電圧Ｖinおよび所定の基準電圧
Ｖref が与えられ、差動対をなすようにエミッタ相互が
直接に接続されたＰＮＰ型の第１のトランジスタＱ４１
および第２のトランジスタＱ４２と、上記差動対をなす
トランジスタＱ４１、Ｑ４２のエミッタ共通接続ノード
と第１の電源電位（高電位側の電源電位Ｖcc）との間に
接続された定電流源４８と、前記第１のトランジスタＱ
４１のコレクタと第２の電源電位（低電位側の電源電
位、接地電位Ｖss）との間にコレクタ・エミッタ間が接
続され、コレクタ・ベース相互が接続されたＮＰＮ型の
第３のトランジスタＱ４３と、コレクタが前記第２のト
ランジスタＱ４２のコレクタに接続され、エミッタが接
地電位Ｖssに接続され、ベースが前記第３のトランジス
タＱ４３のベースに接続されたＮＰＮ型の第４のトラン
ジスタＱ４４とからなる。上記第３のトランジスタＱ４
３と第４のトランジスタＱ４４とはカレントミラー回路
を構成している。
【００１２】上記電圧比較回路４５の動作は、入力電圧
Ｖinが基準電圧Ｖref と等しい時には差動対をなすトラ
ンジスタＱ４１、Ｑ４２に等しい電流が流れるので、電
圧比較回路４５からの出力電流は生じない。これに対し
て、入力電圧Ｖinが基準電圧Ｖref より大きい時には、
差動対をなすトランジスタＱ４１、Ｑ４２の電流が対応
して減少、増大する。この時、カレントミラー回路のト
ランジスタＱ４３、Ｑ４４が減少し、トランジスタＱ４
２に流れる電流とトランジスタＱ４４に流れる電流との
差電流（過電流に応じた電流）が出力する。
Ｖinが基準電圧Ｖref と等しい時には差動対をなすトラ
ンジスタＱ４１、Ｑ４２に等しい電流が流れるので、電
圧比較回路４５からの出力電流は生じない。これに対し
て、入力電圧Ｖinが基準電圧Ｖref より大きい時には、
差動対をなすトランジスタＱ４１、Ｑ４２の電流が対応
して減少、増大する。この時、カレントミラー回路のト
ランジスタＱ４３、Ｑ４４が減少し、トランジスタＱ４
２に流れる電流とトランジスタＱ４４に流れる電流との
差電流（過電流に応じた電流）が出力する。
【００１３】次に、上記構成の過電流制限回路の動作を
説明する。通常動作時には、電源端子４０の印加電圧が
例えば１２Ｖ、パワーＦＥＴ駆動回路４３のパルス信号
入力が０Ｖと例えば５Ｖとの間で変化してそのパルス信
号出力が０Ｖと例えば２０Ｖとの間で変化する。この
際、パワーＦＥＴ１０のゲートに２０Ｖが印加されてい
る時には、パワーＦＥＴの電流出力端子１０ａに１Ａが
流れ、その１／１０００程度（１ｍＡ程度）の電流がパ
ワーＦＥＴ１０の電流検出用端子１０ｂに流れる。
説明する。通常動作時には、電源端子４０の印加電圧が
例えば１２Ｖ、パワーＦＥＴ駆動回路４３のパルス信号
入力が０Ｖと例えば５Ｖとの間で変化してそのパルス信
号出力が０Ｖと例えば２０Ｖとの間で変化する。この
際、パワーＦＥＴ１０のゲートに２０Ｖが印加されてい
る時には、パワーＦＥＴの電流出力端子１０ａに１Ａが
流れ、その１／１０００程度（１ｍＡ程度）の電流がパ
ワーＦＥＴ１０の電流検出用端子１０ｂに流れる。
【００１４】この状態では、入力電圧Ｖinが基準電圧Ｖ
ref と等しく、電圧比較回路４５における差動対をなす
トランジスタＱ４１、Ｑ４２に等しい電流が流れるの
で、電圧比較回路４５からの出力電流は生じない。
ref と等しく、電圧比較回路４５における差動対をなす
トランジスタＱ４１、Ｑ４２に等しい電流が流れるの
で、電圧比較回路４５からの出力電流は生じない。
【００１５】そして、負荷短絡時などに負荷インピーダ
ンスが低下し、パワーＦＥＴ１０の出力電流および検出
用電流が増加し、検出用電流が基準電流を越えた時（過
電流時）、抵抗素子２１からの入力電圧Ｖinが基準電圧
Ｖref より僅かに大きくなる方向に入力電圧Ｖinと基準
電圧Ｖref との間に微小な電位差が生じる。これによ
り、電圧比較回路４５の出力電流がベース電流として与
えられる出力用のＮＰＮトランジスタ４６がパワーＦＥ
Ｔ駆動回路４３の出力電流を引き抜いてパワーＦＥＴ１
０をオフ状態にするように帰還制御することにより、パ
ワーＦＥＴ１０を保護する。
ンスが低下し、パワーＦＥＴ１０の出力電流および検出
用電流が増加し、検出用電流が基準電流を越えた時（過
電流時）、抵抗素子２１からの入力電圧Ｖinが基準電圧
Ｖref より僅かに大きくなる方向に入力電圧Ｖinと基準
電圧Ｖref との間に微小な電位差が生じる。これによ
り、電圧比較回路４５の出力電流がベース電流として与
えられる出力用のＮＰＮトランジスタ４６がパワーＦＥ
Ｔ駆動回路４３の出力電流を引き抜いてパワーＦＥＴ１
０をオフ状態にするように帰還制御することにより、パ
ワーＦＥＴ１０を保護する。
【００１６】従来、前記したような電圧比較回路４５と
して、高い精度を得るためにバイポーラ構造あるいはＣ
ＭＯＳ構造で実現しているが、出力用トランジスタの製
造工程と比べて製造工程数が増加する。
して、高い精度を得るためにバイポーラ構造あるいはＣ
ＭＯＳ構造で実現しているが、出力用トランジスタの製
造工程と比べて製造工程数が増加する。
【００１７】即ち、前記出力用トランジスタは、ＣＭＯ
Ｓ構造ではなく、片チャネル（通常はＮチャネル）のＭ
ＯＳ構造で実現される場合が殆んどであるが、このよう
な片チャネル構造の出力用トランジスタと前記したよう
なバイポーラ構造あるいはＣＭＯＳ構造の電圧比較回路
とを絶縁分離用のＰ型半導体層を形成したり、ＣＭＯＳ
構造内にＰ+ 半導体層あるいはＮ+ 半導体層を形なする
ための工程数が増加する。
Ｓ構造ではなく、片チャネル（通常はＮチャネル）のＭ
ＯＳ構造で実現される場合が殆んどであるが、このよう
な片チャネル構造の出力用トランジスタと前記したよう
なバイポーラ構造あるいはＣＭＯＳ構造の電圧比較回路
とを絶縁分離用のＰ型半導体層を形成したり、ＣＭＯＳ
構造内にＰ+ 半導体層あるいはＮ+ 半導体層を形なする
ための工程数が増加する。
【００１８】即ち、図５は保護機能を有する従来のパワ
ーＭＯＳ ＦＥＴの断面構造の一例の一部を示してい
る。図５において、５０はＮＭＯＳ構造の出力用トラン
ジスタ、５１は出力用トランジスタのドレイン電極、５
２は電圧比較回路用の一部であるＮＰＮ型のバイポーラ
トランジスタであり、Ｎ型半導体領域５３、Ｎ+ 半導体
領域５４のほかに、ＮＰＮトランジスタ５２のベース領
域形成用のＰ型半導体領域５５、ＮＭＯＳ構造の出力用
トランジスタ５０とバイポーラ５２とを絶縁分離するた
めのＰ型半導体層５６が必要である。
ーＭＯＳ ＦＥＴの断面構造の一例の一部を示してい
る。図５において、５０はＮＭＯＳ構造の出力用トラン
ジスタ、５１は出力用トランジスタのドレイン電極、５
２は電圧比較回路用の一部であるＮＰＮ型のバイポーラ
トランジスタであり、Ｎ型半導体領域５３、Ｎ+ 半導体
領域５４のほかに、ＮＰＮトランジスタ５２のベース領
域形成用のＰ型半導体領域５５、ＮＭＯＳ構造の出力用
トランジスタ５０とバイポーラ５２とを絶縁分離するた
めのＰ型半導体層５６が必要である。
【００１９】図６は保護機能を有する従来のパワーＭＯ
Ｓ ＦＥＴの断面構造の他の例の一部を示している。図
６において、６０はＮＭＯＳ構造の出力用トランジス
タ、６１は出力用トランジスタのドレイン電極、６２は
電圧比較回路用の一部であるＣＭＯＳトランジスタであ
り、Ｎ型半導体領域６３、Ｎ+ 半導体領域６４のほか
に、ＰＭＯＳトランジスタ形成用のＰ+ ドレイン・ソー
ス領域６５、ＮＭＯＳ構造の出力用トランジスタ６０と
ＣＭＯＳトランジスタ６２とを絶縁分離するためのＰ型
半導体層６６が必要である。
Ｓ ＦＥＴの断面構造の他の例の一部を示している。図
６において、６０はＮＭＯＳ構造の出力用トランジス
タ、６１は出力用トランジスタのドレイン電極、６２は
電圧比較回路用の一部であるＣＭＯＳトランジスタであ
り、Ｎ型半導体領域６３、Ｎ+ 半導体領域６４のほか
に、ＰＭＯＳトランジスタ形成用のＰ+ ドレイン・ソー
ス領域６５、ＮＭＯＳ構造の出力用トランジスタ６０と
ＣＭＯＳトランジスタ６２とを絶縁分離するためのＰ型
半導体層６６が必要である。
【００２０】図７は、図６中のＣＭＯＳトランジスタ６
２を使用した電圧比較回路の一例を示している。図７に
おいて、Ｑ１〜Ｑ５はＰＭＯＳトランジスタ、Ｑ６〜Ｑ
８はＮＭＯＳトランジスタ、Ｒは抵抗素子、Ｖccは電源
電圧、Ｖｉは入力電圧、Ｖref は基準電圧、Ｖout は出
力電圧である。
２を使用した電圧比較回路の一例を示している。図７に
おいて、Ｑ１〜Ｑ５はＰＭＯＳトランジスタ、Ｑ６〜Ｑ
８はＮＭＯＳトランジスタ、Ｒは抵抗素子、Ｖccは電源
電圧、Ｖｉは入力電圧、Ｖref は基準電圧、Ｖout は出
力電圧である。
【００２１】
【発明が解決しようとする課題】上記したように出力用
トランジスタの異常時に出力用トランジスタのゲートを
制御する保護回路の電圧比較回路をＣＭＯＳ構造あるい
はＢｉ−ＣＭＯＳ構造で実現して出力用トランジスタと
同一チップ上に搭載した従来のＭＯＳ型半導体装置は、
製造工程数が増加するという問題があった。
トランジスタの異常時に出力用トランジスタのゲートを
制御する保護回路の電圧比較回路をＣＭＯＳ構造あるい
はＢｉ−ＣＭＯＳ構造で実現して出力用トランジスタと
同一チップ上に搭載した従来のＭＯＳ型半導体装置は、
製造工程数が増加するという問題があった。
【００２２】本発明は上記の問題点を解決すべくなされ
たもので、出力用トランジスタの異常時に出力用トラン
ジスタのゲートを制御する保護回路の電圧比較回路を出
力用トランジスタと同一チップ上に搭載する場合に、低
コスト化を優先して実現し得る絶縁ゲート型半導体装置
を提供することを目的とする。
たもので、出力用トランジスタの異常時に出力用トラン
ジスタのゲートを制御する保護回路の電圧比較回路を出
力用トランジスタと同一チップ上に搭載する場合に、低
コスト化を優先して実現し得る絶縁ゲート型半導体装置
を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明の絶縁ゲート型半
導体装置は、単一チャネル型の出力用トランジスタと、
前記出力用トランジスタと同一チップ上に搭載され、前
記出力用トランジスタの異常時に出力用トランジスタの
ゲートを制御する保護回路とを具備し、前記保護回路の
一部である電圧比較回路のトランジスタとして前記出力
用トランジスタと同じ単一チャネル型のＭＯＳ ＦＥＴ
が使用されていることを特徴とする。
導体装置は、単一チャネル型の出力用トランジスタと、
前記出力用トランジスタと同一チップ上に搭載され、前
記出力用トランジスタの異常時に出力用トランジスタの
ゲートを制御する保護回路とを具備し、前記保護回路の
一部である電圧比較回路のトランジスタとして前記出力
用トランジスタと同じ単一チャネル型のＭＯＳ ＦＥＴ
が使用されていることを特徴とする。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明のＭＯＳ型
半導体装置の第１の実施の形態に係る保護機能を有する
パワーＭＯＳ ＦＥＴの断面構造の一例の一部を示して
いる。
施の形態を詳細に説明する。図１は、本発明のＭＯＳ型
半導体装置の第１の実施の形態に係る保護機能を有する
パワーＭＯＳ ＦＥＴの断面構造の一例の一部を示して
いる。
【００２５】図１において、１０は二重拡散型のＮＭＯ
Ｓ ＦＥＴからなる出力用トランジスタであり、１１は
出力用トランジスタのＮ+ ドレイン領域、１２は出力用
トランジスタのＮ型ドレイン領域、１３は出力用トラン
ジスタのＮ+ ソース領域、１４は出力用トランジスタの
チャネル形成領域、１５は半導体基板表面のゲート絶縁
膜、１６は出力用トランジスタのソース電極、１７は出
力用トランジスタのゲート電極、１８は出力用トランジ
スタのドレイン電極である。
Ｓ ＦＥＴからなる出力用トランジスタであり、１１は
出力用トランジスタのＮ+ ドレイン領域、１２は出力用
トランジスタのＮ型ドレイン領域、１３は出力用トラン
ジスタのＮ+ ソース領域、１４は出力用トランジスタの
チャネル形成領域、１５は半導体基板表面のゲート絶縁
膜、１６は出力用トランジスタのソース電極、１７は出
力用トランジスタのゲート電極、１８は出力用トランジ
スタのドレイン電極である。
【００２６】２０は電圧比較回路用の一部であるＮＭＯ
Ｓトランジスタであり、２１はＮＭＯＳトランジスタ形
成用のＰウエル、２２はＮＭＯＳトランジスタのＮ+ ド
レイン領域、２３はＮＭＯＳトランジスタのＮ+ ソース
領域、２４はＮＭＯＳトランジスタのゲート電極、２５
はＮＭＯＳトランジスタのドレイン電極、２６はＮＭＯ
Ｓトランジスタのソース電極である。
Ｓトランジスタであり、２１はＮＭＯＳトランジスタ形
成用のＰウエル、２２はＮＭＯＳトランジスタのＮ+ ド
レイン領域、２３はＮＭＯＳトランジスタのＮ+ ソース
領域、２４はＮＭＯＳトランジスタのゲート電極、２５
はＮＭＯＳトランジスタのドレイン電極、２６はＮＭＯ
Ｓトランジスタのソース電極である。
【００２７】図２は、図１中のＮＭＯＳトランジスタ２
０を使用した電圧比較回路の一例を示している。図２に
おいて、Ｑ９〜Ｑ１１はディプレッション型のＮＭＯＳ
トランジスタ、Ｑ１２〜Ｑ１８はエンハンスメント型の
ＮＭＯＳトランジスタ、Ｒは抵抗素子、Ｒは抵抗素子、
Ｖccは電源電圧、Ｖｉは入力電圧、Ｖref は基準電圧、
Ｖout は出力電圧である。
０を使用した電圧比較回路の一例を示している。図２に
おいて、Ｑ９〜Ｑ１１はディプレッション型のＮＭＯＳ
トランジスタ、Ｑ１２〜Ｑ１８はエンハンスメント型の
ＮＭＯＳトランジスタ、Ｒは抵抗素子、Ｒは抵抗素子、
Ｖccは電源電圧、Ｖｉは入力電圧、Ｖref は基準電圧、
Ｖout は出力電圧である。
【００２８】図２において、電流源回路２１は、Ｖccノ
ードと接地ノードとの間に、抵抗素子Ｒおよびドレイン
・ゲートが接続されたエンハンスメント型のＮＭＯＳト
ランジスタＱ１６が直列に接続されている。
ードと接地ノードとの間に、抵抗素子Ｒおよびドレイン
・ゲートが接続されたエンハンスメント型のＮＭＯＳト
ランジスタＱ１６が直列に接続されている。
【００２９】差動増幅回路２２は、ソース同士が共通接
続されて差動対をなす比較電圧（検出対象電圧）入力用
のエンハンスメント型のＮＭＯＳトランジスタＱ１３お
よび基準電圧入力用のエンハンスメント型のＮＭＯＳト
ランジスタＱ１４と、上記共通接続されたノードと接地
ノードとの間に接続された電流源用のＮＭＯＳトランジ
スタＱ１７と、Ｖccノードと前記差動対をなす２つのト
ランジスタＱ１３、Ｑ１４の各ドレインとの間にそれぞ
れ負荷素子として挿入され、それぞれドレイン・ゲート
が接続されたディプレッション型のＮＭＯＳトランジス
タＱ９、Ｑ１０からなる。
続されて差動対をなす比較電圧（検出対象電圧）入力用
のエンハンスメント型のＮＭＯＳトランジスタＱ１３お
よび基準電圧入力用のエンハンスメント型のＮＭＯＳト
ランジスタＱ１４と、上記共通接続されたノードと接地
ノードとの間に接続された電流源用のＮＭＯＳトランジ
スタＱ１７と、Ｖccノードと前記差動対をなす２つのト
ランジスタＱ１３、Ｑ１４の各ドレインとの間にそれぞ
れ負荷素子として挿入され、それぞれドレイン・ゲート
が接続されたディプレッション型のＮＭＯＳトランジス
タＱ９、Ｑ１０からなる。
【００３０】そして、前記基準電圧入力用のＮＭＯＳト
ランジスタＱ１４のドレインはソースフォロア回路２３
によりバッファ増幅され、このソースフォロア回路２３
の出力はソース接地回路２４により増幅されて出力す
る。
ランジスタＱ１４のドレインはソースフォロア回路２３
によりバッファ増幅され、このソースフォロア回路２３
の出力はソース接地回路２４により増幅されて出力す
る。
【００３１】前記ソースフォロア回路２３は、Ｖccノー
ドと接地ノードとの間に、バッファ増幅用のエンハンス
メント型のＮＭＯＳトランジスタＱ１２および電流源用
のエンハンスメント型のＮＭＯＳトランジスタＱ１８が
直列に接続されている。
ドと接地ノードとの間に、バッファ増幅用のエンハンス
メント型のＮＭＯＳトランジスタＱ１２および電流源用
のエンハンスメント型のＮＭＯＳトランジスタＱ１８が
直列に接続されている。
【００３２】前記ソース接地回路２４は、Ｖccノードと
接地ノードとの間に、負荷素子用のドレイン・ゲートが
接続されたディプレッション型のＮＭＯＳトランジスタ
Ｑ１１および増幅用のエンハンスメント型のＮＭＯＳト
ランジスタＱ１５が直列に接続されている。
接地ノードとの間に、負荷素子用のドレイン・ゲートが
接続されたディプレッション型のＮＭＯＳトランジスタ
Ｑ１１および増幅用のエンハンスメント型のＮＭＯＳト
ランジスタＱ１５が直列に接続されている。
【００３３】なお、前記電流源回路２１のＮＭＯＳトラ
ンジスタＱ１６と前記差動増幅回路２２の電流源用のＮ
ＭＯＳトランジスタＱ１７と前記ソースフォロア回路２
３の電流源用のＮＭＯＳトランジスタＱ１８とは、ゲー
ト相互が接続されてカレントミラー回路を形成してい
る。
ンジスタＱ１６と前記差動増幅回路２２の電流源用のＮ
ＭＯＳトランジスタＱ１７と前記ソースフォロア回路２
３の電流源用のＮＭＯＳトランジスタＱ１８とは、ゲー
ト相互が接続されてカレントミラー回路を形成してい
る。
【００３４】ここで、少なくとも前記差動対をなす２つ
のトランジスタＱ１３、Ｑ１４のいずれか一方のゲート
・ソース間電圧ＶGSは、ゲート閾値電圧Ｖth以上である
必要がある。
のトランジスタＱ１３、Ｑ１４のいずれか一方のゲート
・ソース間電圧ＶGSは、ゲート閾値電圧Ｖth以上である
必要がある。
【００３５】上記構成のＭＯＳ型半導体装置によれば、
電圧比較回路のトランジスタとしてＮＭＯＳ ＦＥＴの
みを使用しているので、出力用トランジスタがＮチャネ
ル型のトランジスタである場合にはＰＭＯＳ ＦＥＴの
製造工程を削減することが可能になる。
電圧比較回路のトランジスタとしてＮＭＯＳ ＦＥＴの
みを使用しているので、出力用トランジスタがＮチャネ
ル型のトランジスタである場合にはＰＭＯＳ ＦＥＴの
製造工程を削減することが可能になる。
【００３６】即ち、電圧比較回路のトランジスタとして
ＮＭＯＳ ＦＥＴのみを使用し、ＮＭＯＳ ＦＥＴのア
ナログ動作を利用して電圧比較動作を行わせれば、精度
は粗くなるが、製造工程数の増加を抑制し、コストダウ
ンを図ることが可能になるので、出力用トランジスタ保
護回路の一部である電圧比較回路の精度を犠牲にしても
低コスト化を優先したい場合に好適である。
ＮＭＯＳ ＦＥＴのみを使用し、ＮＭＯＳ ＦＥＴのア
ナログ動作を利用して電圧比較動作を行わせれば、精度
は粗くなるが、製造工程数の増加を抑制し、コストダウ
ンを図ることが可能になるので、出力用トランジスタ保
護回路の一部である電圧比較回路の精度を犠牲にしても
低コスト化を優先したい場合に好適である。
【００３７】ところで、ディプレッション型トランジス
タは製造工程が多く、しかも、チャネル領域に不純物を
注入するために専用のマスクを必要とするので、コスト
が増大するという問題を有している。近時、半導体記憶
装置の高集積化が進に従い、チップコストの低減が重要
な課題となっており、ディプレッション型トランジスタ
を使用せずに回路を構成することが望まれており、この
ような要望に沿う電圧比較回路を以下に説明する。
タは製造工程が多く、しかも、チャネル領域に不純物を
注入するために専用のマスクを必要とするので、コスト
が増大するという問題を有している。近時、半導体記憶
装置の高集積化が進に従い、チップコストの低減が重要
な課題となっており、ディプレッション型トランジスタ
を使用せずに回路を構成することが望まれており、この
ような要望に沿う電圧比較回路を以下に説明する。
【００３８】図３は、図１中の電圧比較回路用のＮＭＯ
Ｓトランジスタとしてエンハンスメント型トランジスタ
のみを使用した例を示している。図３において、Ｑ１９
〜Ｑ２２はエンハンスメント型のＮＭＯＳトランジス
タ、Ｒ１〜Ｒ５は抵抗素子、Ｖccは電源電圧、Ｖｉは入
力電圧、Ｖref は基準電圧、Ｖout は出力電圧である。
Ｓトランジスタとしてエンハンスメント型トランジスタ
のみを使用した例を示している。図３において、Ｑ１９
〜Ｑ２２はエンハンスメント型のＮＭＯＳトランジス
タ、Ｒ１〜Ｒ５は抵抗素子、Ｖccは電源電圧、Ｖｉは入
力電圧、Ｖref は基準電圧、Ｖout は出力電圧である。
【００３９】即ち、差動増幅回路３１は、ソース同士が
共通接続されて差動対をなす比較電圧（検出対象電圧）
入力用のエンハンスメント型のＮＭＯＳトランジスタＱ
２０および基準電圧入力用のエンハンスメント型のＮＭ
ＯＳトランジスタＱ２１と、Ｖccノードと前記差動対を
なすトランジスタＱ２０、Ｑ２１の各ドレインとの間に
それぞれ接続された抵抗素子Ｒ１、Ｒ２と、前記トラン
ジスタＱ２０、Ｑ２１の共通接続されたノードと接地ノ
ードとの間に接続された抵抗素子Ｒ３からなる。
共通接続されて差動対をなす比較電圧（検出対象電圧）
入力用のエンハンスメント型のＮＭＯＳトランジスタＱ
２０および基準電圧入力用のエンハンスメント型のＮＭ
ＯＳトランジスタＱ２１と、Ｖccノードと前記差動対を
なすトランジスタＱ２０、Ｑ２１の各ドレインとの間に
それぞれ接続された抵抗素子Ｒ１、Ｒ２と、前記トラン
ジスタＱ２０、Ｑ２１の共通接続されたノードと接地ノ
ードとの間に接続された抵抗素子Ｒ３からなる。
【００４０】そして、前記基準電圧入力用のＮＭＯＳト
ランジスタＱ２１のドレインはソースフォロア回路３２
によりバッファ増幅され、このソースフォロア回路３２
の出力はソース接地回路３３により増幅されて前記出力
ノードから出力する。
ランジスタＱ２１のドレインはソースフォロア回路３２
によりバッファ増幅され、このソースフォロア回路３２
の出力はソース接地回路３３により増幅されて前記出力
ノードから出力する。
【００４１】前記ソースフォロア回路３２は、Ｖccノー
ドと接地ノードとの間に、バッファ増幅用のエンハンス
メント型のＮＭＯＳトランジスタＱ１９および抵抗素子
Ｒ４が直列に接続されている。
ドと接地ノードとの間に、バッファ増幅用のエンハンス
メント型のＮＭＯＳトランジスタＱ１９および抵抗素子
Ｒ４が直列に接続されている。
【００４２】前記ソース接地回路３３は、Ｖccノードと
接地ノードとの間に、負荷用の抵抗素子Ｒ５および増幅
用のエンハンスメント型のＮＭＯＳトランジスタＱ２２
が直列に接続されている。
接地ノードとの間に、負荷用の抵抗素子Ｒ５および増幅
用のエンハンスメント型のＮＭＯＳトランジスタＱ２２
が直列に接続されている。
【００４３】ここで、少なくとも前記差動対をなす２つ
のトランジスタＱ２０、Ｑ２１のいずれか一方のゲート
・ソース間電圧ＶGSは、ゲート閾値電圧Ｖth以上である
必要がある。
のトランジスタＱ２０、Ｑ２１のいずれか一方のゲート
・ソース間電圧ＶGSは、ゲート閾値電圧Ｖth以上である
必要がある。
【００４４】なお、本発明は、上記各例のパワーＭＯＳ
ＦＥＴに限らず、例えばマルチエミッタ構造を有する
Ｎチャネル型のＩＧＢＴを出力用トランジスタとして用
いたインテリジェント型のパワーＩＧＢＴにも適用する
ことができる。
ＦＥＴに限らず、例えばマルチエミッタ構造を有する
Ｎチャネル型のＩＧＢＴを出力用トランジスタとして用
いたインテリジェント型のパワーＩＧＢＴにも適用する
ことができる。
【００４５】
【発明の効果】上述したように本発明のＭＯＳ型半導体
装置によれば、出力用トランジスタの異常時に出力用ト
ランジスタのゲートを制御する保護回路の電圧比較回路
を出力用トランジスタと同一チップ上に搭載する場合
に、低コスト化を優先して実現することができる。
装置によれば、出力用トランジスタの異常時に出力用ト
ランジスタのゲートを制御する保護回路の電圧比較回路
を出力用トランジスタと同一チップ上に搭載する場合
に、低コスト化を優先して実現することができる。
【図１】 本発明のＭＯＳ型半導体装置の第１の実施の
形態に係るパワーＭＯＳ ＦＥＴの構造の一例の一部を
示す断面図。
形態に係るパワーＭＯＳ ＦＥＴの構造の一例の一部を
示す断面図。
【図２】図１中のＮＭＯＳトランジスタを使用した電圧
比較回路の一例を示す回路図。
比較回路の一例を示す回路図。
【図３】図１中のＮＭＯＳトランジスタを使用した電圧
比較回路の他の例を示す回路図。
比較回路の他の例を示す回路図。
【図４】パワーＭＯＳ ＦＥＴの過電流制限回路の従来
の一例を示す回路図。
の一例を示す回路図。
【図５】保護機能を有する従来のパワーＭＯＳ ＦＥＴ
の構造の一例の一部を示す断面図。
の構造の一例の一部を示す断面図。
【図６】保護機能を有する従来のパワーＭＯＳ ＦＥＴ
の構造の他の例の一部を示す断面図。
の構造の他の例の一部を示す断面図。
【図７】図５中のＣＭＯＳトランジスタを使用した電圧
比較回路の一例を示す回路図。
比較回路の一例を示す回路図。
１０…ＮＭＯＳ構造の出力用トランジスタ、 １１…出力用トランジスタのＮ+ ドレイン領域、 １２…出力用トランジスタのＮ型ドレイン領域、 １３…出力用トランジスタのＮ+ ソース領域、 １４…出力用トランジスタのチャネル形成領域、 １５…半導体基板表面のゲート絶縁膜、 １６…出力用トランジスタのソース電極、 １７…出力用トランジスタのゲート電極、 １８…出力用トランジスタのドレイン電極、 ２０…ＮＭＯＳトランジスタ、 ２１…ＮＭＯＳトランジスタ形成用のＰ型半導体領域、 ２２…ＮＭＯＳトランジスタのＮ+ ドレイン領域、 ２３…ＮＭＯＳトランジスタのＮ+ ソース領域、 ２４…ＮＭＯＳトランジスタのゲート電極、 ２５…ＮＭＯＳトランジスタのドレイン電極、 ２６…ＮＭＯＳトランジスタのソース電極。
Claims (4)
- 【請求項１】 単一チャネル型の出力用トランジスタ
と、前記出力用トランジスタと同一チップ上に搭載さ
れ、前記出力用トランジスタの異常時に出力用トランジ
スタのゲートを制御する保護回路とを具備し、 前記保護回路の一部である電圧比較回路のトランジスタ
として前記出力用トランジスタと同じ単一チャネル型の
ＭＯＳ ＦＥＴが使用されていることを特徴とする絶縁
ゲート型半導体装置。 - 【請求項２】 請求項１記載の絶縁ゲート型半導体装置
において、 前記出力用トランジスタはＮチャネル型のトランジスタ
であり、 前記単一チャネル型のＭＯＳ ＦＥＴは、ディプレッシ
ョン型ＮＭＯＳトランジスタおよびエンハンスメント型
ＮＭＯＳトランジスタの両方を含むことを特徴とする絶
縁ゲート型半導体装置。 - 【請求項３】 請求項１記載の絶縁ゲート型半導体装置
において、 前記出力用トランジスタはＮチャネル型のトランジスタ
であり、 前記単一チャネル型のＭＯＳ ＦＥＴは、エンハンスメ
ント型ＮＭＯＳトランジスタであることを特徴とする絶
縁ゲート型半導体装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
絶縁ゲート型半導体装置は、出力用トランジスタの過電
流時あるいは過電圧時あるいは過熱時に出力用トランジ
スタの導通を遮断する保護回路を備えたパワーＭＯＳ
ＦＥＴあるいはパワーＩＧＢＴであることを特徴とする
絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037623A JPH10233506A (ja) | 1997-02-21 | 1997-02-21 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037623A JPH10233506A (ja) | 1997-02-21 | 1997-02-21 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233506A true JPH10233506A (ja) | 1998-09-02 |
Family
ID=12502773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9037623A Pending JPH10233506A (ja) | 1997-02-21 | 1997-02-21 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233506A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000115987A (ja) * | 1998-10-06 | 2000-04-21 | New Japan Radio Co Ltd | 短絡保護回路 |
| JP2016540477A (ja) * | 2013-11-15 | 2016-12-22 | 日本テキサス・インスツルメンツ株式会社 | デプリーションモードトランジスタを制御するための方法及び回路要素 |
| CN110504315A (zh) * | 2019-08-30 | 2019-11-26 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
-
1997
- 1997-02-21 JP JP9037623A patent/JPH10233506A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000115987A (ja) * | 1998-10-06 | 2000-04-21 | New Japan Radio Co Ltd | 短絡保護回路 |
| JP2016540477A (ja) * | 2013-11-15 | 2016-12-22 | 日本テキサス・インスツルメンツ株式会社 | デプリーションモードトランジスタを制御するための方法及び回路要素 |
| JP2019083684A (ja) * | 2013-11-15 | 2019-05-30 | 日本テキサス・インスツルメンツ合同会社 | デプリーションモードトランジスタとエンハンスメントモードトランジスタとを制御するための回路要素 |
| JP2020167935A (ja) * | 2013-11-15 | 2020-10-08 | 日本テキサス・インスツルメンツ合同会社 | デプリーションモードトランジスタを制御するための方法及び回路要素 |
| US11356087B2 (en) | 2013-11-15 | 2022-06-07 | Texas Instruments Incorporated | Method and circuitry for controlling a depletion-mode transistor |
| CN110504315A (zh) * | 2019-08-30 | 2019-11-26 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
| CN110504315B (zh) * | 2019-08-30 | 2020-09-15 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
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