JPH02166700A - エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 - Google Patents

エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置

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JPH02166700A
JPH02166700A JP63328075A JP32807588A JPH02166700A JP H02166700 A JPH02166700 A JP H02166700A JP 63328075 A JP63328075 A JP 63328075A JP 32807588 A JP32807588 A JP 32807588A JP H02166700 A JPH02166700 A JP H02166700A
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ジン‐キ　キム
Hyung-Kyu Yim
ヒュン‐キュ　ウィム
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はエラー検査及び訂正（［！ｒｒｏｒ　Ｃｈｅｃ
ｋｉｎｇＡｎｄ　Ｃｏｒｒｅｃｔｉｏｎ　：以下、ＥＣ
Ｃと称する）装置を内蔵した不揮発性半導体メモリ装置
に係るもので、特にＥＣＣ装置を内蔵した不揮発性半導
体メモリ装置に使用するためのエラービット発生回路に
係るものである。
この頃、広く使用される不揮発性半導体メモリ装置はフ
ローティングゲートトンネルオキサイド（ＦＬＯＴＯＸ
）型の電気的に消去及びプログラム可能な読出し専用メ
モリ　（ＥＥＦＲＯＭ）装置である。
又、一つのバイトからデータを読出すことができるＥＥ
ＰＲＯＭ装置が使用されている。しかし、バイト読出し
動作から一つのビットのエラーが発生することができる
のでＥＥＦＲＯＭ装置の信頼性と歩留りが減少されるこ
とができる。
そのようなビットエラーの大部分はトンネルオキサイド
（Ｔｕｎｎｅｌ　０ｘｉｄｅ）における欠陥に起因した
データ保有欠陥によって惹起される。そのような一つの
バイト内からのビットエラーが発生する確率はＥＥＰＲ
ＯＭ装置が高密度化される程もっと太き（なる。
そのような欠点を解決するため最近のＥＥＦＲＯＭ装置
はＥＣＣ回路を内蔵しており、これによって信頼性及び
歩留りを向上している。
そのようなＥＣＣ回路を内蔵したＥＥＰＲＯＭ装置は１
９８８年８月に発行された１　９８８ＳＹＭＰＯＳＩＵ
Ｍ　ＯＮ　ＶＬＳＩ　ＣＩＲＣＵＩＴＳ、ＤｒＧＥＳＴ
　ＯＦ　ＴＥＣＨ［ＣＡＬ　ＰＡＰＥＲＳ、　８３頁と
８４頁とに開示されている。
使用者が製品使用中にビット性の不良が発生すると、使
用者はＥＣＣ装置の訂正動作によって訂正するが、その
ような訂正動作をデータアクセスタイム、又は電流消耗
等がＥＥＰＲＯＭ装置の性能低下を招来する場合もある
のである。そのため、製造者はＥＥＰＲＯＭ装置の製造
が完了された時にチップテストによってビット性のエラ
ーに起因したＥＣＣ装置の使用によって惹起されるデー
タアクセスタイム、又は電流消耗を測定する必要がある
のである。
そのような測定を容易にするためには願うビットにエラ
ーを発生させることができる装置が要求される。しかし
従来のＥＣＣ装置の内蔵ＥＥＰＲＯＭ装置はそのような
装置が内蔵されていなかったのでＥＣＣ訂正動作の影響
を完全に予測することができなかった。
したがって、本発明の目的はメモリセルにビット性エラ
ーを意図的に書込ませることによりＥＣＣ装置の性能低
下を容易に検査することができるＥＥＰＲＯＭ装置にお
いて使用するためのエラービット発生回路を提供するこ
とにある。
上記のような目的を達成するために本発明は入力データ
バソフアから出力する所定ビットの入力データから所定
ビットのパリティデータを発生するパリテイ発生手段と
、上記入力データと上記パリティデータをメモリセルア
レイに書込むための手段と、上記書込まれた入力データ
とパリティデータをメモリセルアレイから読出し、上記
読出された入力データ中のエラービットを訂正し、訂正
されたデータを提供する手段を具備した不揮発性半導体
メモリ装置において、上記入カバソファと上記メモリセ
ルアレイとの間に接続され、制御信号とアドレス信号に
応答して入力データの選択されたビットにエラーを発生
するエラービット発生回路１４を具備したことを特徴と
する。
以下、本発明を添付図面を参照して詳細に説明する。
先ず、第１図を参照すると、本発明によりエラーピント
発生回路を内蔵したＥＥＰＲＯＭ装置のブロック図が図
示されである。
第１図中のパリティ発生器１６とパリティデコーダ１８
とエラー訂正回路２０とから構成された部分は従来のＥ
ＣＣ装置である。データ入力バッファ１２はデータ出力
バッド１０から入力された一つのバイト（８ビツト）の
データレベルを内部装置のデータレベルに変換するため
にデータ入出力バッド１８のデータ入力ピンと連結され
である。
パリティ発生器１６は上記データ入力バッファ１２から
のビット入力データＤ（を公知の訂正ハミングコード（
Ｍｏｄｉｆｉｅｄ　Ｈａｍｍｉｎｇ　Ｃｏｄｅ　）方式
によて４ビツトのパリティデータＰＷｉを発生する。
エラーピント発生器１４は本発明によりエラービット位
置を指定するアドレスに応答して上記データ入力バッフ
ァ１２からの８ビツト入カデータＤｉ中の指定されたビ
ットから１ビツトエラーを発生する。
上記エラービット発生器１４からの１ビツトエラーを持
つ入力データＤＷｉと上記パリティ発生器１６からの４
ビツトパリテイデータＰＷｉは凡てデータバス３０とデ
ータライン選択器２４を通じて図示しない行及び列デコ
ーダから選択されたメモリセルアレイ２８の１２ビツト
メモリセルに書込む。
一方、読出しの動作は上記の行及び列デコーダから選択
されたメモリセルアレイ２８の１２ビツトメモリセルか
ら書込まれた８ビツトのデータとこのデータの４ビツト
パリテイデータがデータライン選択器２４及びデータバ
ス３０を通じてセンスアンプ２６に入力される。データ
ライン選択器２１は書込むための上記１２ビツトのデー
タ又続出された１２ビツトデータを上記メモリセルアレ
イ２３内にあるビットラインから選択するために提供さ
れている。上記メモリセルアレイ２３から読出されたデ
ータを感知し増幅するセンスアップ２６は８ビツトの読
出しデータＤｏｉと４ビツトのパリティデータＰｏｉを
凡てパリティ発生器１６に供給すると共に上記読出しデ
ータＤｏｔをエラー訂正回路２０に供給する。パリティ
発生器１６は上記読出しデータＤｏｉとパリティデータ
Ｐｏｉの入力によって４ビツトのパリティデータＰｒｉ
を発生し、パリティデコーダ１８に供給する。
パリティデコーダ１日は４ビツトパリテイデータＰｒｉ
の入力によってエラーが発生された８ビット読出しデー
タＤｏｔの１ビツト位置を決定するデータＰｄｉを発生
する。
通常に、８個の排他的論理和で構成されるエラー訂正回
路２０はエラービット位置決定データＰｄｉの制御下に
８ビット読出しデータをデータ出力バッファ２２を通じ
て入出力パッド１０の出力ピンに供給する。そのため、
本発明によりデータ入力バッファ１２とデータライン選
択器２４との間に接続されたエラービット発生器１４か
ら１ビツト発生させて書込んだ後ＥＣＣ装置を使用する
ことによってエラー訂正動作を検査することによりＥＣ
Ｃ装置の読出しアクセス時間及び電流消耗を完全に測定
することができる。
第２図を参照して見ると、本発明によりエラービット発
生回路の実施例が図示されである。
エラービット発生回路１４はエラー位置を決定するため
の論理信号を発生するデコーダ部４０とデコーダ部４０
からの論理信号に応答してエラービットを発生するエラ
ー発生部５０とから構成される。
デコーダ部４０は８個の４入力ＮＡＮＤゲート４１〜４
８とから構成されており、上記ＮＡＮＤ’７’−）　４
１〜４８の各々は第１入力端子に制御信号ＣＨを入力す
る。又、上記ゲート４１〜４日の各々は第２と第３及び
第４入力端子にアドレス信号（Ａ　ｏ　、　Ａ　ｏ　）
　〜（Ａｘ　、Ａｚ）の組合を入力する。そのため、上
記ＮＡＮＤゲート４１〜４８は上記制御信号ＣＨが論理
“ハイ”状態である時エネイブルされ、論理“ロウ”状
態である時ディスエイプル（ｄｉｓａｂｌｅ　）される
。ディスエイプルされると、上記ＮＡＮＤゲート４１〜
４８の凡ては論理“ハイ゛状態を出力し、エネイブルさ
れると、上記ＮＡＮＤ４１〜４８の中での一つが上記ア
ドレス信号の組合によって選択されて論理“ロウ”状態
が出力する。エラー発生部５ｏは８個の２入力排他的論
理和５１〜５８とから構成され、一つの入力の各々は対
応するＮＡＮＤゲート４１〜４８の出力端子と接続され
、抽入力の各々は８ビツトのデータＤ０〜Ｄ、と接続さ
れている。
上記排他的論理和５１〜５８は上記ＮＡＮＤ４１〜４８
からの論理“ハイ”状態の出力信号Ｅ０〜Ｅ７を入力す
ると、上記排他的論理和５１〜５８の出力信号ＤＷ、〜
ＤＷ７は入力データＤ。〜Ｄ、のようである。しかし、
上記出力信号Ｅ０〜Ｅ、の中での一つが論理“ロウ”状
態であれば対応する排他的論理和の出力は入力データの
反転データになる。
そのため、上記デコーダ部４０がディスエイプルされる
と、上記エラー発生部５０は各々８ビット入カデータＤ
０〜Ｄ、をエラーなしに出力し、上記デコーダ部４０が
エネイブルされると、アドレス信号Ａ０〜Ａ２によって
選択された１ビツトのデータのみが反転されたエラービ
ットとして発生される。
前述したように本発明のエラービット発生回路をＥＣＣ
装置を内蔵する不揮発性半導体メモリ装置に配置するこ
とによりＥＣＣ装置の訂正動作のテストが効果的に行わ
れることができる利点を持つ。
【図面の簡単な説明】
第１図は本発明に係るエラー検査及び訂正装置を内蔵し
た不揮発性半導体メモリ装置のブロック図、そして 第２図は第１図中のエラービット発生回路の回路図であ
る。

Claims (2)

    【特許請求の範囲】
  1. （１）データ入力バッファ１２から出力する所定ビット
    の入力データから所定ビットのパリテイデータを発生す
    るパリテイ発生手段１６と、上記入力データと上記パリ
    テイデータをメモリセルアレイに書き込むための手段と
    、上記書き込まれた入力データとパリテイデータをメモ
    リセルアレイから読出し、上記読出された入力データ中
    のエラービットを訂正し、その訂正されたデータを提供
    する手段を具備したエラー検査及び訂正装置を内蔵した
    不揮発性半導体メモリ装置において、 上記入力バッファと上記メモリセルアレイとの間に接続
    され、制御信号とアドレス信号に応答して入力データの
    選択されたビットにエラーを発生するエラービット発生
    回路１４を具備することを特徴とするエラー検査及び訂
    正装置を内蔵した不揮発性半導体メモリ装置。
  2. （２）エラービット発生回路１４が上記制御信号と上記
    アドレス信号との組み合わせを入力する上記入力データ
    の数と同一な数のＮＡＮＤゲート４１〜４８と、上記各
    ＮＡＮＤゲートの出力端子を第１入力とし、上記各デー
    タを第２入力とする排他的論理和５１〜５８とから構成
    されたことを特徴とする請求項（１）記載のエラー検査
    及び訂正装置を内蔵した不揮発性半導体メモリ装置。
JP63328075A 1988-12-15 1988-12-27 エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 Pending JPH02166700A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7305607B2 (en) 2005-04-21 2007-12-04 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including failed cell correcting circuit
US7428161B2 (en) 2005-10-07 2008-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device with MOS transistors each having floating gate and control gate
JP2020166376A (ja) * 2019-03-28 2020-10-08 ラピスセミコンダクタ株式会社 半導体装置及びそのテスト方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2830308B2 (ja) * 1990-02-26 1998-12-02 日本電気株式会社 情報処理装置
EP0463210B1 (en) * 1990-06-27 1995-05-31 International Business Machines Corporation Method and apparatus for checking the address and contents of a memory array
USRE36448E (en) * 1991-09-13 1999-12-14 International Business Machines Corporation Memory controller with parity generator for an I/O control unit
KR950003013B1 (ko) * 1992-03-30 1995-03-29 삼성전자 주식회사 틀림정정회로를 가지는 이이피롬
JPH0714393A (ja) * 1993-06-16 1995-01-17 Sharp Corp Ｐｒｏｍ内蔵マイクロコンピュータ
US6397357B1 (en) * 1996-10-08 2002-05-28 Dell Usa, L.P. Method of testing detection and correction capabilities of ECC memory controller
US6085290A (en) * 1998-03-10 2000-07-04 Nexabit Networks, Llc Method of and apparatus for validating data read out of a multi port internally cached dynamic random access memory (AMPIC DRAM)
DE19935497A1 (de) * 1999-07-28 2001-03-01 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Korrigieren von Speicherfehlern
US6539503B1 (en) * 1999-11-23 2003-03-25 Hewlett-Packard Company Method and apparatus for testing error detection
JP2001351398A (ja) * 2000-06-12 2001-12-21 Nec Corp 記憶装置
FR2877563B1 (fr) 2004-11-08 2007-11-30 Centre Nat Rech Scient Cnrse Prothese acetabulaire destinee a etre fixee sans ciment
US7567461B2 (en) 2006-08-18 2009-07-28 Micron Technology, Inc. Method and system for minimizing number of programming pulses used to program rows of non-volatile memory cells
JP4820795B2 (ja) * 2007-10-04 2011-11-24 パナソニック株式会社 半導体記憶装置
US8627163B2 (en) * 2008-03-25 2014-01-07 Micron Technology, Inc. Error-correction forced mode with M-sequence
DE102008026568A1 (de) * 2008-06-03 2010-04-08 Qimonda Ag Halbleiterbauelement, Speichermodul und Verfahren zum Testen einer Fehlerkorrektur-Funktionalität beim Zugriff auf ein Speicherbauelement
US8161355B2 (en) 2009-02-11 2012-04-17 Mosys, Inc. Automatic refresh for improving data retention and endurance characteristics of an embedded non-volatile memory in a standard CMOS logic process
KR20110100739A (ko) * 2010-03-05 2011-09-15 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법, 컨트롤러의 동작 방법, 그리고 불휘발성 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템의 동작 방법
US8612834B2 (en) * 2011-03-08 2013-12-17 Intel Corporation Apparatus, system, and method for decoding linear block codes in a memory controller
JP5490062B2 (ja) * 2011-07-19 2014-05-14 株式会社東芝 不揮発性半導体記憶装置
DE102015210651B4 (de) * 2015-06-10 2022-10-27 Infineon Technologies Ag Schaltung und Verfahren zum Testen einer Fehlerkorrektur-Fähigkeit
US10452505B2 (en) * 2017-12-20 2019-10-22 Advanced Micro Devices, Inc. Error injection for assessment of error detection and correction techniques using error injection logic and non-volatile memory
KR102468721B1 (ko) * 2017-12-20 2022-11-21 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6011953A (ja) * 1983-07-01 1985-01-22 Mitsubishi Electric Corp メモリ装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3568153A (en) * 1968-09-16 1971-03-02 Ibm Memory with error correction
US3868632A (en) * 1972-11-15 1975-02-25 Ibm Plural channel error correcting apparatus and methods
US4058851A (en) * 1976-10-18 1977-11-15 Sperry Rand Corporation Conditional bypass of error correction for dual memory access time selection
FR2528613B1 (fr) * 1982-06-09 1991-09-20 Hitachi Ltd Memoire a semi-conducteurs
US4561095A (en) * 1982-07-19 1985-12-24 Fairchild Camera & Instrument Corporation High-speed error correcting random access memory system
JPS60133599A (ja) * 1983-12-21 1985-07-16 Nec Corp 半導体メモリ装置
JPS61145799A (ja) * 1984-12-20 1986-07-03 Fujitsu Ltd メモリを内蔵した半導体集積回路
US4744062A (en) * 1985-04-23 1988-05-10 Hitachi, Ltd. Semiconductor integrated circuit with nonvolatile memory
JPS6246357A (ja) * 1985-08-23 1987-02-28 Hitachi Vlsi Eng Corp 半導体記憶装置
SE453228B (sv) * 1986-04-18 1988-01-18 Ericsson Telefon Ab L M Sett och anordning for att overvaka ett feltolerant datorminne
JPS63129600A (ja) * 1986-11-19 1988-06-01 Nec Corp 誤り検出・訂正回路付半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6011953A (ja) * 1983-07-01 1985-01-22 Mitsubishi Electric Corp メモリ装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7305607B2 (en) 2005-04-21 2007-12-04 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including failed cell correcting circuit
US7428161B2 (en) 2005-10-07 2008-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device with MOS transistors each having floating gate and control gate
JP2020166376A (ja) * 2019-03-28 2020-10-08 ラピスセミコンダクタ株式会社 半導体装置及びそのテスト方法

Also Published As

Publication number Publication date
GB8924723D0 (en) 1989-12-20
FR2641641A1 (fr) 1990-07-13
DE3906494A1 (de) 1990-06-21
GB2226168B (en) 1993-05-26
GB2226168A (en) 1990-06-20
DE3906494C2 (ja) 1990-12-06
FR2641641B1 (fr) 1994-09-23
US5142541A (en) 1992-08-25

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