JP3237579B2 - メモリテスト回路 - Google Patents
メモリテスト回路Info
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、LSIのメモリテ
スト回路に関し、特に、ロジックーメモリ混載型のLS
Iのメモリ部のテストタイムを削減するためのメモリテ
スト回路に関する。
スト回路に関し、特に、ロジックーメモリ混載型のLS
Iのメモリ部のテストタイムを削減するためのメモリテ
スト回路に関する。
【0002】
【従来の技術】半導体テクノロジーの進歩に伴い、半導
体集積回路(LSI)の性能は年々向上してきており、
MPU(マイクロプロセッサ)の内部動作周波数は現在
数100MHzクラスまできている。しかしながら、M
PUとメモリLSIとの間のバスの周波数は、プリント
基板上配線の遅延時間などの制約から、数10MHz
と、MPUの内部周波数よりも低速にせざるを得なくな
っている。バスのデータ転送速度を向上させるため、バ
ス幅(バス線の本数)を広げることも、行われてきてい
るが、プリント基板設計の難しさやパッケージの端子数
(ピン数)増加などの制約がある。以上の背景から、近
年、MPU−メモリ混載型のLSIが、相次いで発表さ
れてきている(参考文献:日経マイクロデバイス199
6年3月号48頁、他)。
体集積回路(LSI)の性能は年々向上してきており、
MPU(マイクロプロセッサ)の内部動作周波数は現在
数100MHzクラスまできている。しかしながら、M
PUとメモリLSIとの間のバスの周波数は、プリント
基板上配線の遅延時間などの制約から、数10MHz
と、MPUの内部周波数よりも低速にせざるを得なくな
っている。バスのデータ転送速度を向上させるため、バ
ス幅(バス線の本数)を広げることも、行われてきてい
るが、プリント基板設計の難しさやパッケージの端子数
(ピン数)増加などの制約がある。以上の背景から、近
年、MPU−メモリ混載型のLSIが、相次いで発表さ
れてきている(参考文献:日経マイクロデバイス199
6年3月号48頁、他)。
【0003】一般に、混載LSIでは、バス線が短くな
るため、バス周波数を高速化できる。また、バス幅を広
げることも容易である。すなわち、システムの速度性能
の向上が実現できる。なお、現在までに発表されている
MPU−メモリ混載LSIでは、数M〜数10Mビット
のDRAM(ダイナミックRAM)を搭載している。今
後、半導体微細化技術の進展に従って、この搭載メモリ
容量は大きくなると考えられる。その場合に、メモリ部
のテストを短時間で行う工夫がますます重要になってき
るものと推測される。
るため、バス周波数を高速化できる。また、バス幅を広
げることも容易である。すなわち、システムの速度性能
の向上が実現できる。なお、現在までに発表されている
MPU−メモリ混載LSIでは、数M〜数10Mビット
のDRAM(ダイナミックRAM)を搭載している。今
後、半導体微細化技術の進展に従って、この搭載メモリ
容量は大きくなると考えられる。その場合に、メモリ部
のテストを短時間で行う工夫がますます重要になってき
るものと推測される。
【0004】図11乃至図15に、従来のメモリテスト
回路技術を、MPU−メモリ混載LSIに搭載した場合
の一例を示す。図11のMPU−メモリ混載LSIは、
大きく分けて、MPU部801とメモリ部802とから
構成されている。メモリ部802は、1Mワード×10
24ビット構成(記憶容量:1Gビット)のダイナミッ
クRAMである。したがって、メモリ部802とMPU
部801との間では、1024本のデータバス線(BU
S0 〜BUS1023)によって、データのやり取りが行わ
れる。
回路技術を、MPU−メモリ混載LSIに搭載した場合
の一例を示す。図11のMPU−メモリ混載LSIは、
大きく分けて、MPU部801とメモリ部802とから
構成されている。メモリ部802は、1Mワード×10
24ビット構成(記憶容量:1Gビット)のダイナミッ
クRAMである。したがって、メモリ部802とMPU
部801との間では、1024本のデータバス線(BU
S0 〜BUS1023)によって、データのやり取りが行わ
れる。
【0005】メモリ部802をテストするための回路部
分は、選択信号発生回路803、TE1(Test E
nable 1)、/RAS(Row Address
Strobe)、/CAS(Column Addr
ess Strobe)、/WE(Write Ena
ble)の各入力信号用の4台の入力バッファ回路80
4、アドレス入力信号a0 〜an 用のn+1台のレジス
タ付き入力バッファ回路805、I/O1 〜I/O8 用
の8台の入出力バッファ回路806、制御信号発生回路
807、選択信号SW0 〜SW127 により制御される、
128×8=1024台のBUS−I/O’間スイッチ
回路から構成される。ここで、/RAS、/CAS、/
WEは、それぞれ、RASバー、CASバー、WEバー
を表すものとする。以下、信号名又は端子名の前の
“/”は、同様の意味で用いるものとする。
分は、選択信号発生回路803、TE1(Test E
nable 1)、/RAS(Row Address
Strobe)、/CAS(Column Addr
ess Strobe)、/WE(Write Ena
ble)の各入力信号用の4台の入力バッファ回路80
4、アドレス入力信号a0 〜an 用のn+1台のレジス
タ付き入力バッファ回路805、I/O1 〜I/O8 用
の8台の入出力バッファ回路806、制御信号発生回路
807、選択信号SW0 〜SW127 により制御される、
128×8=1024台のBUS−I/O’間スイッチ
回路から構成される。ここで、/RAS、/CAS、/
WEは、それぞれ、RASバー、CASバー、WEバー
を表すものとする。以下、信号名又は端子名の前の
“/”は、同様の意味で用いるものとする。
【0006】まず、テストイネーブル入力信号TE1
は、メモリテストモードを設定するための信号である。
TE1信号は、図13のように、インバータ2段からな
る入力バッファ回路804を介して、テストイネーブル
バッファ信号TE1’を作って関係回路に伝達される。
TE1の機能としては、TE1=“H”でメモリテスト
モード、TE1=“L”で通常動作モードを設定するも
のである。TE1=“H”では、MPU部801のBU
S及び駆動バッファをハイインピーダンス状態にし(具
体的回路は省略)、選択信号発生回路803を活性化す
る。図12に示すように、選択信号発生回路803は、
ブロックアドレス入力信号A0 〜A6 を入力とするデコ
ーダ回路である。したがって、A0 〜A6 の“H”又は
“L”レベルの組み合わせで定まる、あるSWi が
“H”になる。なお、当然ながら、残りのSW0 〜SW
i-1 ,SWi+1 〜SW127 は、全て“L”のままであ
る。
は、メモリテストモードを設定するための信号である。
TE1信号は、図13のように、インバータ2段からな
る入力バッファ回路804を介して、テストイネーブル
バッファ信号TE1’を作って関係回路に伝達される。
TE1の機能としては、TE1=“H”でメモリテスト
モード、TE1=“L”で通常動作モードを設定するも
のである。TE1=“H”では、MPU部801のBU
S及び駆動バッファをハイインピーダンス状態にし(具
体的回路は省略)、選択信号発生回路803を活性化す
る。図12に示すように、選択信号発生回路803は、
ブロックアドレス入力信号A0 〜A6 を入力とするデコ
ーダ回路である。したがって、A0 〜A6 の“H”又は
“L”レベルの組み合わせで定まる、あるSWi が
“H”になる。なお、当然ながら、残りのSW0 〜SW
i-1 ,SWi+1 〜SW127 は、全て“L”のままであ
る。
【0007】2端子スイッチ回路は、図16の回路で定
義されているから、あるSW1 が“H”になることによ
って、1024台のBUS−I/O’間スイッチ回路の
内の8台だけがオンになる。例えば、SW1 が“H”に
なった場合は、BUS8 −I/O1 ’間、BUS9 −I
/O2 ’間、…、BUS15−I/O8 ’間の各スイッチ
(計8台)がオンになる。
義されているから、あるSW1 が“H”になることによ
って、1024台のBUS−I/O’間スイッチ回路の
内の8台だけがオンになる。例えば、SW1 が“H”に
なった場合は、BUS8 −I/O1 ’間、BUS9 −I
/O2 ’間、…、BUS15−I/O8 ’間の各スイッチ
(計8台)がオンになる。
【0008】/RAS入力信号、/CAS入力信号、/
WE入力信号は、それぞれ入力バッファ回路804を介
した後、制御信号発生回路807に入力される。そし
て、ライト制御信号WE’、データ出力活性化信号DO
E、内部クロック信号CLK、などが発生される。
WE入力信号は、それぞれ入力バッファ回路804を介
した後、制御信号発生回路807に入力される。そし
て、ライト制御信号WE’、データ出力活性化信号DO
E、内部クロック信号CLK、などが発生される。
【0009】アドレス入力信号a0 〜an は、図14の
ように、レジスタの付いている入力バッファ回路805
を介した後、メモリ部802の中のデコーダ回路(具体
的回路は省略)に入力される。メモリ部802が、1M
ワード×l024ビット(総記憶容量:1Gビット)の
メモリセルアレイを含むとすると、アドレスバッファ信
号a0 ’〜an ’によって、1Mワードの内の1ワード
が選択される。ところで、1M=220であるから、アド
レス入力信号としては20個必要である。したがって、
an のnの値は19となる。ただし、通常のDRAM製
品で採用されているアドレスマルチプレクス方式を、本
従来例の全てのアドレス入力信号に対し適用できるとす
れば、20個の半分の10個で済む。この場合、n=9
となる。
ように、レジスタの付いている入力バッファ回路805
を介した後、メモリ部802の中のデコーダ回路(具体
的回路は省略)に入力される。メモリ部802が、1M
ワード×l024ビット(総記憶容量:1Gビット)の
メモリセルアレイを含むとすると、アドレスバッファ信
号a0 ’〜an ’によって、1Mワードの内の1ワード
が選択される。ところで、1M=220であるから、アド
レス入力信号としては20個必要である。したがって、
an のnの値は19となる。ただし、通常のDRAM製
品で採用されているアドレスマルチプレクス方式を、本
従来例の全てのアドレス入力信号に対し適用できるとす
れば、20個の半分の10個で済む。この場合、n=9
となる。
【0010】8個のデータ入出力信号I/O1 −I/O
8 は、図15に示すデータ入出力バッファ806を介し
て、I/Oバス線I/O1 ’−I/O8 ’とデータのや
り取りが行われる。
8 は、図15に示すデータ入出力バッファ806を介し
て、I/Oバス線I/O1 ’−I/O8 ’とデータのや
り取りが行われる。
【0011】以上の説明からわかるように、本従来例で
は、テストイネーブル入力信号TE1を“H”にした状
態で、ブロックアドレス入力信号A0 〜A6 を与えるこ
とにより、あるSWi が“H”になって、1024個の
バス線の内の8個のバス線BUS88i〜BUS8i+7(i
=0、1、…、127)だけが、I/Oバス線I/
O1 ’〜I/O8 ’と導通する。この状態で、各入力信
号a0 〜an 、/RAS、/CAS、/WE、I/O1
〜I/O8 の組み合わせを時系列で順次与えることで、
メモリ部全体の1/128の領域のテストが実行でき
る。上記のテストを、iを0から127まで順次変更し
て行うことにより、メモリ部802全体のテストが行わ
れる。
は、テストイネーブル入力信号TE1を“H”にした状
態で、ブロックアドレス入力信号A0 〜A6 を与えるこ
とにより、あるSWi が“H”になって、1024個の
バス線の内の8個のバス線BUS88i〜BUS8i+7(i
=0、1、…、127)だけが、I/Oバス線I/
O1 ’〜I/O8 ’と導通する。この状態で、各入力信
号a0 〜an 、/RAS、/CAS、/WE、I/O1
〜I/O8 の組み合わせを時系列で順次与えることで、
メモリ部全体の1/128の領域のテストが実行でき
る。上記のテストを、iを0から127まで順次変更し
て行うことにより、メモリ部802全体のテストが行わ
れる。
【0012】例えば、上述のテストを、テスト条件:マ
ーチングパターン、サイクル時間200ns(ナノ秒)
にて実行すると、トータルテストタイムTは以下のよう
になる。なお、マーチングパターンのパターン長は、6
N(N:ワード数)とした。
ーチングパターン、サイクル時間200ns(ナノ秒)
にて実行すると、トータルテストタイムTは以下のよう
になる。なお、マーチングパターンのパターン長は、6
N(N:ワード数)とした。
【0013】T=200×10-9×(6×104857
6)×128=161(秒)
6)×128=161(秒)
【0014】すなわち、メモリ部802をテストするの
に要する時間は、161秒である。
に要する時間は、161秒である。
【0015】
【発明が解決しようとする課題】従来技術の問題点は、
テストタイムが長いという点である。例えば、100秒
以上もかかるという点である。その理由は、全てのメモ
リ部に対して、フルにテストしているためである。
テストタイムが長いという点である。例えば、100秒
以上もかかるという点である。その理由は、全てのメモ
リ部に対して、フルにテストしているためである。
【0016】
【発明の目的】本発明の目的は、テストタイムを十分小
さくするとともに、不良の場合にはその不良箇所の特定
もできるような、メモリテスト回路を提供することにあ
る。
さくするとともに、不良の場合にはその不良箇所の特定
もできるような、メモリテスト回路を提供することにあ
る。
【0017】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明のメモリテスト回路では、複数個に分割さ
れたメモリセルアレイと、個々の分割されたメモリセル
アレイからそれぞれ引き出されたデータバス線を有する
LSIにおいて、データバス線の個数(M)がテスト用
データ入出力端子の個数(N)の2倍以上になってお
り、テスト用データ入出力端子とデータバス線の間の経
路上に、データの切り替り周期の異なる複数個のストラ
イプデータパターンを発生するストライプデータパター
ン発生回路と、データコンペア回路とを設けたことを特
徴としている。
めに、本発明のメモリテスト回路では、複数個に分割さ
れたメモリセルアレイと、個々の分割されたメモリセル
アレイからそれぞれ引き出されたデータバス線を有する
LSIにおいて、データバス線の個数(M)がテスト用
データ入出力端子の個数(N)の2倍以上になってお
り、テスト用データ入出力端子とデータバス線の間の経
路上に、データの切り替り周期の異なる複数個のストラ
イプデータパターンを発生するストライプデータパター
ン発生回路と、データコンペア回路とを設けたことを特
徴としている。
【0018】また、本発明のメモリテスト回路は、次の
〜のいずれか一つ又は二つ以上を組み合わせたもの
を上記構成に加えてもよい。.前記データバス線と前
記ストライプデータパターン発生回路の間に同一データ
発生回路を設け、前記データバス線と前記データコンペ
ア回路の間に第2のデータコンペア回路を設ける。.
前記データコンペア回路に、ストライプデータコンペア
機能を設ける。.前記ストライプデータパターンの種
類数をM、データバス線数をテスト用データ入出力端子
数で割った数をNとした場合、M=log2 Nとなるよ
うにし、ストライプデータパターンは、データの切り替
わりが、1個毎、2個毎、4個毎、…、N/2個毎とな
るように設定する。.前記ストライプデータパターン
発生回路及び前記ストライプデータコンペア機能のある
データコンペア回路は、それぞれ、インバータとスイッ
チからなるパターン選択回路を複数個含んでいる。.
前記スイッチの選択信号を、テスト用ブロックアドレス
信号を入力とする回路の出力信号とする。.前記テス
ト用ブロックアドレス信号の個数をP、前記スイッチの
選択信号の個数をQとした時、P=log2 Qとなるよ
うに、前記テスト用ブロックアドレス信号を入力とする
回路を構成する。.前記ストライプデータパターンだ
けでなく、オール“1”データパターン及びオール
“0”データパターンも、発生し、かつコンペアする。
.テスト用シリアル制御信号を入力とし、前記テスト
用ブロックアドレス信号を出力とし、シフトレジスタを
含んでいる回路を有する。
〜のいずれか一つ又は二つ以上を組み合わせたもの
を上記構成に加えてもよい。.前記データバス線と前
記ストライプデータパターン発生回路の間に同一データ
発生回路を設け、前記データバス線と前記データコンペ
ア回路の間に第2のデータコンペア回路を設ける。.
前記データコンペア回路に、ストライプデータコンペア
機能を設ける。.前記ストライプデータパターンの種
類数をM、データバス線数をテスト用データ入出力端子
数で割った数をNとした場合、M=log2 Nとなるよ
うにし、ストライプデータパターンは、データの切り替
わりが、1個毎、2個毎、4個毎、…、N/2個毎とな
るように設定する。.前記ストライプデータパターン
発生回路及び前記ストライプデータコンペア機能のある
データコンペア回路は、それぞれ、インバータとスイッ
チからなるパターン選択回路を複数個含んでいる。.
前記スイッチの選択信号を、テスト用ブロックアドレス
信号を入力とする回路の出力信号とする。.前記テス
ト用ブロックアドレス信号の個数をP、前記スイッチの
選択信号の個数をQとした時、P=log2 Qとなるよ
うに、前記テスト用ブロックアドレス信号を入力とする
回路を構成する。.前記ストライプデータパターンだ
けでなく、オール“1”データパターン及びオール
“0”データパターンも、発生し、かつコンペアする。
.テスト用シリアル制御信号を入力とし、前記テスト
用ブロックアドレス信号を出力とし、シフトレジスタを
含んでいる回路を有する。
【0019】
【発明の実施の形態】図1乃至図4に、本発明の第1実
施形態のメモリテスト回路を示す。図1は全体ブロック
図、図2はストライプデータ発生/コンペア回路図、図
3は同一データ発生/コンペア回路図、図4はストライ
プ信号発生回路図である。
施形態のメモリテスト回路を示す。図1は全体ブロック
図、図2はストライプデータ発生/コンペア回路図、図
3は同一データ発生/コンペア回路図、図4はストライ
プ信号発生回路図である。
【0020】本実施形態のメモリテスト回路は、前述の
従来例の構成に、ストライプ信号発生回路103、スト
ライプデータ発生/コンペア回路101、同一データ発
生/コンペア回路102、第2テストイネーブル入力信
号TE2(Test Enable 2)等が追加され
たものである。
従来例の構成に、ストライプ信号発生回路103、スト
ライプデータ発生/コンペア回路101、同一データ発
生/コンペア回路102、第2テストイネーブル入力信
号TE2(Test Enable 2)等が追加され
たものである。
【0021】まず、ストライプ信号発生回路103は、
図4に示すように、ブロックアドレスバッファ信号
A0 ’〜A6 ’を入力し、ストライプ信号S0〜S12
7を出力する。ここで、A0 ’〜A6 ’は、図12に示
すように、ブロックアドレス入力信号と同相のバッファ
信号である。
図4に示すように、ブロックアドレスバッファ信号
A0 ’〜A6 ’を入力し、ストライプ信号S0〜S12
7を出力する。ここで、A0 ’〜A6 ’は、図12に示
すように、ブロックアドレス入力信号と同相のバッファ
信号である。
【0022】図4に示すように、各ブロックアドレスバ
ッファ信号A0 ’〜A6 ’は、インバータとNANDゲ
ートとからなる回路によって、修飾ブロックアドレス信
号A0 ”〜A6 ”に変換される。同図からわかるよう
に、Ai ’=“H”の場合は、Ai ”=“H”、/
Ai ”=“L”となるが、Ai ’=“L”の場合には、
Ai”=“H”、/Ai ”=“H”となる。例えば、A
0 ’=“H”とし、i≧lの全てのAi ’=“L”と設
定した場合、A0 ”=“H”、/A0 ”=“L”で、i
≧1の全てのAi ”=“H”、/Ai ”=“H”とな
る。したがって、i≧lのAi ”及び/Ai ”がゲート
入力される、NチャネルMOSトランジスタ全て(同
図、MN410〜MN460、MN411〜MN46
1、…、MN41127〜MN46127)は、オン状
態になる。すなわち、ストライプ信号S0、S1、…、
S127のレベルは、A0 ”又は/A0 ”がゲート入力
されるMOSトランジスタのみ(同図、MN400、M
N401、…、MN40127)で決まる。
ッファ信号A0 ’〜A6 ’は、インバータとNANDゲ
ートとからなる回路によって、修飾ブロックアドレス信
号A0 ”〜A6 ”に変換される。同図からわかるよう
に、Ai ’=“H”の場合は、Ai ”=“H”、/
Ai ”=“L”となるが、Ai ’=“L”の場合には、
Ai”=“H”、/Ai ”=“H”となる。例えば、A
0 ’=“H”とし、i≧lの全てのAi ’=“L”と設
定した場合、A0 ”=“H”、/A0 ”=“L”で、i
≧1の全てのAi ”=“H”、/Ai ”=“H”とな
る。したがって、i≧lのAi ”及び/Ai ”がゲート
入力される、NチャネルMOSトランジスタ全て(同
図、MN410〜MN460、MN411〜MN46
1、…、MN41127〜MN46127)は、オン状
態になる。すなわち、ストライプ信号S0、S1、…、
S127のレベルは、A0 ”又は/A0 ”がゲート入力
されるMOSトランジスタのみ(同図、MN400、M
N401、…、MN40127)で決まる。
【0023】具体的に説明する。NチャネルMOSトラ
ンジスタMN400〜MN40127のゲート電極へ
は、図4のように、A0 ”と/A0 ”とが交互に入力さ
れている。したがって、A0 ”=“H”、/A0 ”=
“L”であるから、MN400がオン、MN401がオ
フ、MN402がオン、…、MN40126がオン、M
N4012がオフになる。ところで、PチャネルMOS
トランジスタMP400のオン抵抗は、7個のNチャネ
ルトランジスタ、MN400、MN401、MN40
2、…、MN406の直列回路のオン抵抗より十分大き
くなるように設計する。MP401、MP402等も同
様に設計する。このように設計することにより、ストラ
イプ信号は、S0=“L”、S1=“H”、S2=
“L”、…、Sl26=“L”、S127=“H”とな
る。すなわち、ストライプパターンとしては、周期2の
LHLHLHLH…LHLHのパターンが得られる。
ンジスタMN400〜MN40127のゲート電極へ
は、図4のように、A0 ”と/A0 ”とが交互に入力さ
れている。したがって、A0 ”=“H”、/A0 ”=
“L”であるから、MN400がオン、MN401がオ
フ、MN402がオン、…、MN40126がオン、M
N4012がオフになる。ところで、PチャネルMOS
トランジスタMP400のオン抵抗は、7個のNチャネ
ルトランジスタ、MN400、MN401、MN40
2、…、MN406の直列回路のオン抵抗より十分大き
くなるように設計する。MP401、MP402等も同
様に設計する。このように設計することにより、ストラ
イプ信号は、S0=“L”、S1=“H”、S2=
“L”、…、Sl26=“L”、S127=“H”とな
る。すなわち、ストライプパターンとしては、周期2の
LHLHLHLH…LHLHのパターンが得られる。
【0024】同様に、A1 ’=“H”で、i≠1の全て
のAi ’=“L”の場合には、A1”=“H”、/
A1 ”=“L”で、i≠lの全てのA1 ”=“H”、/
Ai ”=“H”となり、結果として、ストライプ信号
は、S0=“L”、S1=“L”、S2=“H”、…、
Sl26=“H”、S127=“H”となる。すなわ
ち、ストライプパターンとしては、周期4のLLHHL
LHH…LLHHとなる。
のAi ’=“L”の場合には、A1”=“H”、/
A1 ”=“L”で、i≠lの全てのA1 ”=“H”、/
Ai ”=“H”となり、結果として、ストライプ信号
は、S0=“L”、S1=“L”、S2=“H”、…、
Sl26=“H”、S127=“H”となる。すなわ
ち、ストライプパターンとしては、周期4のLLHHL
LHH…LLHHとなる。
【0025】以下、同様にして、Ai ”のiが増えるに
従い、周期8、16、…のストライプパターンが得ら
れ、A6 ”においては、周期128のLLLLL…LL
HH…HHHH(連続64個のL+連続64個のH)に
なる。
従い、周期8、16、…のストライプパターンが得ら
れ、A6 ”においては、周期128のLLLLL…LL
HH…HHHH(連続64個のL+連続64個のH)に
なる。
【0026】なお、本実施形態のストライプ信号発生回
路103では、図4に示したように、各Si信号発生段
に、オン抵抗の大きなノーマリオンのPチャネルMOS
トランジスタを用いているが、この代わりに、直列接続
されているNチャネルMOSトランジスタと同一個数
分、Pチャネルトランジスタを並列に設けることによっ
て、CMOS構成とすることも可能である。CMOS構
成の場合、素子数は増えるが、貫通電流が無くなるとい
う利点がある。
路103では、図4に示したように、各Si信号発生段
に、オン抵抗の大きなノーマリオンのPチャネルMOS
トランジスタを用いているが、この代わりに、直列接続
されているNチャネルMOSトランジスタと同一個数
分、Pチャネルトランジスタを並列に設けることによっ
て、CMOS構成とすることも可能である。CMOS構
成の場合、素子数は増えるが、貫通電流が無くなるとい
う利点がある。
【0027】図2に示す、ストライプデータ発生/コン
ペア回路101は、主に上述のストライプ信号S0、S
1、S2、…、S126、S127によって制御され
る。
ペア回路101は、主に上述のストライプ信号S0、S
1、S2、…、S126、S127によって制御され
る。
【0028】図2から明らかなように、第2テストイネ
ーブル入力信号TE2を“H”レベルにすることによっ
て、ストライプデータ発生/コンペア回路101の全体
は活性化される。また、図2において、回路203及び
回路204は、図18で定義される、トライステートバ
ッファ回路である。したがって、図2から明らかなよう
に、TE2=“H”の状態で、ライト制御信号WE’が
“H”になると、ストライプデータ発生回路201が活
性化され、データコンペア回路202が不活性化され
る。逆に、TE2=“H”の状態で、ライト制御信号W
E’が“L”になると、ストライプデータ発生回路20
1が不活性化され、データコンペア回路202が活性化
される。
ーブル入力信号TE2を“H”レベルにすることによっ
て、ストライプデータ発生/コンペア回路101の全体
は活性化される。また、図2において、回路203及び
回路204は、図18で定義される、トライステートバ
ッファ回路である。したがって、図2から明らかなよう
に、TE2=“H”の状態で、ライト制御信号WE’が
“H”になると、ストライプデータ発生回路201が活
性化され、データコンペア回路202が不活性化され
る。逆に、TE2=“H”の状態で、ライト制御信号W
E’が“L”になると、ストライプデータ発生回路20
1が不活性化され、データコンペア回路202が活性化
される。
【0029】最初に、TE2=“H”、WE’=“H”
の場合について述べる。この場合は、I/Oバス線I/
O1 ’からバッファされた節点N201から、複数のイ
ンバータ・スイッチ回路セットに、書き込みデータ信号
は伝達される。ここで、スイッチ回路は、3端子タイプ
であるから、図17で定義されている。もし、ストライ
プ信号が周期2の信号、LHLHLH…LHLHである
とすると、Si(i=0、l、…、127)のiが増え
るにつれて、図2に示したように、スイッチは交互に
“下側節点と接続”・“上側節点と接続”を繰り返して
いくパターンになる。したがって、節点N201に対し
て、節点N210は同相、節点N211は逆相、節点N
212は同相、…、節点N21126は同相、節点N2
1127は逆相となる。また、同図から明らかなよう
に、節点N210と中間バス線BUS0 ’は同相、節点
N211と中間バス線BUS1 ’は同相、…である。以
上から、I/O1 ’=“L”なら、BUS0 ’=
“L”、BUS1 ’=“H”、BUS2 ’=“L”、
…、BUS126 ’=“L”、BUS127 ’=“H”とな
る。当然ながら、I/O1 ’=“H”なら、それぞれの
レベルは逆転する。
の場合について述べる。この場合は、I/Oバス線I/
O1 ’からバッファされた節点N201から、複数のイ
ンバータ・スイッチ回路セットに、書き込みデータ信号
は伝達される。ここで、スイッチ回路は、3端子タイプ
であるから、図17で定義されている。もし、ストライ
プ信号が周期2の信号、LHLHLH…LHLHである
とすると、Si(i=0、l、…、127)のiが増え
るにつれて、図2に示したように、スイッチは交互に
“下側節点と接続”・“上側節点と接続”を繰り返して
いくパターンになる。したがって、節点N201に対し
て、節点N210は同相、節点N211は逆相、節点N
212は同相、…、節点N21126は同相、節点N2
1127は逆相となる。また、同図から明らかなよう
に、節点N210と中間バス線BUS0 ’は同相、節点
N211と中間バス線BUS1 ’は同相、…である。以
上から、I/O1 ’=“L”なら、BUS0 ’=
“L”、BUS1 ’=“H”、BUS2 ’=“L”、
…、BUS126 ’=“L”、BUS127 ’=“H”とな
る。当然ながら、I/O1 ’=“H”なら、それぞれの
レベルは逆転する。
【0030】同様に、ストライプ信号が周期4の信号、
LLHHLLHH…LLHHの場合は、I/O1 ’=
“L”なら、BUS0 ’=“L”、BUS1 ’=
“L”、BUS2 ’=“H”、…、BUS126 ’=
“H”、BUS127 ’=“H”となる。さらに、周期
8、16、…、128の場合も同様である。
LLHHLLHH…LLHHの場合は、I/O1 ’=
“L”なら、BUS0 ’=“L”、BUS1 ’=
“L”、BUS2 ’=“H”、…、BUS126 ’=
“H”、BUS127 ’=“H”となる。さらに、周期
8、16、…、128の場合も同様である。
【0031】次に、TE2=“H”、WE’=“L”の
場合について述べる。この場合は、中間データバス線B
USi ’(i=0、l、2、…、126、127)が、
排他的ORゲート回路に入力され、この回路の出力どう
しをさらに排他的ORゲートに入力し、これを繰り返し
ている。最終的には、節点N202に至る。同図から明
らかなように、BUS’0 、BUS1 ’、…、BUS
126 ’、BUS’127 の全てが同一レベル(全て
“H”、又は全て“L”)の場合には、節点202は、
常に“L”レベルである。ただし、BUS0 ’,BUS
1 ’、…、BUS126 ’、BUS127 ’の内の一つだけ
が、他と異なるレベルになっている場合には、節点20
2は、“H”レベルになる。すなわち、回路202は、
データコンペア(レベルコンペア)を行っていることが
わかる。
場合について述べる。この場合は、中間データバス線B
USi ’(i=0、l、2、…、126、127)が、
排他的ORゲート回路に入力され、この回路の出力どう
しをさらに排他的ORゲートに入力し、これを繰り返し
ている。最終的には、節点N202に至る。同図から明
らかなように、BUS’0 、BUS1 ’、…、BUS
126 ’、BUS’127 の全てが同一レベル(全て
“H”、又は全て“L”)の場合には、節点202は、
常に“L”レベルである。ただし、BUS0 ’,BUS
1 ’、…、BUS126 ’、BUS127 ’の内の一つだけ
が、他と異なるレベルになっている場合には、節点20
2は、“H”レベルになる。すなわち、回路202は、
データコンペア(レベルコンペア)を行っていることが
わかる。
【0032】図1に示すように、上述のストライプデー
タ発生/コンペア回路101の出力である中間データバ
ス線群BUSi ’(i=0、1、2、…、126、12
7)と、データバス線群BUSi (i=0、1、2、
…、1022、1023)の間には、128台の同一デ
ータ発生/コンペア回路102が設けられている。
タ発生/コンペア回路101の出力である中間データバ
ス線群BUSi ’(i=0、1、2、…、126、12
7)と、データバス線群BUSi (i=0、1、2、
…、1022、1023)の間には、128台の同一デ
ータ発生/コンペア回路102が設けられている。
【0033】図3に示すように、同一データ発生/コン
ペア回路102は、ストライプデータ発生/コンペア回
路101から、インバータ・スイッチ回路セット群を取
り除いた回路構成になっている。まず、書き込み状態
(TE2=“H”、WE’=“H”)では、同図でi=
0の場合で考えると、中間データバス線BUS0 ’と同
相のレベルが、データバス線BUS0 〜BUS7 に伝達
されることがわかる。同図より、一般に、中間データバ
ス線BUSi ’(i=0、1、2、…、7)と同相のレ
ベルが、データバス線BUS8i〜BUS8i+7に伝達され
る。次に、読み出し状態(TE2=“H”、WE’=
“L”)では、データバス線BUS8i〜BUS8i+7を入
力とする排他的OR回路群により、レベルコンペア結果
が中間データバス線BUSi ’に出力される。すなわ
ち、データバス線BUS8i〜BUS8i+7が全て同一レベ
ル(全て“H”、又は全て“L”)の場合は、中間デー
タバス線BUSi ’は常に“L”のままである。ただ
し、データバス線BUS8i〜BUS8i+7の内の一つだけ
が他と異なるレベルになっている場合、中間データバス
線BUSi ’は“H”になる。
ペア回路102は、ストライプデータ発生/コンペア回
路101から、インバータ・スイッチ回路セット群を取
り除いた回路構成になっている。まず、書き込み状態
(TE2=“H”、WE’=“H”)では、同図でi=
0の場合で考えると、中間データバス線BUS0 ’と同
相のレベルが、データバス線BUS0 〜BUS7 に伝達
されることがわかる。同図より、一般に、中間データバ
ス線BUSi ’(i=0、1、2、…、7)と同相のレ
ベルが、データバス線BUS8i〜BUS8i+7に伝達され
る。次に、読み出し状態(TE2=“H”、WE’=
“L”)では、データバス線BUS8i〜BUS8i+7を入
力とする排他的OR回路群により、レベルコンペア結果
が中間データバス線BUSi ’に出力される。すなわ
ち、データバス線BUS8i〜BUS8i+7が全て同一レベ
ル(全て“H”、又は全て“L”)の場合は、中間デー
タバス線BUSi ’は常に“L”のままである。ただ
し、データバス線BUS8i〜BUS8i+7の内の一つだけ
が他と異なるレベルになっている場合、中間データバス
線BUSi ’は“H”になる。
【0034】以上より、ストライプデータ発生/コンペ
ア回路101及び同一データ発生/コンペア回路102
の書き込み・読み出し動作をまとめてみる。例として、
周期2のストライプデータの場合について述べる。ま
ず、書き込み状態(TE2=“H”、WE’=“H”)
で、I/O1 に“L”レベルを書き込む。すると、回路
806によって、I/O1 ’=“L”となり、上述のよ
うに、回路201によって、BUS0 ’=“L”、BU
S1 ’=“H”、BUS2 ’=“L”、…、BU
S126 ’=“L”、BUS127 ’=“H”となる。さら
に、回路102によって、BUS0 〜BUS7 =
“L”、BUS8 〜BUS15=“H”、BUS16〜BU
S23=“L”、…、BUS1008〜BUS1015=“L”、
BUS1016〜BUS1023=“H”となる。したがって、
メモリ部802中のメモリセルには、これらのデータバ
ス線上のデータが書き込まれる。この状態で、アドレス
入力信号の組を、最下位(a0 〜an :全て“L”)か
ら最上位(a0 〜an :全て“H”)に至るまで、順次
入力して、データ書き込みすることで、全てのメモリセ
ルへの書き込み動作が行われる。
ア回路101及び同一データ発生/コンペア回路102
の書き込み・読み出し動作をまとめてみる。例として、
周期2のストライプデータの場合について述べる。ま
ず、書き込み状態(TE2=“H”、WE’=“H”)
で、I/O1 に“L”レベルを書き込む。すると、回路
806によって、I/O1 ’=“L”となり、上述のよ
うに、回路201によって、BUS0 ’=“L”、BU
S1 ’=“H”、BUS2 ’=“L”、…、BU
S126 ’=“L”、BUS127 ’=“H”となる。さら
に、回路102によって、BUS0 〜BUS7 =
“L”、BUS8 〜BUS15=“H”、BUS16〜BU
S23=“L”、…、BUS1008〜BUS1015=“L”、
BUS1016〜BUS1023=“H”となる。したがって、
メモリ部802中のメモリセルには、これらのデータバ
ス線上のデータが書き込まれる。この状態で、アドレス
入力信号の組を、最下位(a0 〜an :全て“L”)か
ら最上位(a0 〜an :全て“H”)に至るまで、順次
入力して、データ書き込みすることで、全てのメモリセ
ルへの書き込み動作が行われる。
【0035】書き込み動作後、読み出し状態(TE2=
“H”、WE’=“L”)に切り替えて、読み出し動作
を行う。上述の周期2のストライプパターンの場合、メ
モリセルからデータバス線に読み出されたレベルは、書
き込みの時と同じで、BUS0 〜BUS7 =“L”、B
US8 〜BUS15=“H”、BUS16〜BUS23=
“L”、…、BUS1008〜BUS1015=“L”、BUS
1016〜BUS1023=“H”である。まず、回路102を
通ると、各8本のデータバス線が同一データであるか
ら、中間データバス線BUS0 ’、BUS1 ’、…、B
US126 ’、BUS12 7 ’は、全て“L”になる。すな
わち、回路202の入力は全て“L”になる。したがっ
て、節点N202=“L”となり、I/O1 ’=
“L”、I/O1 =“L”となる。このように、読み出
しデータは常に“L”となることがわかる。
“H”、WE’=“L”)に切り替えて、読み出し動作
を行う。上述の周期2のストライプパターンの場合、メ
モリセルからデータバス線に読み出されたレベルは、書
き込みの時と同じで、BUS0 〜BUS7 =“L”、B
US8 〜BUS15=“H”、BUS16〜BUS23=
“L”、…、BUS1008〜BUS1015=“L”、BUS
1016〜BUS1023=“H”である。まず、回路102を
通ると、各8本のデータバス線が同一データであるか
ら、中間データバス線BUS0 ’、BUS1 ’、…、B
US126 ’、BUS12 7 ’は、全て“L”になる。すな
わち、回路202の入力は全て“L”になる。したがっ
て、節点N202=“L”となり、I/O1 ’=
“L”、I/O1 =“L”となる。このように、読み出
しデータは常に“L”となることがわかる。
【0036】以上の動作は、周期4、8、…のストライ
プデータに対しても、同様である。
プデータに対しても、同様である。
【0037】次に、メモリ部802の中のあるブロック
に、不良がある場合について述べる。具体的例として、
データバス線BUS42につながっているメモリブロック
の中で少なくとも1ビットのメモリセルが“L”レベル
に固定されているとする。この場合、BUS42が“H”
になるパターン、すなわち、BUS42に対応する中間デ
ータバス線BUS5 ’が“H”になるパターンを書き込
むと、データバス線BUS40〜BUS47には、全て
“H”が書き込まれる。したがって、読み出し時、BU
S40〜BUS47には、全て“H”レベルが出てくるはず
であるが、BUS42だけが“L”レベルのままであるか
ら、回路102の排他的ORゲートツリーの出力N30
1は‘H”レベルとなる。すなわち、BUS5 ’は、
“H”レベルになる。他の中間データバス線BU
S0 ’、BUS1 ’、…、BUS4 ’、BUS6 ’、
…、BUS127 ’は、“L”レベルであるから、回路2
02の排他的ORゲートツリーの出力N202は“H”
レベルになる。すなわち、I/O1 ’=“H”、I/O
1 =“H”となる。
に、不良がある場合について述べる。具体的例として、
データバス線BUS42につながっているメモリブロック
の中で少なくとも1ビットのメモリセルが“L”レベル
に固定されているとする。この場合、BUS42が“H”
になるパターン、すなわち、BUS42に対応する中間デ
ータバス線BUS5 ’が“H”になるパターンを書き込
むと、データバス線BUS40〜BUS47には、全て
“H”が書き込まれる。したがって、読み出し時、BU
S40〜BUS47には、全て“H”レベルが出てくるはず
であるが、BUS42だけが“L”レベルのままであるか
ら、回路102の排他的ORゲートツリーの出力N30
1は‘H”レベルとなる。すなわち、BUS5 ’は、
“H”レベルになる。他の中間データバス線BU
S0 ’、BUS1 ’、…、BUS4 ’、BUS6 ’、
…、BUS127 ’は、“L”レベルであるから、回路2
02の排他的ORゲートツリーの出力N202は“H”
レベルになる。すなわち、I/O1 ’=“H”、I/O
1 =“H”となる。
【0038】LSIの外部の試験装置によって、ブロッ
クアドレス入力信号A0 〜A6 に、適宜組み合わせのレ
ベルを与えることにより、回路103によって、種々の
ストライプパターンが発生できる。したがって、周期
2、4、8、…、128のストライプパターンを発生
し、それぞれの場合についてテストを実施すると、図5
のように、中間データバス線BUS5 ’が“H”となる
(ストライプ信号S5が“H”となる)パターンの時だ
け、読み出し時のI/O1 のデータが“H”となる。図
5より、ブロックアドレスA0 〜A6 =1000000
と、0010000の時、ストライプ信号S5は“H”
となり、書き込み時の中問データバス線BUS5 ’も
“H”となるため、読み出し時、I/O1 は“H”にな
る。逆に、読み出し時のI/O1 のデータの出方から、
BUS5 ’に関係している部分に不良があることが検出
できる。
クアドレス入力信号A0 〜A6 に、適宜組み合わせのレ
ベルを与えることにより、回路103によって、種々の
ストライプパターンが発生できる。したがって、周期
2、4、8、…、128のストライプパターンを発生
し、それぞれの場合についてテストを実施すると、図5
のように、中間データバス線BUS5 ’が“H”となる
(ストライプ信号S5が“H”となる)パターンの時だ
け、読み出し時のI/O1 のデータが“H”となる。図
5より、ブロックアドレスA0 〜A6 =1000000
と、0010000の時、ストライプ信号S5は“H”
となり、書き込み時の中問データバス線BUS5 ’も
“H”となるため、読み出し時、I/O1 は“H”にな
る。逆に、読み出し時のI/O1 のデータの出方から、
BUS5 ’に関係している部分に不良があることが検出
できる。
【0039】図5の一番下の2つは、ストライプパター
ンではなく、オール0(“L”)パターンと、オール1
(“H”)パターンである。上述の仮定から、BU
S5 ’に関係するメモリ部の不良は“L”固定の不良と
したので、オール1パターン(図5の一番下のパター
ン)で不良となり、読み出し時のI/O1 は“H”とな
っている。もし、“H”固定の不良の場合は、各ストラ
イプパターンでの書き込み時のI/O1 のレベルは、図
5の“L”でなく“H”とすることで、同様に、BUS
5 ’に関係している部分に不良があることを検出するこ
とができる。
ンではなく、オール0(“L”)パターンと、オール1
(“H”)パターンである。上述の仮定から、BU
S5 ’に関係するメモリ部の不良は“L”固定の不良と
したので、オール1パターン(図5の一番下のパター
ン)で不良となり、読み出し時のI/O1 は“H”とな
っている。もし、“H”固定の不良の場合は、各ストラ
イプパターンでの書き込み時のI/O1 のレベルは、図
5の“L”でなく“H”とすることで、同様に、BUS
5 ’に関係している部分に不良があることを検出するこ
とができる。
【0040】以上をまとめると、図5の一番下の2つの
パターン(同一データパターン)で、まずテストを行
い、不良の出方が“H”側か“L”側がを見た上で、そ
れに応じた書き込みデータにて、残り7つのパターン
(ストライプデータパターン)で、順次テストを行うこ
とで、不良の検出を行っていることがわかる。
パターン(同一データパターン)で、まずテストを行
い、不良の出方が“H”側か“L”側がを見た上で、そ
れに応じた書き込みデータにて、残り7つのパターン
(ストライプデータパターン)で、順次テストを行うこ
とで、不良の検出を行っていることがわかる。
【0041】図5からわかるように、9通りのパターン
に対して、メモリ部のテストを実施することにより、不
良の有無と、不良がある場合の不良ブロックの特定を行
うことができる。不良がある場合には、さらに、その不
良ブロックについてのみ、フルテストを実施すれば、不
良箇所(不良メモリセル等)を特定できる。例えば、上
述の例では、中間データバス線BUS5 ’に関係してい
るブロックに不良があることがわかるから、その後は、
不良のあるブロックに限定して、フルテストをすればよ
い。
に対して、メモリ部のテストを実施することにより、不
良の有無と、不良がある場合の不良ブロックの特定を行
うことができる。不良がある場合には、さらに、その不
良ブロックについてのみ、フルテストを実施すれば、不
良箇所(不良メモリセル等)を特定できる。例えば、上
述の例では、中間データバス線BUS5 ’に関係してい
るブロックに不良があることがわかるから、その後は、
不良のあるブロックに限定して、フルテストをすればよ
い。
【0042】具体的には、第2テストイネーブル信号T
E2を不活性化(“L”レベル)し、第1テストイネー
ブル信号TE1を活性化(‘H”レベル)し、回路80
3に入力するブロックアドレス信号群は、A0 A1 A2
A3 A4 A5 A6 =1010000に設定する。こうす
ることによって、SW5 =“H”となり、他のSWiは
全て“L”になる。この時、BUS40−I/O1 ’間、
BUS41−I/O2 ’間、BUS42−I/O3 ’間、
…、BUS47−I/O8 ’間の、それぞれのスイッチが
オンになっており、それぞれの間でのデータのやり取り
が可能となる。この状態で、フルテストを行うことによ
り、不良箇所(不良メモリセル等)を特定できる。
E2を不活性化(“L”レベル)し、第1テストイネー
ブル信号TE1を活性化(‘H”レベル)し、回路80
3に入力するブロックアドレス信号群は、A0 A1 A2
A3 A4 A5 A6 =1010000に設定する。こうす
ることによって、SW5 =“H”となり、他のSWiは
全て“L”になる。この時、BUS40−I/O1 ’間、
BUS41−I/O2 ’間、BUS42−I/O3 ’間、
…、BUS47−I/O8 ’間の、それぞれのスイッチが
オンになっており、それぞれの間でのデータのやり取り
が可能となる。この状態で、フルテストを行うことによ
り、不良箇所(不良メモリセル等)を特定できる。
【0043】以上の一連のテストを実施するのに要する
テストタイムTは、以下のようになる。
テストタイムTは、以下のようになる。
【0044】T=200×10-9×(2×104857
6)×9+200×10-9×(6×1048576)×
1=5(秒)
6)×9+200×10-9×(6×1048576)×
1=5(秒)
【0045】上式で、サイクルタイムは、従来例同様2
00nsとした。また、上式の第1項は、9種類のスト
ライプパターン(同一データパターンも含む)に対し、
“スキャンWrite一スキャンRead”パターン
(2Nパターン)を実施するのに要するテストタイムを
示す。また、上式の第2項は、不良のあるブロックにつ
いて、マーチングパターン(6Nパターン)を実施する
のに要するテストタイムを示す。
00nsとした。また、上式の第1項は、9種類のスト
ライプパターン(同一データパターンも含む)に対し、
“スキャンWrite一スキャンRead”パターン
(2Nパターン)を実施するのに要するテストタイムを
示す。また、上式の第2項は、不良のあるブロックにつ
いて、マーチングパターン(6Nパターン)を実施する
のに要するテストタイムを示す。
【0046】上記のように、本実施形態のメモリテスト
回路によって、テストタイムTは、5秒となり、前述し
た従来例での161秒に比べて、著しく短縮することが
できる。
回路によって、テストタイムTは、5秒となり、前述し
た従来例での161秒に比べて、著しく短縮することが
できる。
【0047】以上述べてきたように、本実施形態のメモ
リテスト回路は、多数のデータバス線のデータパターン
を、種々のストライプパターン及び同一データパターン
にして実施することにより、不良を含むブロックを特定
化し、その後、そのブロックだけについてフルテストを
行うことによって、従来に比べて極めて短い時間で、不
良箇所の特定を行うことができる。
リテスト回路は、多数のデータバス線のデータパターン
を、種々のストライプパターン及び同一データパターン
にして実施することにより、不良を含むブロックを特定
化し、その後、そのブロックだけについてフルテストを
行うことによって、従来に比べて極めて短い時間で、不
良箇所の特定を行うことができる。
【0048】図6乃至図8に、本発明の第2実施形態の
メモリテスト回路を示す。図6は全体ブロック図、図7
はストライプデータ発生/コンペア回路図、図8はブロ
ックアドレスバッファ信号発生回路図である。
メモリテスト回路を示す。図6は全体ブロック図、図7
はストライプデータ発生/コンペア回路図、図8はブロ
ックアドレスバッファ信号発生回路図である。
【0049】本実施形態は、前述の第1実施形態のメモ
リテスト回路から、同一データ発生/コンペア回路10
2を削除し、ストライプデータ発生/コンペア回路の型
式を回路101から回路501に変更し、ブロックアド
レスバッファ信号発生回路503を付加するなどを行っ
ている。これらの変更により、メモリテスト用端子の個
数は、第1実施形態に比べて、かなり削減されている。
具体的には、データ入出力端子数が8本から1本へ、ま
た、ブロックアドレス入力端子数が7本から1本へ、そ
れぞれ削減されている。
リテスト回路から、同一データ発生/コンペア回路10
2を削除し、ストライプデータ発生/コンペア回路の型
式を回路101から回路501に変更し、ブロックアド
レスバッファ信号発生回路503を付加するなどを行っ
ている。これらの変更により、メモリテスト用端子の個
数は、第1実施形態に比べて、かなり削減されている。
具体的には、データ入出力端子数が8本から1本へ、ま
た、ブロックアドレス入力端子数が7本から1本へ、そ
れぞれ削減されている。
【0050】本実施形態のメモリテスト回路の動作につ
いて、説明する。
いて、説明する。
【0051】まず、図8に示すように、ブロックアドレ
ス入力信号AINには、所望のブロックアドレス情報をシ
リアル入力できるようになっている。例えば、AINに、
1、0、1、0、0、0、0、0、0、0の情報を、こ
の順番でシリアル入力する。各情報は、/RAS信号の
サイクル毎に順次入力される。/RAS信号の立ち下が
り時刻で、回路807においては、CLK信号が発生す
る(具体的回路図は省略)。このCLK信号によって、
図8のように、レジスタ内の情報が順次、右から左へシ
フトしていく。すなわち、シフトレジスタ動作が行われ
る。したがって、AINに、1、0、1、0、0、0、
0、0、0、0が全て入力した時点において、回路50
3の中の各レジスタには、左から、1、0、1、0、
0、0、0、0、0、0の情報がストアされる。すなわ
ち、一般的に述べると、この時点で、ブロックアドレス
情報A0 、A1 、A2 、…、A9 がストアされたことに
なる。したがって、図8に示すように、各レジスタよ
り、ブロックアドレスバッファ信号A0 ’、A1 ’、A
2 ’、…、A9 ’を取り出すことができる。
ス入力信号AINには、所望のブロックアドレス情報をシ
リアル入力できるようになっている。例えば、AINに、
1、0、1、0、0、0、0、0、0、0の情報を、こ
の順番でシリアル入力する。各情報は、/RAS信号の
サイクル毎に順次入力される。/RAS信号の立ち下が
り時刻で、回路807においては、CLK信号が発生す
る(具体的回路図は省略)。このCLK信号によって、
図8のように、レジスタ内の情報が順次、右から左へシ
フトしていく。すなわち、シフトレジスタ動作が行われ
る。したがって、AINに、1、0、1、0、0、0、
0、0、0、0が全て入力した時点において、回路50
3の中の各レジスタには、左から、1、0、1、0、
0、0、0、0、0、0の情報がストアされる。すなわ
ち、一般的に述べると、この時点で、ブロックアドレス
情報A0 、A1 、A2 、…、A9 がストアされたことに
なる。したがって、図8に示すように、各レジスタよ
り、ブロックアドレスバッファ信号A0 ’、A1 ’、A
2 ’、…、A9 ’を取り出すことができる。
【0052】このように、本実施形態では、レジスタを
用いることにより、ブロックアドレス入力信号端子を1
本にすることができた。
用いることにより、ブロックアドレス入力信号端子を1
本にすることができた。
【0053】次に、本実施形態におけるストライプ信号
発生回路502は、第1実施形態の第4図と同様に、各
ブロックアドレスバッファ信号A0 ’〜A9 ’から、イ
ンバータとNANDゲートからなる回路によって、修飾
ブロックアドレス信号A0 ”〜A9 ”、/A0 ”〜/A
9 ”に変換し、ストライプ信号S0、S1、S2、…、
S1022、S1023を発生している。
発生回路502は、第1実施形態の第4図と同様に、各
ブロックアドレスバッファ信号A0 ’〜A9 ’から、イ
ンバータとNANDゲートからなる回路によって、修飾
ブロックアドレス信号A0 ”〜A9 ”、/A0 ”〜/A
9 ”に変換し、ストライプ信号S0、S1、S2、…、
S1022、S1023を発生している。
【0054】図7に示す、ストライプデータ発生/コン
ペア回路501は、主に上述のストライプ信号S0、S
1、S2、…、S1022、S1023によって制御さ
れる。
ペア回路501は、主に上述のストライプ信号S0、S
1、S2、…、S1022、S1023によって制御さ
れる。
【0055】まず、図7から明らかなように、第2テス
トイネーブル入力信号TE2を“H”レベルにすること
によって、ストライプデータ発生/コンペア回路501
は活性化される。TE2=“H”の状態で、ライト制御
信号WE’が“H”になると、ストライプデータ発生回
路601が活性化され、ストライプデータコンペア回路
602が不活性化される。逆に、TE2=“H”の状態
で、ライト制御信号WE’が“L”になると、ストライ
プデータ発生回路601が不活性化され、ストライプデ
ータコンペア回路602が活性化される。なお、本実施
形態におけるデータコンペア回路602は、ストライプ
データコンペア機能を有しているので、ストライプデー
タコンペア回路と呼んでいる。
トイネーブル入力信号TE2を“H”レベルにすること
によって、ストライプデータ発生/コンペア回路501
は活性化される。TE2=“H”の状態で、ライト制御
信号WE’が“H”になると、ストライプデータ発生回
路601が活性化され、ストライプデータコンペア回路
602が不活性化される。逆に、TE2=“H”の状態
で、ライト制御信号WE’が“L”になると、ストライ
プデータ発生回路601が不活性化され、ストライプデ
ータコンペア回路602が活性化される。なお、本実施
形態におけるデータコンペア回路602は、ストライプ
データコンペア機能を有しているので、ストライプデー
タコンペア回路と呼んでいる。
【0056】最初に、TE2=“H”、WE’=“H”
の場合について述べる。この場合は、I/Oバス線I/
O’からバッファされた節点N201から、複数のイン
バータ・スイッチ回路セットに、書き込みデータ信号は
伝達される。その他の動作は、第1実施形態と同様であ
る。ただし、ストライプデータコンペア回路602の出
力が、中間データバス線でなく、データバス線BU
S0 、BUS1 、BUS2、…、BUS1022、BUS
1023である点が異なる。
の場合について述べる。この場合は、I/Oバス線I/
O’からバッファされた節点N201から、複数のイン
バータ・スイッチ回路セットに、書き込みデータ信号は
伝達される。その他の動作は、第1実施形態と同様であ
る。ただし、ストライプデータコンペア回路602の出
力が、中間データバス線でなく、データバス線BU
S0 、BUS1 、BUS2、…、BUS1022、BUS
1023である点が異なる。
【0057】次に、TE2=“H”、WE’=“L”の
場合について述べる。この場合は、データバス線BUS
i (i=0、1、2、…、1022、1023)から、
複数のインバータ・スイッチ回路セットに、読み出しデ
ータ信号は伝達される。各インバータ・スイッチ回路セ
ットの後の、節点N620、N621、N622、…、
N621022、N621023は、排他的ORゲート
回路に入力され、この回路の出力同士をさらに排他的O
Rゲートに入力し、これを繰り返している。最終的に
は、節点N602に至る。同図から明らかなように、節
点N620からN621023までの全てが同一レベル
(全て“H”、又は全て“L”)の場合には、節点60
2は、常に“L”レベルである。ただし、節点N620
からN621023までの内の一つだけが、他と異なる
レベルになっている場合には、節点602は、“H”レ
ベルになる。すなわち、回路602は、データコンペア
(レベル)コンペアを行っていることがわかる。
場合について述べる。この場合は、データバス線BUS
i (i=0、1、2、…、1022、1023)から、
複数のインバータ・スイッチ回路セットに、読み出しデ
ータ信号は伝達される。各インバータ・スイッチ回路セ
ットの後の、節点N620、N621、N622、…、
N621022、N621023は、排他的ORゲート
回路に入力され、この回路の出力同士をさらに排他的O
Rゲートに入力し、これを繰り返している。最終的に
は、節点N602に至る。同図から明らかなように、節
点N620からN621023までの全てが同一レベル
(全て“H”、又は全て“L”)の場合には、節点60
2は、常に“L”レベルである。ただし、節点N620
からN621023までの内の一つだけが、他と異なる
レベルになっている場合には、節点602は、“H”レ
ベルになる。すなわち、回路602は、データコンペア
(レベル)コンペアを行っていることがわかる。
【0058】以上より、ストライプデータ発生/コンペ
ア回路501の書き込み・読み出し動作をまとめてみ
る。例として、周期2のストライプデータの場合につい
て述べる。まず、書き込み状態(TE2=“H”、W
E’=“H”)で、I/Oに“L”レベルを書き込む。
すると、回路806によって、I/O’=“L”とな
り、上述のように、回路601によって、BUS0 =
“L”、BUS1 =“H”、BUS2 =“L”、…、B
US1022=“L”、BUS1023=“H”となる。したが
って、メモリ部802中のメモリセルには、これらのデ
ータバス線上のデータが書き込まれる。この状態で、ア
ドレス入力信号の組を、最下位(a0 〜an :全て
“L”)から最上位(a0 〜an :全て“H”)に至る
まで、順次入力して、データ書き込みすることで、全て
のメモリセルへの書き込み動作が行われる。
ア回路501の書き込み・読み出し動作をまとめてみ
る。例として、周期2のストライプデータの場合につい
て述べる。まず、書き込み状態(TE2=“H”、W
E’=“H”)で、I/Oに“L”レベルを書き込む。
すると、回路806によって、I/O’=“L”とな
り、上述のように、回路601によって、BUS0 =
“L”、BUS1 =“H”、BUS2 =“L”、…、B
US1022=“L”、BUS1023=“H”となる。したが
って、メモリ部802中のメモリセルには、これらのデ
ータバス線上のデータが書き込まれる。この状態で、ア
ドレス入力信号の組を、最下位(a0 〜an :全て
“L”)から最上位(a0 〜an :全て“H”)に至る
まで、順次入力して、データ書き込みすることで、全て
のメモリセルへの書き込み動作が行われる。
【0059】書き込み動作後、読み出し状態(TE2=
“H”、WE’=“L”)に切り替えて、読み出し動作
を行う。上述の周期2のストライプパターンの場合、メ
モリセルからデータバス線に読み出されたレベルは、書
き込みの時と同じで、BUS0 =“L”、BUS1 =
“H”、BUS2 =“L”、…、BUS1022=“L”、
BUS1023=“H”である。ところで、周期2のストラ
イプパターンであるから、ストライプ信号Siは、i=
偶数時は“L”、i=奇数時は“H”である。したがっ
て、各データバス線上のレベルは、回路602の各イン
バータ・スイッチ回路セットによって変換されて、10
24個の節点、N620〜N621023のレベルは、
全て“L”になる。したがって、排他的ORゲートツリ
ーの出力である節点N202は“L”となり、I/O’
=“L”、I/O=“L”となる。このように、読み出
しデータは常に“L”となることがわかる。
“H”、WE’=“L”)に切り替えて、読み出し動作
を行う。上述の周期2のストライプパターンの場合、メ
モリセルからデータバス線に読み出されたレベルは、書
き込みの時と同じで、BUS0 =“L”、BUS1 =
“H”、BUS2 =“L”、…、BUS1022=“L”、
BUS1023=“H”である。ところで、周期2のストラ
イプパターンであるから、ストライプ信号Siは、i=
偶数時は“L”、i=奇数時は“H”である。したがっ
て、各データバス線上のレベルは、回路602の各イン
バータ・スイッチ回路セットによって変換されて、10
24個の節点、N620〜N621023のレベルは、
全て“L”になる。したがって、排他的ORゲートツリ
ーの出力である節点N202は“L”となり、I/O’
=“L”、I/O=“L”となる。このように、読み出
しデータは常に“L”となることがわかる。
【0060】以上の動作は、周期4、8、…のストライ
プデータに対しても、同様である。
プデータに対しても、同様である。
【0061】次に、メモリ部802の中のあるブロック
に、不良がある場合について述べる。具体的例として、
データバス線BUS5 につながっているメモリブロック
の中で、少なくとも1ビットのメモリセルが“L”レベ
ルに固定されているとする。この場合、BUS5 が
“H”になるパターンを書き込むと、読み出し時、BU
S5 は“L”レベルのままである。このため、回路60
2の中の節点N625(図示していないが、S5で制御
される、インバータ・スイッチ回路セットを通った後の
節点)は、S5が“H”であるから、“L”をインバー
タで反転したレベル、すなわち“H”となる。一方、他
の1023個の節点、N620〜N624、N626〜
N621023は、各インバータ・スイッチ回路セット
によって、全て“L”レベルになっている。したがっ
て、排他的ORゲートツリーの出力602は“H”レベ
ルとなる。すなわち、I/O’=“H”、I/O=
“H”となる。
に、不良がある場合について述べる。具体的例として、
データバス線BUS5 につながっているメモリブロック
の中で、少なくとも1ビットのメモリセルが“L”レベ
ルに固定されているとする。この場合、BUS5 が
“H”になるパターンを書き込むと、読み出し時、BU
S5 は“L”レベルのままである。このため、回路60
2の中の節点N625(図示していないが、S5で制御
される、インバータ・スイッチ回路セットを通った後の
節点)は、S5が“H”であるから、“L”をインバー
タで反転したレベル、すなわち“H”となる。一方、他
の1023個の節点、N620〜N624、N626〜
N621023は、各インバータ・スイッチ回路セット
によって、全て“L”レベルになっている。したがっ
て、排他的ORゲートツリーの出力602は“H”レベ
ルとなる。すなわち、I/O’=“H”、I/O=
“H”となる。
【0062】LSIの外部の試験装置によって、ブロッ
クアドレスA0 〜A9 を、適宜組み合わせて、AINにシ
リアル入力することにより、回路502によって、種々
のストライプパターンが発生できる。したがって、周期
2、4、8、…、1024のストライプパターン、オー
ル0(“L”)、オール1(“H”)パターンを発生
し、それぞれの場合についてテストを実施すると、第1
実施形態と同様に、BUS5 に関係している部分に不良
があることが検出できる(図9参照)。
クアドレスA0 〜A9 を、適宜組み合わせて、AINにシ
リアル入力することにより、回路502によって、種々
のストライプパターンが発生できる。したがって、周期
2、4、8、…、1024のストライプパターン、オー
ル0(“L”)、オール1(“H”)パターンを発生
し、それぞれの場合についてテストを実施すると、第1
実施形態と同様に、BUS5 に関係している部分に不良
があることが検出できる(図9参照)。
【0063】本実施形態で、図9からわかるように、1
2通りのパターンに対して、メモリ部のテストを実施す
ることにより、不良の有無と、不良がある場合の不良ブ
ロックの特定を行うことができる。不良がある場合に
は、さらに、その不良ブロックについてのみ、フルテス
トを実施すれば、不良箇所(不良メモリセル等)を特定
できる。例えば、上述の例では、データバス線BUS5
に関係しているブロックに不良があることがわかるか
ら、その後は、不良のあるブロックに限定して、フルテ
ストをすればよい。
2通りのパターンに対して、メモリ部のテストを実施す
ることにより、不良の有無と、不良がある場合の不良ブ
ロックの特定を行うことができる。不良がある場合に
は、さらに、その不良ブロックについてのみ、フルテス
トを実施すれば、不良箇所(不良メモリセル等)を特定
できる。例えば、上述の例では、データバス線BUS5
に関係しているブロックに不良があることがわかるか
ら、その後は、不良のあるブロックに限定して、フルテ
ストをすればよい。
【0064】具体的には、第2テストイネーブル入力信
号TE2を不活性化(“L”レベル)し、第1テストイ
ネーブル入力信号TE1を活性化(“H”レベル)し、
回路503の入力端子AINにシリアルに、ブロックアド
レス情報:A0 A1 A2 A3A4 A5 A6 A7 A8 A9
=1010000000を入力する。こうすることによ
って、まず、A0 A1 A2 A3 A4 =10100の情報
から、選択信号発生回路504によって、SW5 =
“H”となり、他のSWi は全て“L”になる。ここ
で、回路504は、図12の選択信号発生回路803か
ら、入力本数及び出力本数が減った回路である。同様
に、A5 A6 A7 A8 A9 =00000の情報から、S
W0 ’=“H”となり、他のSWi ’は全て“L”にな
る。このとき、BUS5 −I/O’間にある直列の2つ
のスイッチがともにオンになり、BUS5−I/O’間
のデータのやり取りが可能となる。この状態で、フルテ
ストを行うことにより、不良箇所(不良メモリセル等)
を特定できる。
号TE2を不活性化(“L”レベル)し、第1テストイ
ネーブル入力信号TE1を活性化(“H”レベル)し、
回路503の入力端子AINにシリアルに、ブロックアド
レス情報:A0 A1 A2 A3A4 A5 A6 A7 A8 A9
=1010000000を入力する。こうすることによ
って、まず、A0 A1 A2 A3 A4 =10100の情報
から、選択信号発生回路504によって、SW5 =
“H”となり、他のSWi は全て“L”になる。ここ
で、回路504は、図12の選択信号発生回路803か
ら、入力本数及び出力本数が減った回路である。同様
に、A5 A6 A7 A8 A9 =00000の情報から、S
W0 ’=“H”となり、他のSWi ’は全て“L”にな
る。このとき、BUS5 −I/O’間にある直列の2つ
のスイッチがともにオンになり、BUS5−I/O’間
のデータのやり取りが可能となる。この状態で、フルテ
ストを行うことにより、不良箇所(不良メモリセル等)
を特定できる。
【0065】以上の一連のテストを実施するのに要する
テストタイムTは、以下のようになる。
テストタイムTは、以下のようになる。
【0066】T=200×10-9×(2×104857
6)×12+200×10-9×(6×1048576)
×1=6(秒)
6)×12+200×10-9×(6×1048576)
×1=6(秒)
【0067】上式で、サイクルタイムは、従来例同様2
00nsとした。また、上式の第1項は、12種類のス
トライプパターン(同一データパターンも含む)に対
し、“スキャンWrite−スキャンRead”パター
ン(2Nパターン)を実施するのに要するテストタイム
を示す。また、上式の第2項は、不良のあるブロックに
ついて、マーチングパターン(6Nパターン)を実施す
るのに要するテストタイムを示す。
00nsとした。また、上式の第1項は、12種類のス
トライプパターン(同一データパターンも含む)に対
し、“スキャンWrite−スキャンRead”パター
ン(2Nパターン)を実施するのに要するテストタイム
を示す。また、上式の第2項は、不良のあるブロックに
ついて、マーチングパターン(6Nパターン)を実施す
るのに要するテストタイムを示す。
【0068】上述のように、本実施形態のメモリテスト
回路によって、テストタイムTは、6秒となり、前述し
た従来例での161秒に比べて、著しく短縮することが
できる。第1実施形態に比べると、少しテストタイムが
長くなるが、メモリテスト用端子数は第1実施形態よ
り、かなり減っているという利点を有する。
回路によって、テストタイムTは、6秒となり、前述し
た従来例での161秒に比べて、著しく短縮することが
できる。第1実施形態に比べると、少しテストタイムが
長くなるが、メモリテスト用端子数は第1実施形態よ
り、かなり減っているという利点を有する。
【0069】図10は、本発明の第3実施形態を示す回
路図である。
路図である。
【0070】前述の各実施形態では、MPU−メモリ混
載LSIに本発明のメモリテスト回路を搭載した場合を
示したが、本実施形態は、1024本のデータ入出力端
子を有するメモリLSIに本発明のメモリテスト回路を
搭載した例である。
載LSIに本発明のメモリテスト回路を搭載した場合を
示したが、本実施形態は、1024本のデータ入出力端
子を有するメモリLSIに本発明のメモリテスト回路を
搭載した例である。
【0071】メモリテスト回路の動作については、前述
の第2実施形態と同じであるので、説明は省略する。な
お、本実施形態では、アドレス入力信号a0 …an 、/
RAS、/CAS、/WE信号は、通常動作モードでも
用いられるから、メモリテスト専用に用いられる端子
は、AIN、TE1、TE2、I/Oの4本だけである。
の第2実施形態と同じであるので、説明は省略する。な
お、本実施形態では、アドレス入力信号a0 …an 、/
RAS、/CAS、/WE信号は、通常動作モードでも
用いられるから、メモリテスト専用に用いられる端子
は、AIN、TE1、TE2、I/Oの4本だけである。
【0072】極めて多数のデータ入出力(本実施形態で
は、1024本(I/O1 〜I/O1024))を有するメ
モリLSIでは、試験装置側の機能上の制約から、多数
個のメモリLSIの並列測定が難しい場合が予想され
る。このような場合、本発明のメモリテスト回路を用い
ることで、並列測定は容易に実行できる。その他、10
24本のデータ入出力信号を扱えないような、簡易型の
試験装置の場合にも、本発明のメモリテスト回路は有効
である。
は、1024本(I/O1 〜I/O1024))を有するメ
モリLSIでは、試験装置側の機能上の制約から、多数
個のメモリLSIの並列測定が難しい場合が予想され
る。このような場合、本発明のメモリテスト回路を用い
ることで、並列測定は容易に実行できる。その他、10
24本のデータ入出力信号を扱えないような、簡易型の
試験装置の場合にも、本発明のメモリテスト回路は有効
である。
【0073】
【発明の効果】第1の効果は、メモリ部のテストタイム
を著しく小さくできることである。その理由は、メモリ
部から引き出されている複数のデータバス線のデータの
並び方を、種々のストライプパターン及びオール0パタ
ーン、オール1パターンにして、それぞれテストを行う
ことによって、それらのテスト結果から、不良を含むメ
モリブロックを特定し、その後、そのブロックについて
のみフルテストを行うように構成しているからである。
を著しく小さくできることである。その理由は、メモリ
部から引き出されている複数のデータバス線のデータの
並び方を、種々のストライプパターン及びオール0パタ
ーン、オール1パターンにして、それぞれテストを行う
ことによって、それらのテスト結果から、不良を含むメ
モリブロックを特定し、その後、そのブロックについて
のみフルテストを行うように構成しているからである。
【0074】第2の効果は、メモリ部をテストするのに
要する端子の個数を少なくできることである。その理由
は、ブロックアドレス情報を、一つの端子からシリアル
に入力して、レジスタにストアするようにしているから
である。
要する端子の個数を少なくできることである。その理由
は、ブロックアドレス情報を、一つの端子からシリアル
に入力して、レジスタにストアするようにしているから
である。
【0075】第3の効果は、本発明に基づくメモリテス
ト方法は、従来の試験装置で容易に実現できることであ
る。その理由は、メモリテストに要する、テスト用デー
タ入出力端子数を、著しく少なくできる(本発明の第
2、第3実施形態のように、1本にすることもできる)
からである。
ト方法は、従来の試験装置で容易に実現できることであ
る。その理由は、メモリテストに要する、テスト用デー
タ入出力端子数を、著しく少なくできる(本発明の第
2、第3実施形態のように、1本にすることもできる)
からである。
【0076】上述の各実施形態のメモリ部802は、主
としてDRAM(ダイナミックRAM)タイプのメモリ
セルのアレイ(集合体)を想定しているが、SRAM
(スタティックRAM)として考えても良い。また、上
述の各実施形態に限らず、本発明の主旨を満たす種々の
応用例が考えられることはいうまでもない。
としてDRAM(ダイナミックRAM)タイプのメモリ
セルのアレイ(集合体)を想定しているが、SRAM
(スタティックRAM)として考えても良い。また、上
述の各実施形態に限らず、本発明の主旨を満たす種々の
応用例が考えられることはいうまでもない。
【図1】本発明に係るメモリテスト回路の第1実施形態
を示す全体ブロック図である。
を示す全体ブロック図である。
【図2】図1のメモリテスト回路におけるストライプデ
ータ発生/コンペア回路を示す回路図である。
ータ発生/コンペア回路を示す回路図である。
【図3】図1のメモリテスト回路における同一データ発
生/コンペア回路を示す回路図である。
生/コンペア回路を示す回路図である。
【図4】図1のメモリテスト回路におけるストライプ信
号発生回路を示す回路図である。
号発生回路を示す回路図である。
【図5】図1のメモリテスト回路におけるブロックアド
レスとストライプパターンとの関係を示す図表である。
レスとストライプパターンとの関係を示す図表である。
【図6】本発明に係るメモリテスト回路の第2実施形態
を示す全体ブロック図である。
を示す全体ブロック図である。
【図7】図6のメモリテスト回路におけるストライプデ
ータ発生/コンペア回路を示す回路図である。
ータ発生/コンペア回路を示す回路図である。
【図8】図6のメモリテスト回路におけるブロックアド
レスバッファ信号発生回路を示す回路図である。
レスバッファ信号発生回路を示す回路図である。
【図9】図6のメモリテスト回路におけるブロックアド
レスとストライプパターンとの関係を示す図表である。
レスとストライプパターンとの関係を示す図表である。
【図10】本発明に係るメモリテスト回路の第3実施形
態を示す全体ブロック図である。
態を示す全体ブロック図である。
【図11】従来のメモリテスト回路を示す全体ブロック
図である。
図である。
【図12】図11のメモリテスト回路における選択信号
発生回路を示す回路図である。
発生回路を示す回路図である。
【図13】図11のメモリテスト回路における入力バッ
ファ回路を示す回路図であり、図13(a)と図13
(b)とは等価である。
ファ回路を示す回路図であり、図13(a)と図13
(b)とは等価である。
【図14】図11のメモリテスト回路におけるレジスタ
付き入力バッファ回路を示す回路図である。
付き入力バッファ回路を示す回路図である。
【図15】図11のメモリテスト回路における入出力バ
ッファ回路を示す回路図である。
ッファ回路を示す回路図である。
【図16】図11のメモリテスト回路における2端子ス
イッチ回路を示す回路図であり、図16(a)と図16
(b)とは等価である。
イッチ回路を示す回路図であり、図16(a)と図16
(b)とは等価である。
【図17】図11のメモリテスト回路における3端子ス
イッチ回路を示す回路図であり、図17(a)と図17
(b)とは等価である。
イッチ回路を示す回路図であり、図17(a)と図17
(b)とは等価である。
【図18】図11のメモリテスト回路におけるトライス
テートバッファ回路を示す回路図であり、図18(a)
と図18(b)とは等価である。
テートバッファ回路を示す回路図であり、図18(a)
と図18(b)とは等価である。
a0 〜an アドレス入力信号 A0 〜A6 (A0 〜A9 ) ブロックアドレス入力信号 I/O、I/O1 〜I/O8 (I/O1 〜I/O1024)
データ入出力信号 TE1 (第1)テストイネーブル入力信号 TE2 第2テストイネーブル入力信号 /RAS RAS(Row Address Stro
be)入力信号 /CAS CAS(Column Address S
trobe)入力信号 /WE WE(Write Enable)入力信号 a0 ’〜an ’ アドレスバッファ信号 A0 ’〜An ’ ブロックアドレスバッファ信号 A0 ”〜An ”、/A0 ”〜/An ” 修飾ブロックア
ドレス信号 I/O’、I/O1 ’〜I/O8 ’ I/Oバス線 BUS0 〜BUS1023 データバス線 BUS0 ’〜BUS127 ’ 中間データバス線 TE1’ (第1)テストイネーブルバッファ信号 TE2’ 第2テストイネーブルバッファ信号 WE’ ライト制御信号 DOE データ出力活性化信号 CLK 内部クロック信号 SW0 〜SW127 (SW0 〜SW31、SW0 ’〜S
W31’) 選択信号 S1〜S127(S0〜S1023) ストライプ信号 MP400〜MP40127 ストライプ信号発生回路
用PチャネルMOSトランジスタ MN400〜MN460、MN400〜MN461、
…、MN40127〜MN46127 ストライプ信号
発生回路用NチャネルMOSトランジスタ 101、501 ストライプデータ発生/コンペア回路 102 同一データ発生/コンペア回路 103、502 ストライプ信号発生回路 201、601 ストライプデータ発生回路 202 データコンペア回路 602 ストライプデータコンペア回路 504、803 選択信号発生回路 503 ブロックアドレスバッファ信号発生回路 801 MPU部 802 メモリ部 804 入力バッファ 805 レジスタ付き入力バッファ 806 入出力バッファ 807 制御信号発生回路
データ入出力信号 TE1 (第1)テストイネーブル入力信号 TE2 第2テストイネーブル入力信号 /RAS RAS(Row Address Stro
be)入力信号 /CAS CAS(Column Address S
trobe)入力信号 /WE WE(Write Enable)入力信号 a0 ’〜an ’ アドレスバッファ信号 A0 ’〜An ’ ブロックアドレスバッファ信号 A0 ”〜An ”、/A0 ”〜/An ” 修飾ブロックア
ドレス信号 I/O’、I/O1 ’〜I/O8 ’ I/Oバス線 BUS0 〜BUS1023 データバス線 BUS0 ’〜BUS127 ’ 中間データバス線 TE1’ (第1)テストイネーブルバッファ信号 TE2’ 第2テストイネーブルバッファ信号 WE’ ライト制御信号 DOE データ出力活性化信号 CLK 内部クロック信号 SW0 〜SW127 (SW0 〜SW31、SW0 ’〜S
W31’) 選択信号 S1〜S127(S0〜S1023) ストライプ信号 MP400〜MP40127 ストライプ信号発生回路
用PチャネルMOSトランジスタ MN400〜MN460、MN400〜MN461、
…、MN40127〜MN46127 ストライプ信号
発生回路用NチャネルMOSトランジスタ 101、501 ストライプデータ発生/コンペア回路 102 同一データ発生/コンペア回路 103、502 ストライプ信号発生回路 201、601 ストライプデータ発生回路 202 データコンペア回路 602 ストライプデータコンペア回路 504、803 選択信号発生回路 503 ブロックアドレスバッファ信号発生回路 801 MPU部 802 メモリ部 804 入力バッファ 805 レジスタ付き入力バッファ 806 入出力バッファ 807 制御信号発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 G01R 31/28 G06F 12/16
Claims (9)
- 【請求項1】 複数個に分割されたメモリセルアレイ
と、それぞれのメモリセルアレイから引き出されたデー
タバス線とを有するLSIに用いられるメモリテスト回
路において、 前記データバス線の個数がテスト用データ入出力端子の
個数の2倍以上になっており、当該テスト用データ入出
力端子と前記データバス線との間の経路上に、データの
切り替り周期の異なる複数個のストライプデータパター
ンを発生するストライプデータパターン発生回路と、デ
ータコンペア回路とが設けられていることを特徴とする
メモリテスト回路。 - 【請求項2】 複数個に分割されたメモリセルアレイ
と、それぞれのメモリセルアレイから引き出されたデー
タバス線とを有するLSIに用いられるメモリテスト回
路において、 前記データバス線の個数がテスト用データ入出力端子の
個数の2倍以上になっており、当該テスト用データ入出
力端子と前記データバス線との間の経路上に、ストライ
プデータパターン発生回路及びデータコンペア回路が設
けられ、 前記データバス線と前記ストライプデータパターン発生
回路との間に同一データ発生回路が設けられ、前記デー
タバス線と前記データコンペア回路との間に第2のデー
タコンペア回路が設けられていることを特徴とするメモ
リテスト回路。 - 【請求項3】 請求項1記載のメモリテスト回路におい
て、前記データコンペア回路に、ストライプデータコン
ペア機能が設けられていることを特徴とするメモリテス
ト回路。 - 【請求項4】 請求項1,2又は3記載のメモリテスト
回路において、前記ストライプデータパターンの種類数
をM、前記データバス線数を前記テスト用データ入出力
端子数で割った数をNとした場合、M=log2 Nとな
るようにし、当該ストライプデータパターンは、データ
の切り替わりが、l個毎、2個毎、4個毎、…、N/2
個毎となるように設定されていることを特徴とするメモ
リテスト回路。 - 【請求項5】 請求項3記載のメモリテスト回路におい
て、前記ストライプデータパターン発生回路及び前記ス
トライプデータコンペア機能のあるデータコンペア回路
は、それぞれ、インバータとスイッチとからなるパター
ン選択回路を複数個含んでいることを特徴とするメモリ
テスト回路。 - 【請求項6】 請求項5記載のメモリテスト回路におい
て、前記スイッチの選択信号を、テスト用ブロックアド
レス信号を入力とする回路の出力信号としていることを
特徴とするメモリテスト回路。 - 【請求項7】 請求項6記載のメモリテスト回路におい
て、前記テスト用ブロックアドレス信号の個数をP、前
記スイッチの選択信号の個数をQとした時、P=log
2 Qとなるように、当該テスト用ブロックアドレス信号
を入力とする回路を構成していることを特徴とするメモ
リテスト回路。 - 【請求項8】 請求項1,2,3,4,5,6又は7記
載のメモリテスト回路において、前記ストライプデータ
パターンだけでなく、オール“1”データパターン及び
オール“0”データパターンも、発生し、かつコンペア
するようにしていることを特徴とするメモリテスト回
路。 - 【請求項9】 請求項6又は7記載のメモリテスト回路
において、テスト用シリアル制御信号を入力とし、前記
テスト用ブロックアドレス信号を出力とし、シフトレジ
スタを含んでいる回路を有していることを特徴とするメ
モリテスト回路。
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US09/123,467 US6317851B1 (en) | 1997-08-07 | 1998-07-28 | Memory test circuit and a semiconductor integrated circuit into which the memory test circuit is incorporated |
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US7295028B2 (en) * | 2002-08-30 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and memory test method |
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JP2006120250A (ja) | 2004-10-21 | 2006-05-11 | Fujitsu Ltd | 半導体装置およびその試験方法 |
JP5304030B2 (ja) * | 2008-05-30 | 2013-10-02 | 富士通株式会社 | メモリテスト方法およびメモリテスト装置 |
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JPH0574193A (ja) | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体記憶装置 |
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JPH06223597A (ja) | 1993-01-27 | 1994-08-12 | Seiko Epson Corp | 半導体装置 |
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JP3563779B2 (ja) | 1994-09-13 | 2004-09-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
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-
1997
- 1997-08-07 JP JP21351997A patent/JP3237579B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-28 US US09/123,467 patent/US6317851B1/en not_active Expired - Fee Related
- 1998-08-07 KR KR10-1998-0032109A patent/KR100371047B1/ko not_active IP Right Cessation
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US8072232B2 (en) | 2007-05-14 | 2011-12-06 | Advantest Corporation | Test apparatus that tests a device under test having a test function for sequentially outputting signals |
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US6317851B1 (en) | 2001-11-13 |
KR19990023432A (ko) | 1999-03-25 |
JPH1166899A (ja) | 1999-03-09 |
KR100371047B1 (ko) | 2003-04-21 |
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