JPH1091593A - マイクロプロセッサと付加的計算ユニットとを含むデータ処理装置 - Google Patents
マイクロプロセッサと付加的計算ユニットとを含むデータ処理装置Info
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- JPH1091593A JPH1091593A JP9201287A JP20128797A JPH1091593A JP H1091593 A JPH1091593 A JP H1091593A JP 9201287 A JP9201287 A JP 9201287A JP 20128797 A JP20128797 A JP 20128797A JP H1091593 A JPH1091593 A JP H1091593A
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- 239000004065 semiconductor Substances 0.000 abstract description 2
- 230000015654 memory Effects 0.000 description 23
- 241000272517 Anseriformes Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30156—Special purpose encoding of instructions, e.g. Gray coding
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- G—PHYSICS
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- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30138—Extension of register space, e.g. register cache
-
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Abstract
(57)【要約】
【課題】 処理サイクルの完了後に、計算ユニットが時
間の最小損失により新しいデータに対して次の処理サイ
クルを直ちに始め得る、マイクロプロセッサと付加的計
算ユニットとを有するデータ処理装置を提供する。 【解決手段】 単一の半導体チップに好適に集積され
た、マイクロプロセッサと特別計算動作を実行するため
の付加的計算ユニットとを有するデータ処理装置内の計
算ユニットが、多数のレジスタを介してマイクロプロセ
ッサにより制御される。本発明によると、そのようなレ
ジスタの幾つかの組が設けられ、１組のレジスタは選択
回路を介して選択される。その結果、計算ユニットによ
る計算の実行の間に必要でない１組のレジスタはマイク
ロプロセッサにより新しいデータを満たされ得て、計算
ユニットにおける計算の完了の後に、新しく満たされた
組のレジスタへの切換が行われるので、計算ユニットは
待機期間を遵守する必要無しに新しい組の演算数により
継続できる。
間の最小損失により新しいデータに対して次の処理サイ
クルを直ちに始め得る、マイクロプロセッサと付加的計
算ユニットとを有するデータ処理装置を提供する。 【解決手段】 単一の半導体チップに好適に集積され
た、マイクロプロセッサと特別計算動作を実行するため
の付加的計算ユニットとを有するデータ処理装置内の計
算ユニットが、多数のレジスタを介してマイクロプロセ
ッサにより制御される。本発明によると、そのようなレ
ジスタの幾つかの組が設けられ、１組のレジスタは選択
回路を介して選択される。その結果、計算ユニットによ
る計算の実行の間に必要でない１組のレジスタはマイク
ロプロセッサにより新しいデータを満たされ得て、計算
ユニットにおける計算の完了の後に、新しく満たされた
組のレジスタへの切換が行われるので、計算ユニットは
待機期間を遵守する必要無しに新しい組の演算数により
継続できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サと付加的計算ユニットとを含むデータ処理装置に関係
し、且つそのようなデータ処理装置を設けられた携帯で
きるデータ担体にも関係している。
サと付加的計算ユニットとを含むデータ処理装置に関係
し、且つそのようなデータ処理装置を設けられた携帯で
きるデータ担体にも関係している。
【０００２】
【従来の技術】特に単一半導体チップに集積されたこの
種類のデータ処理装置は、例えば、フィリップス製集積
回路P83C852 に関するデータシートから、原理的には既
知である。この集積回路は好適に、例えばクレジットカ
ードのフォーマットを有する携帯できるカード状データ
担体内に組み込まれており、且つ非対称暗号化法によっ
てデータを暗号化するため、又はそのようなデータを解
読するために好適に用いられる。この目的のために、な
かんずくデータブロックがキー数の法により定数に指数
化されねばならず、その定数は可能なかぎり効果的な暗
号化を達成するように多数の桁を具えている。この目的
のために必要な計算ステップは、原理的にはマイクロプ
ロセッサによっても実行され得るが、しかし、これは多
すぎる時間を必要とするので、付加的な、特別計算ユニ
ットが、マイクロプロセッサと一緒に、そのチップ内に
組み込まれ、前記の計算ユニットは暗号化のために必要
な計算ステップの点で最良化されている。そのマイクロ
プロセッサと付加的計算ユニットとの間の接続はデータ
移送を制御する特別レジスタを介して、且つ付加的計算
ユニットによると同時にそのマイクロプロセッサにより
アクセスされる少なくとも１個のデータメモリを介して
確立される。
種類のデータ処理装置は、例えば、フィリップス製集積
回路P83C852 に関するデータシートから、原理的には既
知である。この集積回路は好適に、例えばクレジットカ
ードのフォーマットを有する携帯できるカード状データ
担体内に組み込まれており、且つ非対称暗号化法によっ
てデータを暗号化するため、又はそのようなデータを解
読するために好適に用いられる。この目的のために、な
かんずくデータブロックがキー数の法により定数に指数
化されねばならず、その定数は可能なかぎり効果的な暗
号化を達成するように多数の桁を具えている。この目的
のために必要な計算ステップは、原理的にはマイクロプ
ロセッサによっても実行され得るが、しかし、これは多
すぎる時間を必要とするので、付加的な、特別計算ユニ
ットが、マイクロプロセッサと一緒に、そのチップ内に
組み込まれ、前記の計算ユニットは暗号化のために必要
な計算ステップの点で最良化されている。そのマイクロ
プロセッサと付加的計算ユニットとの間の接続はデータ
移送を制御する特別レジスタを介して、且つ付加的計算
ユニットによると同時にそのマイクロプロセッサにより
アクセスされる少なくとも１個のデータメモリを介して
確立される。
【０００３】マイクロプロセッサと付加的計算ユニット
とを有するそのような既知の集積回路は、その付加的計
算ユニットによる処理ステップ又は処理サイクルの完了
の後に、マイクロプロセッサが、次の処理サイクルがそ
れにより始まる少なくとも部分的に新しい演算数のため
に、そのレジスタへ再び新しい値を装荷しなくてはなら
ないと言う欠点を有している。しかしながら、このこと
は時間の大幅な損失を意味するので、全体データ処理装
置は、特にむしろ長いキー数の場合に、データ暗号化又
は解読のために非常に多すぎる時間を必要とする。
とを有するそのような既知の集積回路は、その付加的計
算ユニットによる処理ステップ又は処理サイクルの完了
の後に、マイクロプロセッサが、次の処理サイクルがそ
れにより始まる少なくとも部分的に新しい演算数のため
に、そのレジスタへ再び新しい値を装荷しなくてはなら
ないと言う欠点を有している。しかしながら、このこと
は時間の大幅な損失を意味するので、全体データ処理装
置は、特にむしろ長いキー数の場合に、データ暗号化又
は解読のために非常に多すぎる時間を必要とする。
【０００４】
【発明が解決しようとする課題】処理サイクルの完了後
に、計算ユニットが時間の最小損失により新しいデータ
に対して次の処理サイクルを直ちに始め得る、マイクロ
プロセッサと付加的計算ユニットとを有するデータ処理
装置を提供することが、本発明の目的である。
に、計算ユニットが時間の最小損失により新しいデータ
に対して次の処理サイクルを直ちに始め得る、マイクロ
プロセッサと付加的計算ユニットとを有するデータ処理
装置を提供することが、本発明の目的である。
【０００５】
【課題を解決するための手段】この目的は、本質的にデ
ータ移送を制御するため及び命令の移送のためのレジス
タが、少なくとも２組のレジスタとして設けられること
で、本発明により達成される。これらのレジスタの出力
は別のレジスタの内容により切り換えられるので、一組
のレジスタだけがあらゆる時に活性である。しかしなが
ら、マイクロプロセッサはいつでも不活性なレジスタ内
へ新しいデータを書き込み得るので、このデータは計算
ユニットによる処理サイクルの完了に際して利用でき、
且つ次の処理サイクルが直ちに始まり得る。暗号化又は
解読演算がかくして大幅に加速される。
ータ移送を制御するため及び命令の移送のためのレジス
タが、少なくとも２組のレジスタとして設けられること
で、本発明により達成される。これらのレジスタの出力
は別のレジスタの内容により切り換えられるので、一組
のレジスタだけがあらゆる時に活性である。しかしなが
ら、マイクロプロセッサはいつでも不活性なレジスタ内
へ新しいデータを書き込み得るので、このデータは計算
ユニットによる処理サイクルの完了に際して利用でき、
且つ次の処理サイクルが直ちに始まり得る。暗号化又は
解読演算がかくして大幅に加速される。
【０００６】データの暗号化は多くの位置を有する長い
演算数の使用を必要とするのに対して、そのような集積
回路内に設けられたメモリは、制限された長さだけのデ
ータワードのために、すなわちしばしば８ビットのデー
タワードのために設計されている。それで、計算ユニッ
トの処理サイクルはメモリ内の異なるアドレスに記憶さ
れた複数のデータワードを必要とする。データ移送の制
御のためのレジスタの反復装荷を回避するために、本発
明の一実施例においては、データ移送を制御するための
レジスタの内容が、処理されるべき演算数のアドレス又
は開始アドレスのみならず、それらの長さをも決定す
る。その長さはその時、例えば幾つかのメモリデータワ
ードとして指示され得る。このことが次々に処理される
べき演算数の非常に簡単で且つ短い指示を可能にする。
演算数の使用を必要とするのに対して、そのような集積
回路内に設けられたメモリは、制限された長さだけのデ
ータワードのために、すなわちしばしば８ビットのデー
タワードのために設計されている。それで、計算ユニッ
トの処理サイクルはメモリ内の異なるアドレスに記憶さ
れた複数のデータワードを必要とする。データ移送の制
御のためのレジスタの反復装荷を回避するために、本発
明の一実施例においては、データ移送を制御するための
レジスタの内容が、処理されるべき演算数のアドレス又
は開始アドレスのみならず、それらの長さをも決定す
る。その長さはその時、例えば幾つかのメモリデータワ
ードとして指示され得る。このことが次々に処理される
べき演算数の非常に簡単で且つ短い指示を可能にする。
【０００７】
【発明の実施の形態】図面を参照して以下に本発明の実
施例を詳細に説明しよう。
施例を詳細に説明しよう。
【０００８】図１を参照して、データ処理装置１は、マ
イクロプロセッサ２による履行が時間消費しすぎる所定
の計算のための、特別計算ユニット３と同時に、マイク
ロプロセッサ２を含んでいる。不揮発性メモリ４と同時
に２個の書込／読取メモリ５及び６も設けられている。
そのマイクロプロセッサは内部バス７を介してメモリ５
及び６へ本質的に直接に結合され且つ、アドレスレジス
タ11を介して、別のレジスタ10を介して計算ユニット３
へと同様に、不揮発性メモリ４へ結合されている。計算
ユニット３のための演算数とそれの結果との移送を制御
するためと同時に計算ユニット３の機能を制御するため
の制御信号が、レジスタ10を介して本質的に移送され
る。それらの演算数自身がレジスタ14〜16を介して移送
され、且つその結果が不揮発性メモリ４及びメモリ６か
ら演算数を表現するデータを受け取る別の内部バス13に
よって、レジスタ17を介して移送される。更に、計算ユ
ニット３において履行された計算の結果が、そのバス13
を介してメモリ６へ加えられる。メモリ６はマイクロプ
ロセッサ２によると同時に計算ユニット３によりアクセ
スされ得るので、このメモリを介してデータもこれら２
個の構成要素間で交換され得る。
イクロプロセッサ２による履行が時間消費しすぎる所定
の計算のための、特別計算ユニット３と同時に、マイク
ロプロセッサ２を含んでいる。不揮発性メモリ４と同時
に２個の書込／読取メモリ５及び６も設けられている。
そのマイクロプロセッサは内部バス７を介してメモリ５
及び６へ本質的に直接に結合され且つ、アドレスレジス
タ11を介して、別のレジスタ10を介して計算ユニット３
へと同様に、不揮発性メモリ４へ結合されている。計算
ユニット３のための演算数とそれの結果との移送を制御
するためと同時に計算ユニット３の機能を制御するため
の制御信号が、レジスタ10を介して本質的に移送され
る。それらの演算数自身がレジスタ14〜16を介して移送
され、且つその結果が不揮発性メモリ４及びメモリ６か
ら演算数を表現するデータを受け取る別の内部バス13に
よって、レジスタ17を介して移送される。更に、計算ユ
ニット３において履行された計算の結果が、そのバス13
を介してメモリ６へ加えられる。メモリ６はマイクロプ
ロセッサ２によると同時に計算ユニット３によりアクセ
スされ得るので、このメモリを介してデータもこれら２
個の構成要素間で交換され得る。
【０００９】すでに述べられたように、内部バス13はデ
ータの移送のためにのみ本質的に働く。計算ユニット３
は数バイトの長さを有する長い演算数による演算も実行
しなくてはならないので、データバス13はむしろ長いデ
ータ幅に対して、例えば４バイトに対して設計されてい
る。この点において、適切な構造か又はそれを介して一
バイトの長さを有する複数のワードが各々並列に次々と
入力及び出力される内部直列‐並列変換かのいずれかの
せいで、メモリ５が並列に４バイトをも出力できること
が想定される。そのような装置は、バス13を介して並列
に４個の連続的入力バイトをかくして誘導する不揮発性
メモリ４の出力端子においてレジスタ12により表現され
る。レジスタ14〜17は、それらが並列に４バイトを受け
取り且つ並列で、あるいは計算ユニット３により取り扱
われ得るワード長さに依存して、４バイトよりも少ない
もっと小さい部分においてもあるいはまた、これらのバ
イトを出力するように構成されている。計算結果用のレ
ジスタ17は、内部バス13を介して並列で毎回４バイトを
出力するように、計算ユニットの構造と一致して、次々
に又は並列で複数のバイトを受け入れることができても
よい。
ータの移送のためにのみ本質的に働く。計算ユニット３
は数バイトの長さを有する長い演算数による演算も実行
しなくてはならないので、データバス13はむしろ長いデ
ータ幅に対して、例えば４バイトに対して設計されてい
る。この点において、適切な構造か又はそれを介して一
バイトの長さを有する複数のワードが各々並列に次々と
入力及び出力される内部直列‐並列変換かのいずれかの
せいで、メモリ５が並列に４バイトをも出力できること
が想定される。そのような装置は、バス13を介して並列
に４個の連続的入力バイトをかくして誘導する不揮発性
メモリ４の出力端子においてレジスタ12により表現され
る。レジスタ14〜17は、それらが並列に４バイトを受け
取り且つ並列で、あるいは計算ユニット３により取り扱
われ得るワード長さに依存して、４バイトよりも少ない
もっと小さい部分においてもあるいはまた、これらのバ
イトを出力するように構成されている。計算結果用のレ
ジスタ17は、内部バス13を介して並列で毎回４バイトを
出力するように、計算ユニットの構造と一致して、次々
に又は並列で複数のバイトを受け入れることができても
よい。
【００１０】明確化のために、メモリのそのようなアド
レシングはこの技術に熟達した人々に対して既知である
から、図１は計算ユニット３からのメモリ４及び５に対
するアドレスの移送を示していない。
レシングはこの技術に熟達した人々に対して既知である
から、図１は計算ユニット３からのメモリ４及び５に対
するアドレスの移送を示していない。
【００１１】図１に図式的に表現されたレジスタ10によ
る計算ユニット３の制御は、図２によりもっと明らかに
図解されている。全体にわたって、３組の８個のレジス
タ、すなわち 201〜271 、 202〜272 及び 203〜273 が
各々用いられる。全レジスタの出力端子は計算ユニット
３への適用のために、これらの組のレジスタのうちの一
つの出力端子を選択する選択回路29へ接続され、その選
択は別のレジスタ31のビット位置 310〜312 により制御
される。このレジスタ31は一回だけ存在する。全部のレ
ジスタの入力端子は内部データバス７へ接続されて、且
つマイクロプロセッサによる書込のために個別に選択さ
れ得て、この選択線は明確化のために省略された。レジ
スタ 201〜271 、 202〜272 及び 203〜273 の各々は内
部バス７からのみデータのバイトを受け取ることがで
き、且つそれを選択回路29へのみ適合できるのに対し
て、レジスタ31はビット毎に書き込まれ且つ読み取られ
得て、ビット位置 310〜313 は内部データバスからのみ
データを受け取り、且つ出力端子を介して計算ユニット
３と同時に選択回路29を制御し、一方ビット位置 314〜
317 は計算ユニット３とマイクロプロセッサ２との間の
別の連絡のために設けられる。
る計算ユニット３の制御は、図２によりもっと明らかに
図解されている。全体にわたって、３組の８個のレジス
タ、すなわち 201〜271 、 202〜272 及び 203〜273 が
各々用いられる。全レジスタの出力端子は計算ユニット
３への適用のために、これらの組のレジスタのうちの一
つの出力端子を選択する選択回路29へ接続され、その選
択は別のレジスタ31のビット位置 310〜312 により制御
される。このレジスタ31は一回だけ存在する。全部のレ
ジスタの入力端子は内部データバス７へ接続されて、且
つマイクロプロセッサによる書込のために個別に選択さ
れ得て、この選択線は明確化のために省略された。レジ
スタ 201〜271 、 202〜272 及び 203〜273 の各々は内
部バス７からのみデータのバイトを受け取ることがで
き、且つそれを選択回路29へのみ適合できるのに対し
て、レジスタ31はビット毎に書き込まれ且つ読み取られ
得て、ビット位置 310〜313 は内部データバスからのみ
データを受け取り、且つ出力端子を介して計算ユニット
３と同時に選択回路29を制御し、一方ビット位置 314〜
317 は計算ユニット３とマイクロプロセッサ２との間の
別の連絡のために設けられる。
【００１２】各組のレジスタに設けられた８個のレジス
タは、次の目的のために働き、第１組のレジスタのみが
簡単化のために記載される。レジスタ201 は計算ユニッ
ト３を制御するための演算コードと演算数がメモリ５か
らか又はメモリ６からかのいずれから引き出されねばな
らないかを示す情報とを含んでいる。レジスタ211 は第
１演算数用の開始アドレスを示す。
タは、次の目的のために働き、第１組のレジスタのみが
簡単化のために記載される。レジスタ201 は計算ユニッ
ト３を制御するための演算コードと演算数がメモリ５か
らか又はメモリ６からかのいずれから引き出されねばな
らないかを示す情報とを含んでいる。レジスタ211 は第
１演算数用の開始アドレスを示す。
【００１３】レジスタ221 は第２演算数用の開始アドレ
スを示す。
スを示す。
【００１４】レジスタ231 は計算ユニットにより実行さ
れるべき演算に依存して、計算ユニット３においてそれ
ぞれに処理される別の演算数用のアドレスを含んでい
る。例えば、このアドレスにより示される演算数は、法
演算の場合には絶対値である。レジスタ241 は計算ユニ
ット３の計算結果用のアドレスを含んでいる。レジスタ
251 及び261 はそれぞれ第１演算数及び第２演算数の長
さを示すために働く。最後に、レジスタ271 は不揮発性
メモリ４用のアドレスの一部分を含み、このメモリが１
バイトによってアドレスされ得る数よりも大きい幾つか
のメモリ位置を有することが想定される。
れるべき演算に依存して、計算ユニット３においてそれ
ぞれに処理される別の演算数用のアドレスを含んでい
る。例えば、このアドレスにより示される演算数は、法
演算の場合には絶対値である。レジスタ241 は計算ユニ
ット３の計算結果用のアドレスを含んでいる。レジスタ
251 及び261 はそれぞれ第１演算数及び第２演算数の長
さを示すために働く。最後に、レジスタ271 は不揮発性
メモリ４用のアドレスの一部分を含み、このメモリが１
バイトによってアドレスされ得る数よりも大きい幾つか
のメモリ位置を有することが想定される。
【００１５】一組のレジスタ、例えば、レジスタ 201〜
271 を用いながら計算を実行する間に、マイクロプロセ
ッサは別の組のレジスタ、例えばレジスタ 202〜272 に
新しい値を装荷でき、且つ計算ユニット３が一組の演算
数を完全に処理し且つその結果を出力してしまった場合
に、そのマイクロプロセッサは１ステップでレジスタ31
のビット位置 310〜312 の内容を変え得るので、新しい
演算数用のアドレスが直ちに有効になり、且つこれらの
演算数を用いる計算が待機期間を遵守する必要無しに開
始できるから、前述の装置が計算ユニット３の計算能力
の最良の使用を可能にする。開始アドレスと演算数長さ
とによる演算数アドレスの指示が、非常に簡単、迅速且
つ空間節約する演算数のアドレシングを考慮している。
271 を用いながら計算を実行する間に、マイクロプロセ
ッサは別の組のレジスタ、例えばレジスタ 202〜272 に
新しい値を装荷でき、且つ計算ユニット３が一組の演算
数を完全に処理し且つその結果を出力してしまった場合
に、そのマイクロプロセッサは１ステップでレジスタ31
のビット位置 310〜312 の内容を変え得るので、新しい
演算数用のアドレスが直ちに有効になり、且つこれらの
演算数を用いる計算が待機期間を遵守する必要無しに開
始できるから、前述の装置が計算ユニット３の計算能力
の最良の使用を可能にする。開始アドレスと演算数長さ
とによる演算数アドレスの指示が、非常に簡単、迅速且
つ空間節約する演算数のアドレシングを考慮している。
【図１】全体データ処理装置のブロック線図を示してい
る。
る。
【図２】３組のレジスタによる計算ユニットの制御を図
解している。
解している。
１ データ処理装置 ２ マイクロプロセッサ ３ 特別計算ユニット ４ 不揮発性メモリ ５，６ 書込／読取メモリ ７ 内部バス 10 別のレジスタ 11 アドレスレジスタ 12 レジスタ 13 データバス 14〜17 レジスタ 29 選択回路 31 レジスタ 201〜273 レジスタ 310〜317 ビット位置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラルフ マルツァーン ドイツ連邦共和国 21220 ゼーフェタル イム レームサール 10 (72)発明者 ジャン−ジャック キスカトール ベルギー国 1640 ロド−サン−ジュネズ アブニュ デ カナール ３ (72)発明者 ロナルド フェレイラ フランス国 75013 パリ リュ デュノ ワ 56
Claims (3)
- 【請求項１】 イクロプロセッサ及び特別の、規定され
た計算を実行するための付加的計算ユニットを含むデー
タ処理装置であって、前記の計算ユニットは多数のレジ
スタを介して前記のマイクロプロセッサへ結合されてお
り、それらのレジスタのうちの最初のレジスタがデータ
移送の制御のために働くのに対して第２レジスタは命令
の移送のために働くデータ処理装置において、 少なくとも２組の第１及び第２レジスタを設けられ、種
々の組のレジスタがマイクロプロセッサにより選択的に
書き込めること、及びマイクロプロセッサによりビット
毎に選択的にも書き込めて且つそれの内容がデータ移送
及び命令の移送を制御するために一組の第１及び第２レ
ジスタの選択を指示する第３レジスタを設けられること
を特徴とするマイクロプロセッサと付加的計算ユニット
とを含むデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、第１レジスタの内容が付加的計算ユニットにおいて
処理されるべき少なくとも２個の演算数のアドレスと長
さとを決定することを特徴とするマイクロプロセッサと
付加的計算ユニットとを含むデータ処理装置。 - 【請求項３】 請求項１又は２に記載されたデータ処理
装置を設けられた携帯できるデータ担体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19630861:5 | 1996-07-31 | ||
| DE19630861A DE19630861A1 (de) | 1996-07-31 | 1996-07-31 | Datenverarbeitungseinrichtung mit einem Mikroprozessor und einer zusätzlichen Recheneinheit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091593A true JPH1091593A (ja) | 1998-04-10 |
Family
ID=7801351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201287A Pending JPH1091593A (ja) | 1996-07-31 | 1997-07-28 | マイクロプロセッサと付加的計算ユニットとを含むデータ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5889622A (ja) |
| EP (1) | EP0822482B1 (ja) |
| JP (1) | JPH1091593A (ja) |
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