JPH0238975B2 - - Google Patents
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- JPH0238975B2 JPH0238975B2 JP58177748A JP17774883A JPH0238975B2 JP H0238975 B2 JPH0238975 B2 JP H0238975B2 JP 58177748 A JP58177748 A JP 58177748A JP 17774883 A JP17774883 A JP 17774883A JP H0238975 B2 JPH0238975 B2 JP H0238975B2
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- 230000006870 function Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のアクセス・パイプラインを有
するベクトル・データ処理装置において、間接ア
ドレス・ロード命令又は間接アドレス・ストア命
令を複数のアクセス・パイプラインを用いて実行
するようにしたベクトル・データ処理装置の制御
方式に関するものである。
するベクトル・データ処理装置において、間接ア
ドレス・ロード命令又は間接アドレス・ストア命
令を複数のアクセス・パイプラインを用いて実行
するようにしたベクトル・データ処理装置の制御
方式に関するものである。
ベクトル・データ処理装置においては、ロード
命令又はストア命令を実行するアクセス専用のア
クセス・パイプラインを持つ。単純なロード命令
又はストア命令においては、ベクトル・レジスタ
のアクセスは、読出し又は書込みだけであるの
で、一つのアクセス・パイプラインにおいては1
組の読出しバス又は書込みバスがあればよい。し
かし、間接アドレス・ストア命令を実行する場合
には、間接アドレス生成のためのベクトル・レジ
スタと、ストア・データのためのベクトル・レジ
スタの読出しが必要となる。
命令又はストア命令を実行するアクセス専用のア
クセス・パイプラインを持つ。単純なロード命令
又はストア命令においては、ベクトル・レジスタ
のアクセスは、読出し又は書込みだけであるの
で、一つのアクセス・パイプラインにおいては1
組の読出しバス又は書込みバスがあればよい。し
かし、間接アドレス・ストア命令を実行する場合
には、間接アドレス生成のためのベクトル・レジ
スタと、ストア・データのためのベクトル・レジ
スタの読出しが必要となる。
複数のアクセス・パイプラインを持つベクト
ル・データ処理装置において、それぞれのアクセ
ス・パイプラインで間接アドレス・ストア命令を
実行しようとすると、例えばアクセス・パイプラ
インが2本のとき、ベクトル・レジスタの読出し
は4本必要となり、演算パイプラインの読出しを
考慮すると、ベクトル・レジスタのインタリーブ
数が多くなる。従つて現実的なインタリーブ数で
複数のアクセス・パイプラインを動作させること
が一般的である。
ル・データ処理装置において、それぞれのアクセ
ス・パイプラインで間接アドレス・ストア命令を
実行しようとすると、例えばアクセス・パイプラ
インが2本のとき、ベクトル・レジスタの読出し
は4本必要となり、演算パイプラインの読出しを
考慮すると、ベクトル・レジスタのインタリーブ
数が多くなる。従つて現実的なインタリーブ数で
複数のアクセス・パイプラインを動作させること
が一般的である。
本発明は、上記の考察に基づくものであつて、
ハードウエアを増加させることなく間接アドレ
ス・ロード命令又は間接アドレス・ストア命令を
実行できるようにしたベクトル・データ処理装置
の制御方式を提供することを目的としている。
ハードウエアを増加させることなく間接アドレ
ス・ロード命令又は間接アドレス・ストア命令を
実行できるようにしたベクトル・データ処理装置
の制御方式を提供することを目的としている。
そしてそのため、本発明のベクトル・データ処
理装置の制御方式は、 それぞれが複数個のエレメントより成る複数個
のベクトル・レジスタと、 主メモリと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つA側のアクセス・パイプ
ラインと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つB側のアクセス・パイプ
ラインと、 命令制御部と を具備し、 各アクセス・パイプラインが、アドレスを生成
し当該アドレスを主メモリに送るための1個のア
ドレス生成ラインと、主メモリとベクトル・レジ
スタとの間のデータ転送を行うための1個のデー
タ転送ラインと、1個のベクトル・レジスタ・リ
ード制御回路と1個のベクトル・レジスタ・ライ
ト制御回路を持つアクセス・パイプライン制御部
とを有する ベクトル・データ処理装置において、 命令制御部は、通常のベクトル・ロード/スト
ア命令を実行する場合には、1つのアクセス・パ
イプラインに対して通常のベクトル・ロード/ス
トア命令を発信し、間接アドレス・ロード命令又
は間接アドレス・ストア命令等の間接アドレス命
令を実行する場合には、A側、B側の2つのアク
セス・パイプラインに対して間接アドレス命令を
発信し、 通常ベクトル・ロード/ストア命令が発信され
たアクセス・パイプラインは、アドレスの生成、
生成されたアドレスの主メモリへの送出、指定さ
れたベクトル・レジスタと主メモリとの間のデー
タ転送を行い。
理装置の制御方式は、 それぞれが複数個のエレメントより成る複数個
のベクトル・レジスタと、 主メモリと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つA側のアクセス・パイプ
ラインと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つB側のアクセス・パイプ
ラインと、 命令制御部と を具備し、 各アクセス・パイプラインが、アドレスを生成
し当該アドレスを主メモリに送るための1個のア
ドレス生成ラインと、主メモリとベクトル・レジ
スタとの間のデータ転送を行うための1個のデー
タ転送ラインと、1個のベクトル・レジスタ・リ
ード制御回路と1個のベクトル・レジスタ・ライ
ト制御回路を持つアクセス・パイプライン制御部
とを有する ベクトル・データ処理装置において、 命令制御部は、通常のベクトル・ロード/スト
ア命令を実行する場合には、1つのアクセス・パ
イプラインに対して通常のベクトル・ロード/ス
トア命令を発信し、間接アドレス・ロード命令又
は間接アドレス・ストア命令等の間接アドレス命
令を実行する場合には、A側、B側の2つのアク
セス・パイプラインに対して間接アドレス命令を
発信し、 通常ベクトル・ロード/ストア命令が発信され
たアクセス・パイプラインは、アドレスの生成、
生成されたアドレスの主メモリへの送出、指定さ
れたベクトル・レジスタと主メモリとの間のデー
タ転送を行い。
間接アドレス命令が発信されたA側、B側の2
つのアクセス・パイプラインの内のB側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタからデータを読出してアドレス生成ラインに
入力する処理を行い、 間接アドレス命令が発信されたA側、B側の2
つのアクセス・パイプラインの内のA側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタと主メモリとの間のデータ転送をデータ転送
ラインを介して行う ことを特徴とするものである。
つのアクセス・パイプラインの内のB側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタからデータを読出してアドレス生成ラインに
入力する処理を行い、 間接アドレス命令が発信されたA側、B側の2
つのアクセス・パイプラインの内のA側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタと主メモリとの間のデータ転送をデータ転送
ラインを介して行う ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第1図は間接アドレス・ロードおよび間接アド
レス・ストアの概要を示す図、第2図はアクセ
ス・パイプラインの1例を示す図、第3図はアク
セス・パイプラインの制御部の1例を示す図であ
る。
レス・ストアの概要を示す図、第2図はアクセ
ス・パイプラインの1例を示す図、第3図はアク
セス・パイプラインの制御部の1例を示す図であ
る。
第1図イは間接アドレス・ロードの概要を説明
する図である。第1図イにおいて、VR1とVR
2はベクトル・レジスタ、MSは主記憶装置(主
メモリ)、I1,I2……は間接アドレス用ベクトル
のエレメント、d1,d2……はデータ・ベクトルの
エレメントをそれぞれ示している。ベクトル・レ
ジスタVR1には間接アドレス用ベクトルが格納
されている。間接アドレス・ロード命令を実行す
る場合、ベクトル・レジスタVR1からエレメン
トI1,I2……が順番に読出される。読出されたエ
レメントIi(i=1,2,……)とベース・アド
レスとが加算され、加算結果がアドレス変換さ
れ、主メモリMSがリードされ、読出されたデー
タdiがベクトル・レジスタVR2の第i番目の記
憶場所に書込まれる。
する図である。第1図イにおいて、VR1とVR
2はベクトル・レジスタ、MSは主記憶装置(主
メモリ)、I1,I2……は間接アドレス用ベクトル
のエレメント、d1,d2……はデータ・ベクトルの
エレメントをそれぞれ示している。ベクトル・レ
ジスタVR1には間接アドレス用ベクトルが格納
されている。間接アドレス・ロード命令を実行す
る場合、ベクトル・レジスタVR1からエレメン
トI1,I2……が順番に読出される。読出されたエ
レメントIi(i=1,2,……)とベース・アド
レスとが加算され、加算結果がアドレス変換さ
れ、主メモリMSがリードされ、読出されたデー
タdiがベクトル・レジスタVR2の第i番目の記
憶場所に書込まれる。
第1図ロは間接アドレス・ストアの概要を説明
する図である。なお、第1図イと同一符号は同一
物を示している。間接アドレス・ストア命令を実
行する場合、ベクトル・レジスタVR1からエレ
メントI1,I2……が順番に読出され、また、ベク
トル・レジスタVR2からエレメントd1,d2……
が順番に読出される。読出されたエレメントIiと
ベース・アドレスとが加算され、加算結果がアド
レス変換され、変換後得られる実アドレスで指定
される主記憶装置MSの記憶場所にエレメントdi
が書込まれる。
する図である。なお、第1図イと同一符号は同一
物を示している。間接アドレス・ストア命令を実
行する場合、ベクトル・レジスタVR1からエレ
メントI1,I2……が順番に読出され、また、ベク
トル・レジスタVR2からエレメントd1,d2……
が順番に読出される。読出されたエレメントIiと
ベース・アドレスとが加算され、加算結果がアド
レス変換され、変換後得られる実アドレスで指定
される主記憶装置MSの記憶場所にエレメントdi
が書込まれる。
第2図はアクセス・パイプラインの1例を示す
図である。第2図において、1Aと1Bはアドレ
ス加算器、2Aと2Bはアドレス変換回路、3A
と3Bはアドレス・バツフア、4はプライオリテ
イ回路、5はアドレス・パイプライン、6はベク
トル・レジスタ、7Aと7Bはデータ・バツフ
ア、8Aと8Bはアライン回路、9Aと9Bは
ECC・マージ回路、10Aと10Bはレジスタ、
11Aと11Bもレジスタ、12Aと12Bもレ
ジスタ、13A,13Bもレジスタ、14Aと1
4Bもレジスタ、15もレジスタ、16Aと16
Bは読出し/書込みポート、17Aと17Bもレ
ジスタ、18もレジスタ、19Aと19Bはセレ
クタ、20Aと20Bもセレクタをそれぞれ示
す。
図である。第2図において、1Aと1Bはアドレ
ス加算器、2Aと2Bはアドレス変換回路、3A
と3Bはアドレス・バツフア、4はプライオリテ
イ回路、5はアドレス・パイプライン、6はベク
トル・レジスタ、7Aと7Bはデータ・バツフ
ア、8Aと8Bはアライン回路、9Aと9Bは
ECC・マージ回路、10Aと10Bはレジスタ、
11Aと11Bもレジスタ、12Aと12Bもレ
ジスタ、13A,13Bもレジスタ、14Aと1
4Bもレジスタ、15もレジスタ、16Aと16
Bは読出し/書込みポート、17Aと17Bもレ
ジスタ、18もレジスタ、19Aと19Bはセレ
クタ、20Aと20Bもセレクタをそれぞれ示
す。
アドレス加算器1Aはレジスタ10A,11A
の値に基づいてアドレスを生成するものである。
アドレス加算器1Aの加算結果はレジスタ12A
を介してアドレス変換回路2Aに入力され、実ア
ドレスに変換され、アドレス変換回路2Aから出
力される実アドレスはレジスタ13Aを介してア
ドレス・バツフア3Aに入力され、アドレス・バ
ツフア3Aから出力される実アドレスはレジスタ
14Aを介してプライオリテイ回路4に入力され
る。セレクタ19Aは命令制御部からの論理アド
レス又はアドレス加算器の出力のうちの何れか一
方を制御信号に応じて選択出力するものであり、
セレクタ20Aは命令制御部からのデイスタンス
又は読出し/書込みポート16Bから送られて来
るベクトル・エレメントのうちの何れか一方を制
御信号に応じて選択出力するものである。符号1
A,2A,3A,10A,11A,12A,13
A,14A,19Aおよび20Aより成る部分は
A側のアドレス生成ラインを構成しており、符号
1B,2B,3B,10B,11B,12B,1
3B,14B,19B及び20Bより成る部分は
B側のアドレス生成ラインを構成している。B側
のアドレス生成ラインはA側のアドレス生成ライ
ンと同一の構成を有している。プライオリテイ回
路4は優先順位に応じてレジスタ14A又は14
Bの実アドレスを選択する。プライオリテイ回路
4によつて選択された実アドレスは、主メモリに
送られると共に、アドレス・パイプライン5に入
力される。ベクトル・レジスタ6は2個の読出
し/書込みポート16A,16Bを有している。
読出し/書込みポート16Aはレジスタ17Aを
介してデータ・バツフア7Aに接続され、デー
タ・バツフア7Aはアライン回路8Aに接続さ
れ、アライン回路8AはECC・マージ回路9A
に接続されている。読出し/書込みポート16B
はレジスタ17Bを介してデータ・バツフア7B
に接続され、データ・バツフア7Bはアライン回
路8へ接続され、アライン回路8BはECC・マ
ージ回路9Bに接続されている。また、読出し/
書込みポート16Bの読出側は、セレクタ20
A,20Bも接続されている。読出し/書込みポ
ート16Aの読出し側にはベクトル・レジスタの
2個の連続せるエレメントが一度に読出され、読
出し/書込みポート16Aの書込み側から2個の
連続せるエレメントを一度にベクトル・レジスタ
に書込むことが出来る。読出し/書込みポート1
6Bについても同様である。なお、1エレメント
は8バイト構成である。ECCマージ回路9Aは
レジスタ18の上半部および下半部に接続され、
ECC・マージ回路9Bも同様にレジスタ18の
上半部および下半部に接続されている。レジスタ
18は主メモリと接続されている。主メモリは16
バイト単位のブロツク・アクセスを行い得るもの
である。符号7A,8A,9A,16Aおよび1
7Aの部分はA側のデータ転送ラインを構成して
おり、符号7B,8B,9B,16Bおよび17
Bの部分はB側のデータ転送ラインを構成してい
る。上述したA側のアドレス生成ラインおよびA
側のデータ転送ラインはアクセス・パイプライン
Aを構成しており、上述したB側のアドレス生成
ラインおよびB側のデータ転送ラインはアクセ
ス・パイプラインBを構成している。
の値に基づいてアドレスを生成するものである。
アドレス加算器1Aの加算結果はレジスタ12A
を介してアドレス変換回路2Aに入力され、実ア
ドレスに変換され、アドレス変換回路2Aから出
力される実アドレスはレジスタ13Aを介してア
ドレス・バツフア3Aに入力され、アドレス・バ
ツフア3Aから出力される実アドレスはレジスタ
14Aを介してプライオリテイ回路4に入力され
る。セレクタ19Aは命令制御部からの論理アド
レス又はアドレス加算器の出力のうちの何れか一
方を制御信号に応じて選択出力するものであり、
セレクタ20Aは命令制御部からのデイスタンス
又は読出し/書込みポート16Bから送られて来
るベクトル・エレメントのうちの何れか一方を制
御信号に応じて選択出力するものである。符号1
A,2A,3A,10A,11A,12A,13
A,14A,19Aおよび20Aより成る部分は
A側のアドレス生成ラインを構成しており、符号
1B,2B,3B,10B,11B,12B,1
3B,14B,19B及び20Bより成る部分は
B側のアドレス生成ラインを構成している。B側
のアドレス生成ラインはA側のアドレス生成ライ
ンと同一の構成を有している。プライオリテイ回
路4は優先順位に応じてレジスタ14A又は14
Bの実アドレスを選択する。プライオリテイ回路
4によつて選択された実アドレスは、主メモリに
送られると共に、アドレス・パイプライン5に入
力される。ベクトル・レジスタ6は2個の読出
し/書込みポート16A,16Bを有している。
読出し/書込みポート16Aはレジスタ17Aを
介してデータ・バツフア7Aに接続され、デー
タ・バツフア7Aはアライン回路8Aに接続さ
れ、アライン回路8AはECC・マージ回路9A
に接続されている。読出し/書込みポート16B
はレジスタ17Bを介してデータ・バツフア7B
に接続され、データ・バツフア7Bはアライン回
路8へ接続され、アライン回路8BはECC・マ
ージ回路9Bに接続されている。また、読出し/
書込みポート16Bの読出側は、セレクタ20
A,20Bも接続されている。読出し/書込みポ
ート16Aの読出し側にはベクトル・レジスタの
2個の連続せるエレメントが一度に読出され、読
出し/書込みポート16Aの書込み側から2個の
連続せるエレメントを一度にベクトル・レジスタ
に書込むことが出来る。読出し/書込みポート1
6Bについても同様である。なお、1エレメント
は8バイト構成である。ECCマージ回路9Aは
レジスタ18の上半部および下半部に接続され、
ECC・マージ回路9Bも同様にレジスタ18の
上半部および下半部に接続されている。レジスタ
18は主メモリと接続されている。主メモリは16
バイト単位のブロツク・アクセスを行い得るもの
である。符号7A,8A,9A,16Aおよび1
7Aの部分はA側のデータ転送ラインを構成して
おり、符号7B,8B,9B,16Bおよび17
Bの部分はB側のデータ転送ラインを構成してい
る。上述したA側のアドレス生成ラインおよびA
側のデータ転送ラインはアクセス・パイプライン
Aを構成しており、上述したB側のアドレス生成
ラインおよびB側のデータ転送ラインはアクセ
ス・パイプラインBを構成している。
第3図はアクセス・パイプラインの制御部を示
すものである。第3図において、21Aと21B
はベクトル・レジスタ・リード制御回路、22A
と22Bはアライン制御回路、23Aと23Bは
ベクトル・レジスタ・ライト制御回路、24Aと
24Bは命令デコーダ、25Aと25BはVRア
ドレス・レジスタ、26Aと26Bは間接アドレ
ス用VRアドレス・レジスタ、27Aと27Bは
ベクトル長レジスタ、28Aと28Bはレジス
タ、29Aと29Bもレジスタ、30Aと30B
もレジスタ、31Aと31Bもレジスタ、32A
と32Bもレジスタをそれぞれ示している。な
お、VRはベクトル・レジスタの略である。
すものである。第3図において、21Aと21B
はベクトル・レジスタ・リード制御回路、22A
と22Bはアライン制御回路、23Aと23Bは
ベクトル・レジスタ・ライト制御回路、24Aと
24Bは命令デコーダ、25Aと25BはVRア
ドレス・レジスタ、26Aと26Bは間接アドレ
ス用VRアドレス・レジスタ、27Aと27Bは
ベクトル長レジスタ、28Aと28Bはレジス
タ、29Aと29Bもレジスタ、30Aと30B
もレジスタ、31Aと31Bもレジスタ、32A
と32Bもレジスタをそれぞれ示している。な
お、VRはベクトル・レジスタの略である。
ベクトル・レジスタ・リード制御回路21Aに
は、命令デコード情報、VRアドレス、間接アド
レス用VRアドレス及びベクトル長が入力され
る。ベクトル・レジスタ・リード制御回路21A
は、これらの入力情報に基づき命令によつて指定
されたベクトル・レジスタAから指定された個数
のエレメントを読出すための制御を行うものであ
る。アライン制御回路22Aには、命令デコード
情報、ベクトル長および主記憶制御部からの制御
情報が入力される。アライン制御回路22Aは、
これらの入力情報に基づき、アライン回路8Aを
制御するものである。ベクトル・レジスタ・ライ
ト制御回路23Aには、命令デコード情報および
VRアドレスが入力される。ベクトル・レジス
タ・ライト制御回路23Aは、これらの入力情報
に基づいて、指定されたベクトル・レジスタAに
エレメントを書込む。ベクトル・レジスタ・リー
ド制御回路21Bは、ベクトル・レジスタ・リー
ド制御回路21Aと同様な機能を有しているもの
であるが、命令デコード情報が間接アドレス・ロ
ード命令又は間接アドレス・ストア命令を示して
いるときには、間接アドレス用ベクトルのリード
を行う。アライン制御回路22Bはアライン制御
回路22Aと同様の機能を有しているものであ
り、ベクトル・レジスタ・ライト制御回路23B
と同様の機能を有しているものである。なお、符
号21Aないし33Aはアクセス・パイプライン
Aの制御部(Aパイプ制御部)を構成しており、
符号21Bなし33Bはアクセス・パイプライン
Bの制御部(Bパイプ制御部)を構成している。
は、命令デコード情報、VRアドレス、間接アド
レス用VRアドレス及びベクトル長が入力され
る。ベクトル・レジスタ・リード制御回路21A
は、これらの入力情報に基づき命令によつて指定
されたベクトル・レジスタAから指定された個数
のエレメントを読出すための制御を行うものであ
る。アライン制御回路22Aには、命令デコード
情報、ベクトル長および主記憶制御部からの制御
情報が入力される。アライン制御回路22Aは、
これらの入力情報に基づき、アライン回路8Aを
制御するものである。ベクトル・レジスタ・ライ
ト制御回路23Aには、命令デコード情報および
VRアドレスが入力される。ベクトル・レジス
タ・ライト制御回路23Aは、これらの入力情報
に基づいて、指定されたベクトル・レジスタAに
エレメントを書込む。ベクトル・レジスタ・リー
ド制御回路21Bは、ベクトル・レジスタ・リー
ド制御回路21Aと同様な機能を有しているもの
であるが、命令デコード情報が間接アドレス・ロ
ード命令又は間接アドレス・ストア命令を示して
いるときには、間接アドレス用ベクトルのリード
を行う。アライン制御回路22Bはアライン制御
回路22Aと同様の機能を有しているものであ
り、ベクトル・レジスタ・ライト制御回路23B
と同様の機能を有しているものである。なお、符
号21Aないし33Aはアクセス・パイプライン
Aの制御部(Aパイプ制御部)を構成しており、
符号21Bなし33Bはアクセス・パイプライン
Bの制御部(Bパイプ制御部)を構成している。
一般のロード命令又はストア命令は、Aパイプ
制御部およびBパイプ制御部に対してそれぞれ独
立に命令制御部から発信されているが、間接アド
レス・ロード命令又は間接アドレス・ストア命令
の場合には命令制御部はAパイプ制御部の最初の
ステージ及びBパイプ制御部の最初のステージが
共に空いていれば、間接アドレス・ロード命令又
は間接アドレス・ストア命令を発信する。このと
きは、Aパイプ制御部およびBパイプ制御部は、
同一の命令コード、VRアドレス及びベクトル長
を受取るが、間接アドレス生成のためのベクト
ル・レジスタのリードは、Bパイプ制御部のベク
トル・レジスタ・リード制御回路21Bで行われ
る。ベクトル・レジスタ・リード制御回路21B
の制御によつて、間接アドレス用ベクトル・レジ
スタから1度に2エレメントずつ読出されるが、
そのうちの1個はアドレス加算器1Aに入力さ
れ、他の1個はアドレス加算器1Bに入力され
る。間接アドレス・ロード命令又は間接アドレ
ス・ストア命令を実行する場合、アドレス加算器
1Aは、間接アドレス用ベクトルのエレメントと
論理アドレスとの加算を行う。アドレス加算器1
Bも同様である。
制御部およびBパイプ制御部に対してそれぞれ独
立に命令制御部から発信されているが、間接アド
レス・ロード命令又は間接アドレス・ストア命令
の場合には命令制御部はAパイプ制御部の最初の
ステージ及びBパイプ制御部の最初のステージが
共に空いていれば、間接アドレス・ロード命令又
は間接アドレス・ストア命令を発信する。このと
きは、Aパイプ制御部およびBパイプ制御部は、
同一の命令コード、VRアドレス及びベクトル長
を受取るが、間接アドレス生成のためのベクト
ル・レジスタのリードは、Bパイプ制御部のベク
トル・レジスタ・リード制御回路21Bで行われ
る。ベクトル・レジスタ・リード制御回路21B
の制御によつて、間接アドレス用ベクトル・レジ
スタから1度に2エレメントずつ読出されるが、
そのうちの1個はアドレス加算器1Aに入力さ
れ、他の1個はアドレス加算器1Bに入力され
る。間接アドレス・ロード命令又は間接アドレ
ス・ストア命令を実行する場合、アドレス加算器
1Aは、間接アドレス用ベクトルのエレメントと
論理アドレスとの加算を行う。アドレス加算器1
Bも同様である。
間接アドレス・ストア命令の場合、ストアすべ
きベクトル・データのリードは、Aパイプ制御部
のベクトル・レジスタ・リード制御回路21Aに
よつて行われる。ベクトル・レジスタ・リード制
御回路21Aの制御によつて、ベクトル・レジス
タから1度に2エレメントずつ読出されるが、こ
れら2個のエレメントは読出し/書込みポート1
6Aの読出し側およびレジスタ17Aを介してデ
ータ・バツフア7Aに入力される。そして、デー
タ・バツフア7Aの中のデータは、アライン制御
回路22Aの制御の下で動作するアライン回路8
Aを介してECC・マージ回路9Aに送られ
ECC・マージ回路9Aから出力されるデータは
レジスタ18を介して主メモリに送られる。この
処理は、一般のストアの処理と同じになる。間接
アドレス・ロード命令を実行する場合には、アド
レス生成のためのベクトル・レジスタのリードは
上述したようにベクトル・レジスタ・リード制御
回路21Bの制御によつて行い、ベクトル・レジ
スタへの書込みはAパイプ制御部のベクトル・レ
ジスタ・ライト制御回路23AおよびA側のデー
タ転送ラインを使用する。なお、間接アドレス・
ロード命令又は間接アドレス・ストア命令を実行
する場合、Bパイプ制御部の側にいてはベクト
ル・レジスタ・リード制御回路のみが使用され、
次のステージにはシフトしない。
きベクトル・データのリードは、Aパイプ制御部
のベクトル・レジスタ・リード制御回路21Aに
よつて行われる。ベクトル・レジスタ・リード制
御回路21Aの制御によつて、ベクトル・レジス
タから1度に2エレメントずつ読出されるが、こ
れら2個のエレメントは読出し/書込みポート1
6Aの読出し側およびレジスタ17Aを介してデ
ータ・バツフア7Aに入力される。そして、デー
タ・バツフア7Aの中のデータは、アライン制御
回路22Aの制御の下で動作するアライン回路8
Aを介してECC・マージ回路9Aに送られ
ECC・マージ回路9Aから出力されるデータは
レジスタ18を介して主メモリに送られる。この
処理は、一般のストアの処理と同じになる。間接
アドレス・ロード命令を実行する場合には、アド
レス生成のためのベクトル・レジスタのリードは
上述したようにベクトル・レジスタ・リード制御
回路21Bの制御によつて行い、ベクトル・レジ
スタへの書込みはAパイプ制御部のベクトル・レ
ジスタ・ライト制御回路23AおよびA側のデー
タ転送ラインを使用する。なお、間接アドレス・
ロード命令又は間接アドレス・ストア命令を実行
する場合、Bパイプ制御部の側にいてはベクト
ル・レジスタ・リード制御回路のみが使用され、
次のステージにはシフトしない。
以上の説明から明らかなように、本発明によれ
ば、間接アドレス命令をハードウエアを増加させ
ることなく実行することが出来る。
ば、間接アドレス命令をハードウエアを増加させ
ることなく実行することが出来る。
第1図は間接アドレス・ロードおよび間接アド
レス・ストアの概要を示す図、第2図はアクセ
ス・パイプラインの1例を示す図、第3図はアク
セス・パイプラインの制御部の1例を示す図であ
る。 1Aと1B……アドレス加算器、2Aと2B…
…アドレス変換回路、3Aと3B……アドレス・
バツフア、4……プライオリテイ回路、5……ア
ドレス・パイプライン、6……ベクトル・レジス
タ、7Aと7B……データ・バツフア、8Aと8
B……アライン回路、9Aと9B……ECC・マ
ージ回路、10Aと10B……レジスタ、11A
と11B……レジスタ、12Aと12B……レジ
スタ、13Aと13B……レジスタ、14Aと1
4B……レジスタ、15……レジスタ、16Aと
16B……読出し/書込みポート、17Aと17
B……レジスタ、18……レジスタ、19Aと1
9B……セレクタ、20Aと20B……セレク
タ、21Aと21B……ベクトル・レジスタ・リ
ード制御回路、22Aと22B……アライン制御
回路、23Aと23B……ベクトル・レジスタ・
ライト制御回路、24Aと24B……命令デコー
ダ、25Aと25B……VRアドレス・レジス
タ、26Aと26B……間接アドレス用VRアド
レス・レジスタ、27Aと27B……ベクトル長
レジスタ、28Aと28B……レジスタ、29A
と29B……レジスタ、30Aと30B……レジ
スタ、31Aと31B……レジスタ、32Aと3
2B……レジスタ、33Aと33B……レジス
タ。
レス・ストアの概要を示す図、第2図はアクセ
ス・パイプラインの1例を示す図、第3図はアク
セス・パイプラインの制御部の1例を示す図であ
る。 1Aと1B……アドレス加算器、2Aと2B…
…アドレス変換回路、3Aと3B……アドレス・
バツフア、4……プライオリテイ回路、5……ア
ドレス・パイプライン、6……ベクトル・レジス
タ、7Aと7B……データ・バツフア、8Aと8
B……アライン回路、9Aと9B……ECC・マ
ージ回路、10Aと10B……レジスタ、11A
と11B……レジスタ、12Aと12B……レジ
スタ、13Aと13B……レジスタ、14Aと1
4B……レジスタ、15……レジスタ、16Aと
16B……読出し/書込みポート、17Aと17
B……レジスタ、18……レジスタ、19Aと1
9B……セレクタ、20Aと20B……セレク
タ、21Aと21B……ベクトル・レジスタ・リ
ード制御回路、22Aと22B……アライン制御
回路、23Aと23B……ベクトル・レジスタ・
ライト制御回路、24Aと24B……命令デコー
ダ、25Aと25B……VRアドレス・レジス
タ、26Aと26B……間接アドレス用VRアド
レス・レジスタ、27Aと27B……ベクトル長
レジスタ、28Aと28B……レジスタ、29A
と29B……レジスタ、30Aと30B……レジ
スタ、31Aと31B……レジスタ、32Aと3
2B……レジスタ、33Aと33B……レジス
タ。
Claims (1)
- 【特許請求の範囲】 1 それぞれが複数個のエレメントより成る複数
個のベクトル・レジスタと、 主メモリと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つA側のアクセス・パイプ
ラインと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つB側のアクセス・パイプ
ラインと、 命令制御部と を具備し、 各アクセス・パイプラインが、アドレスを生成
し当該アドレスを主メモリに送るための1個のア
ドレス生成ラインと、主メモリとベクトル・レジ
スタとの間のデータ転送を行うための1個のデー
タ転送ラインと、1個のベクトル・レジスタ・リ
ード制御回路と1個のベクトル・レジスタ・ライ
ト制御回路を持つアクセス・パイプライン制御部
とを有する ベクトル・データ処理装置において、 命令制御部は、通常のベクトル・ロード/スト
ア命令を実行する場合には、1つのアクセス・パ
イプラインに対して通常のベクトル・ロード/ス
トア命令を発信し、間接アドレス・ロード命令又
は間接アドレス・ストア命令等の間接アドレス命
令を実行する場合には、A側、B側の2つのアク
セス・パイプラインに対して間接アドレス命令を
発信し、 通常のベクトル・ロード/ストア命令が発信さ
れたアクセス・パイプラインは、アドレスの生
成、生成されたアドレスの主メモリへの送出、指
定されたベクトル・レジスタと主メモリとの間の
データ転送を行い、 間接アドレス命令が発信されたA側、B側の2
つのアクセス・パイプラインの内のB側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタからデータを読出してアドレス生成ラインに
入力する処理を行い、 間接アドレス命令が発信されたA側、B側の2
つのアクセス・パイプラインの内のA側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタと主メモリとの間のデータ転送をデータ転送
ラインを介して行う ことを特徴とするベクトル・データ処理装置の制
御方式。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58177748A JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
CA000463791A CA1216369A (en) | 1983-09-26 | 1984-09-21 | Vector data processing system for indirect address instructions |
AU33449/84A AU545944B2 (en) | 1983-09-26 | 1984-09-24 | Vector data processing system for indirect address instructions |
ES536210A ES8601514A1 (es) | 1983-09-26 | 1984-09-25 | Una instalacion electronica de tratamiento de datos vectoriales de alta velocidad |
EP84306545A EP0138451B1 (en) | 1983-09-26 | 1984-09-26 | Vector data processing system for indirect address instructions |
US06/654,591 US4665479A (en) | 1983-09-26 | 1984-09-26 | Vector data processing system for indirect address instructions |
DE8484306545T DE3484292D1 (de) | 1983-09-26 | 1984-09-26 | Vektordaten-verarbeitungssystem fuer indirekte adressbefehle. |
BR8404846A BR8404846A (pt) | 1983-09-26 | 1984-09-26 | Sistema vetorial de processamento de cados |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58177748A JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6069746A JPS6069746A (ja) | 1985-04-20 |
JPH0238975B2 true JPH0238975B2 (ja) | 1990-09-03 |
Family
ID=16036435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58177748A Granted JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
Country Status (8)
Country | Link |
---|---|
US (1) | US4665479A (ja) |
EP (1) | EP0138451B1 (ja) |
JP (1) | JPS6069746A (ja) |
AU (1) | AU545944B2 (ja) |
BR (1) | BR8404846A (ja) |
CA (1) | CA1216369A (ja) |
DE (1) | DE3484292D1 (ja) |
ES (1) | ES8601514A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0495777U (ja) * | 1991-01-14 | 1992-08-19 | ||
JPH0645576U (ja) * | 1991-01-14 | 1994-06-21 | 株式会社サンメック | コースター |
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JPS62115571A (ja) | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
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-
1983
- 1983-09-26 JP JP58177748A patent/JPS6069746A/ja active Granted
-
1984
- 1984-09-21 CA CA000463791A patent/CA1216369A/en not_active Expired
- 1984-09-24 AU AU33449/84A patent/AU545944B2/en not_active Ceased
- 1984-09-25 ES ES536210A patent/ES8601514A1/es not_active Expired
- 1984-09-26 EP EP84306545A patent/EP0138451B1/en not_active Expired - Lifetime
- 1984-09-26 DE DE8484306545T patent/DE3484292D1/de not_active Expired - Fee Related
- 1984-09-26 US US06/654,591 patent/US4665479A/en not_active Expired - Lifetime
- 1984-09-26 BR BR8404846A patent/BR8404846A/pt not_active IP Right Cessation
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DE3484292D1 (de) | 1991-04-25 |
ES536210A0 (es) | 1985-10-16 |
EP0138451B1 (en) | 1991-03-20 |
US4665479A (en) | 1987-05-12 |
EP0138451A2 (en) | 1985-04-24 |
EP0138451A3 (en) | 1988-08-10 |
AU545944B2 (en) | 1985-08-08 |
AU3344984A (en) | 1985-04-04 |
BR8404846A (pt) | 1985-08-13 |
ES8601514A1 (es) | 1985-10-16 |
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