JPH0238975B2 - - Google Patents
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- JPH0238975B2 JPH0238975B2 JP58177748A JP17774883A JPH0238975B2 JP H0238975 B2 JPH0238975 B2 JP H0238975B2 JP 58177748 A JP58177748 A JP 58177748A JP 17774883 A JP17774883 A JP 17774883A JP H0238975 B2 JPH0238975 B2 JP H0238975B2
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- 230000006870 function Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のアクセス・パイプラインを有
するベクトル・データ処理装置において、間接ア
ドレス・ロード命令又は間接アドレス・ストア命
令を複数のアクセス・パイプラインを用いて実行
するようにしたベクトル・データ処理装置の制御
方式に関するものである。
するベクトル・データ処理装置において、間接ア
ドレス・ロード命令又は間接アドレス・ストア命
令を複数のアクセス・パイプラインを用いて実行
するようにしたベクトル・データ処理装置の制御
方式に関するものである。
ベクトル・データ処理装置においては、ロード
命令又はストア命令を実行するアクセス専用のア
クセス・パイプラインを持つ。単純なロード命令
又はストア命令においては、ベクトル・レジスタ
のアクセスは、読出し又は書込みだけであるの
で、一つのアクセス・パイプラインにおいては１
組の読出しバス又は書込みバスがあればよい。し
かし、間接アドレス・ストア命令を実行する場合
には、間接アドレス生成のためのベクトル・レジ
スタと、ストア・データのためのベクトル・レジ
スタの読出しが必要となる。
命令又はストア命令を実行するアクセス専用のア
クセス・パイプラインを持つ。単純なロード命令
又はストア命令においては、ベクトル・レジスタ
のアクセスは、読出し又は書込みだけであるの
で、一つのアクセス・パイプラインにおいては１
組の読出しバス又は書込みバスがあればよい。し
かし、間接アドレス・ストア命令を実行する場合
には、間接アドレス生成のためのベクトル・レジ
スタと、ストア・データのためのベクトル・レジ
スタの読出しが必要となる。
複数のアクセス・パイプラインを持つベクト
ル・データ処理装置において、それぞれのアクセ
ス・パイプラインで間接アドレス・ストア命令を
実行しようとすると、例えばアクセス・パイプラ
インが２本のとき、ベクトル・レジスタの読出し
は４本必要となり、演算パイプラインの読出しを
考慮すると、ベクトル・レジスタのインタリーブ
数が多くなる。従つて現実的なインタリーブ数で
複数のアクセス・パイプラインを動作させること
が一般的である。
ル・データ処理装置において、それぞれのアクセ
ス・パイプラインで間接アドレス・ストア命令を
実行しようとすると、例えばアクセス・パイプラ
インが２本のとき、ベクトル・レジスタの読出し
は４本必要となり、演算パイプラインの読出しを
考慮すると、ベクトル・レジスタのインタリーブ
数が多くなる。従つて現実的なインタリーブ数で
複数のアクセス・パイプラインを動作させること
が一般的である。
本発明は、上記の考察に基づくものであつて、
ハードウエアを増加させることなく間接アドレ
ス・ロード命令又は間接アドレス・ストア命令を
実行できるようにしたベクトル・データ処理装置
の制御方式を提供することを目的としている。
ハードウエアを増加させることなく間接アドレ
ス・ロード命令又は間接アドレス・ストア命令を
実行できるようにしたベクトル・データ処理装置
の制御方式を提供することを目的としている。
そしてそのため、本発明のベクトル・データ処
理装置の制御方式は、 それぞれが複数個のエレメントより成る複数個
のベクトル・レジスタと、 主メモリと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つＡ側のアクセス・パイプ
ラインと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つＢ側のアクセス・パイプ
ラインと、 命令制御部と を具備し、 各アクセス・パイプラインが、アドレスを生成
し当該アドレスを主メモリに送るための１個のア
ドレス生成ラインと、主メモリとベクトル・レジ
スタとの間のデータ転送を行うための１個のデー
タ転送ラインと、１個のベクトル・レジスタ・リ
ード制御回路と１個のベクトル・レジスタ・ライ
ト制御回路を持つアクセス・パイプライン制御部
とを有する ベクトル・データ処理装置において、 命令制御部は、通常のベクトル・ロード／スト
ア命令を実行する場合には、１つのアクセス・パ
イプラインに対して通常のベクトル・ロード／ス
トア命令を発信し、間接アドレス・ロード命令又
は間接アドレス・ストア命令等の間接アドレス命
令を実行する場合には、Ａ側、Ｂ側の２つのアク
セス・パイプラインに対して間接アドレス命令を
発信し、 通常ベクトル・ロード／ストア命令が発信され
たアクセス・パイプラインは、アドレスの生成、
生成されたアドレスの主メモリへの送出、指定さ
れたベクトル・レジスタと主メモリとの間のデー
タ転送を行い。
理装置の制御方式は、 それぞれが複数個のエレメントより成る複数個
のベクトル・レジスタと、 主メモリと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つＡ側のアクセス・パイプ
ラインと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つＢ側のアクセス・パイプ
ラインと、 命令制御部と を具備し、 各アクセス・パイプラインが、アドレスを生成
し当該アドレスを主メモリに送るための１個のア
ドレス生成ラインと、主メモリとベクトル・レジ
スタとの間のデータ転送を行うための１個のデー
タ転送ラインと、１個のベクトル・レジスタ・リ
ード制御回路と１個のベクトル・レジスタ・ライ
ト制御回路を持つアクセス・パイプライン制御部
とを有する ベクトル・データ処理装置において、 命令制御部は、通常のベクトル・ロード／スト
ア命令を実行する場合には、１つのアクセス・パ
イプラインに対して通常のベクトル・ロード／ス
トア命令を発信し、間接アドレス・ロード命令又
は間接アドレス・ストア命令等の間接アドレス命
令を実行する場合には、Ａ側、Ｂ側の２つのアク
セス・パイプラインに対して間接アドレス命令を
発信し、 通常ベクトル・ロード／ストア命令が発信され
たアクセス・パイプラインは、アドレスの生成、
生成されたアドレスの主メモリへの送出、指定さ
れたベクトル・レジスタと主メモリとの間のデー
タ転送を行い。
間接アドレス命令が発信されたＡ側、Ｂ側の２
つのアクセス・パイプラインの内のＢ側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタからデータを読出してアドレス生成ラインに
入力する処理を行い、 間接アドレス命令が発信されたＡ側、Ｂ側の２
つのアクセス・パイプラインの内のＡ側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタと主メモリとの間のデータ転送をデータ転送
ラインを介して行う ことを特徴とするものである。
つのアクセス・パイプラインの内のＢ側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタからデータを読出してアドレス生成ラインに
入力する処理を行い、 間接アドレス命令が発信されたＡ側、Ｂ側の２
つのアクセス・パイプラインの内のＡ側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタと主メモリとの間のデータ転送をデータ転送
ラインを介して行う ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は間接アドレス・ロードおよび間接アド
レス・ストアの概要を示す図、第２図はアクセ
ス・パイプラインの１例を示す図、第３図はアク
セス・パイプラインの制御部の１例を示す図であ
る。
レス・ストアの概要を示す図、第２図はアクセ
ス・パイプラインの１例を示す図、第３図はアク
セス・パイプラインの制御部の１例を示す図であ
る。
第１図イは間接アドレス・ロードの概要を説明
する図である。第１図イにおいて、VR１とVR
２はベクトル・レジスタ、MSは主記憶装置（主
メモリ）、I1，I2……は間接アドレス用ベクトル
のエレメント、d1，d2……はデータ・ベクトルの
エレメントをそれぞれ示している。ベクトル・レ
ジスタVR１には間接アドレス用ベクトルが格納
されている。間接アドレス・ロード命令を実行す
る場合、ベクトル・レジスタVR１からエレメン
トI1，I2……が順番に読出される。読出されたエ
レメントIi（ｉ＝１，２，……）とベース・アド
レスとが加算され、加算結果がアドレス変換さ
れ、主メモリMSがリードされ、読出されたデー
タdiがベクトル・レジスタVR２の第ｉ番目の記
憶場所に書込まれる。
する図である。第１図イにおいて、VR１とVR
２はベクトル・レジスタ、MSは主記憶装置（主
メモリ）、I1，I2……は間接アドレス用ベクトル
のエレメント、d1，d2……はデータ・ベクトルの
エレメントをそれぞれ示している。ベクトル・レ
ジスタVR１には間接アドレス用ベクトルが格納
されている。間接アドレス・ロード命令を実行す
る場合、ベクトル・レジスタVR１からエレメン
トI1，I2……が順番に読出される。読出されたエ
レメントIi（ｉ＝１，２，……）とベース・アド
レスとが加算され、加算結果がアドレス変換さ
れ、主メモリMSがリードされ、読出されたデー
タdiがベクトル・レジスタVR２の第ｉ番目の記
憶場所に書込まれる。
第１図ロは間接アドレス・ストアの概要を説明
する図である。なお、第１図イと同一符号は同一
物を示している。間接アドレス・ストア命令を実
行する場合、ベクトル・レジスタVR１からエレ
メントI1，I2……が順番に読出され、また、ベク
トル・レジスタVR２からエレメントd1，d2……
が順番に読出される。読出されたエレメントIiと
ベース・アドレスとが加算され、加算結果がアド
レス変換され、変換後得られる実アドレスで指定
される主記憶装置MSの記憶場所にエレメントdi
が書込まれる。
する図である。なお、第１図イと同一符号は同一
物を示している。間接アドレス・ストア命令を実
行する場合、ベクトル・レジスタVR１からエレ
メントI1，I2……が順番に読出され、また、ベク
トル・レジスタVR２からエレメントd1，d2……
が順番に読出される。読出されたエレメントIiと
ベース・アドレスとが加算され、加算結果がアド
レス変換され、変換後得られる実アドレスで指定
される主記憶装置MSの記憶場所にエレメントdi
が書込まれる。
第２図はアクセス・パイプラインの１例を示す
図である。第２図において、１Ａと１Ｂはアドレ
ス加算器、２Ａと２Ｂはアドレス変換回路、３Ａ
と３Ｂはアドレス・バツフア、４はプライオリテ
イ回路、５はアドレス・パイプライン、６はベク
トル・レジスタ、７Ａと７Ｂはデータ・バツフ
ア、８Ａと８Ｂはアライン回路、９Ａと９Ｂは
ECC・マージ回路、１０Ａと１０Ｂはレジスタ、
１１Ａと１１Ｂもレジスタ、１２Ａと１２Ｂもレ
ジスタ、１３Ａ，１３Ｂもレジスタ、１４Ａと１
４Ｂもレジスタ、１５もレジスタ、１６Ａと１６
Ｂは読出し／書込みポート、１７Ａと１７Ｂもレ
ジスタ、１８もレジスタ、１９Ａと１９Ｂはセレ
クタ、２０Ａと２０Ｂもセレクタをそれぞれ示
す。
図である。第２図において、１Ａと１Ｂはアドレ
ス加算器、２Ａと２Ｂはアドレス変換回路、３Ａ
と３Ｂはアドレス・バツフア、４はプライオリテ
イ回路、５はアドレス・パイプライン、６はベク
トル・レジスタ、７Ａと７Ｂはデータ・バツフ
ア、８Ａと８Ｂはアライン回路、９Ａと９Ｂは
ECC・マージ回路、１０Ａと１０Ｂはレジスタ、
１１Ａと１１Ｂもレジスタ、１２Ａと１２Ｂもレ
ジスタ、１３Ａ，１３Ｂもレジスタ、１４Ａと１
４Ｂもレジスタ、１５もレジスタ、１６Ａと１６
Ｂは読出し／書込みポート、１７Ａと１７Ｂもレ
ジスタ、１８もレジスタ、１９Ａと１９Ｂはセレ
クタ、２０Ａと２０Ｂもセレクタをそれぞれ示
す。
アドレス加算器１Ａはレジスタ１０Ａ，１１Ａ
の値に基づいてアドレスを生成するものである。
アドレス加算器１Ａの加算結果はレジスタ１２Ａ
を介してアドレス変換回路２Ａに入力され、実ア
ドレスに変換され、アドレス変換回路２Ａから出
力される実アドレスはレジスタ１３Ａを介してア
ドレス・バツフア３Ａに入力され、アドレス・バ
ツフア３Ａから出力される実アドレスはレジスタ
１４Ａを介してプライオリテイ回路４に入力され
る。セレクタ１９Ａは命令制御部からの論理アド
レス又はアドレス加算器の出力のうちの何れか一
方を制御信号に応じて選択出力するものであり、
セレクタ２０Ａは命令制御部からのデイスタンス
又は読出し／書込みポート１６Ｂから送られて来
るベクトル・エレメントのうちの何れか一方を制
御信号に応じて選択出力するものである。符号１
Ａ，２Ａ，３Ａ，１０Ａ，１１Ａ，１２Ａ，１３
Ａ，１４Ａ，１９Ａおよび２０Ａより成る部分は
Ａ側のアドレス生成ラインを構成しており、符号
１Ｂ，２Ｂ，３Ｂ，１０Ｂ，１１Ｂ，１２Ｂ，１
３Ｂ，１４Ｂ，１９Ｂ及び２０Ｂより成る部分は
Ｂ側のアドレス生成ラインを構成している。Ｂ側
のアドレス生成ラインはＡ側のアドレス生成ライ
ンと同一の構成を有している。プライオリテイ回
路４は優先順位に応じてレジスタ１４Ａ又は１４
Ｂの実アドレスを選択する。プライオリテイ回路
４によつて選択された実アドレスは、主メモリに
送られると共に、アドレス・パイプライン５に入
力される。ベクトル・レジスタ６は２個の読出
し／書込みポート１６Ａ，１６Ｂを有している。
読出し／書込みポート１６Ａはレジスタ１７Ａを
介してデータ・バツフア７Ａに接続され、デー
タ・バツフア７Ａはアライン回路８Ａに接続さ
れ、アライン回路８ＡはECC・マージ回路９Ａ
に接続されている。読出し／書込みポート１６Ｂ
はレジスタ１７Ｂを介してデータ・バツフア７Ｂ
に接続され、データ・バツフア７Ｂはアライン回
路８へ接続され、アライン回路８ＢはECC・マ
ージ回路９Ｂに接続されている。また、読出し／
書込みポート１６Ｂの読出側は、セレクタ２０
Ａ，２０Ｂも接続されている。読出し／書込みポ
ート１６Ａの読出し側にはベクトル・レジスタの
２個の連続せるエレメントが一度に読出され、読
出し／書込みポート１６Ａの書込み側から２個の
連続せるエレメントを一度にベクトル・レジスタ
に書込むことが出来る。読出し／書込みポート１
６Ｂについても同様である。なお、１エレメント
は８バイト構成である。ECCマージ回路９Ａは
レジスタ１８の上半部および下半部に接続され、
ECC・マージ回路９Ｂも同様にレジスタ１８の
上半部および下半部に接続されている。レジスタ
１８は主メモリと接続されている。主メモリは16
バイト単位のブロツク・アクセスを行い得るもの
である。符号７Ａ，８Ａ，９Ａ，１６Ａおよび１
７Ａの部分はＡ側のデータ転送ラインを構成して
おり、符号７Ｂ，８Ｂ，９Ｂ，１６Ｂおよび１７
Ｂの部分はＢ側のデータ転送ラインを構成してい
る。上述したＡ側のアドレス生成ラインおよびＡ
側のデータ転送ラインはアクセス・パイプライン
Ａを構成しており、上述したＢ側のアドレス生成
ラインおよびＢ側のデータ転送ラインはアクセ
ス・パイプラインＢを構成している。
の値に基づいてアドレスを生成するものである。
アドレス加算器１Ａの加算結果はレジスタ１２Ａ
を介してアドレス変換回路２Ａに入力され、実ア
ドレスに変換され、アドレス変換回路２Ａから出
力される実アドレスはレジスタ１３Ａを介してア
ドレス・バツフア３Ａに入力され、アドレス・バ
ツフア３Ａから出力される実アドレスはレジスタ
１４Ａを介してプライオリテイ回路４に入力され
る。セレクタ１９Ａは命令制御部からの論理アド
レス又はアドレス加算器の出力のうちの何れか一
方を制御信号に応じて選択出力するものであり、
セレクタ２０Ａは命令制御部からのデイスタンス
又は読出し／書込みポート１６Ｂから送られて来
るベクトル・エレメントのうちの何れか一方を制
御信号に応じて選択出力するものである。符号１
Ａ，２Ａ，３Ａ，１０Ａ，１１Ａ，１２Ａ，１３
Ａ，１４Ａ，１９Ａおよび２０Ａより成る部分は
Ａ側のアドレス生成ラインを構成しており、符号
１Ｂ，２Ｂ，３Ｂ，１０Ｂ，１１Ｂ，１２Ｂ，１
３Ｂ，１４Ｂ，１９Ｂ及び２０Ｂより成る部分は
Ｂ側のアドレス生成ラインを構成している。Ｂ側
のアドレス生成ラインはＡ側のアドレス生成ライ
ンと同一の構成を有している。プライオリテイ回
路４は優先順位に応じてレジスタ１４Ａ又は１４
Ｂの実アドレスを選択する。プライオリテイ回路
４によつて選択された実アドレスは、主メモリに
送られると共に、アドレス・パイプライン５に入
力される。ベクトル・レジスタ６は２個の読出
し／書込みポート１６Ａ，１６Ｂを有している。
読出し／書込みポート１６Ａはレジスタ１７Ａを
介してデータ・バツフア７Ａに接続され、デー
タ・バツフア７Ａはアライン回路８Ａに接続さ
れ、アライン回路８ＡはECC・マージ回路９Ａ
に接続されている。読出し／書込みポート１６Ｂ
はレジスタ１７Ｂを介してデータ・バツフア７Ｂ
に接続され、データ・バツフア７Ｂはアライン回
路８へ接続され、アライン回路８ＢはECC・マ
ージ回路９Ｂに接続されている。また、読出し／
書込みポート１６Ｂの読出側は、セレクタ２０
Ａ，２０Ｂも接続されている。読出し／書込みポ
ート１６Ａの読出し側にはベクトル・レジスタの
２個の連続せるエレメントが一度に読出され、読
出し／書込みポート１６Ａの書込み側から２個の
連続せるエレメントを一度にベクトル・レジスタ
に書込むことが出来る。読出し／書込みポート１
６Ｂについても同様である。なお、１エレメント
は８バイト構成である。ECCマージ回路９Ａは
レジスタ１８の上半部および下半部に接続され、
ECC・マージ回路９Ｂも同様にレジスタ１８の
上半部および下半部に接続されている。レジスタ
１８は主メモリと接続されている。主メモリは16
バイト単位のブロツク・アクセスを行い得るもの
である。符号７Ａ，８Ａ，９Ａ，１６Ａおよび１
７Ａの部分はＡ側のデータ転送ラインを構成して
おり、符号７Ｂ，８Ｂ，９Ｂ，１６Ｂおよび１７
Ｂの部分はＢ側のデータ転送ラインを構成してい
る。上述したＡ側のアドレス生成ラインおよびＡ
側のデータ転送ラインはアクセス・パイプライン
Ａを構成しており、上述したＢ側のアドレス生成
ラインおよびＢ側のデータ転送ラインはアクセ
ス・パイプラインＢを構成している。
第３図はアクセス・パイプラインの制御部を示
すものである。第３図において、２１Ａと２１Ｂ
はベクトル・レジスタ・リード制御回路、２２Ａ
と２２Ｂはアライン制御回路、２３Ａと２３Ｂは
ベクトル・レジスタ・ライト制御回路、２４Ａと
２４Ｂは命令デコーダ、２５Ａと２５ＢはVRア
ドレス・レジスタ、２６Ａと２６Ｂは間接アドレ
ス用VRアドレス・レジスタ、２７Ａと２７Ｂは
ベクトル長レジスタ、２８Ａと２８Ｂはレジス
タ、２９Ａと２９Ｂもレジスタ、３０Ａと３０Ｂ
もレジスタ、３１Ａと３１Ｂもレジスタ、３２Ａ
と３２Ｂもレジスタをそれぞれ示している。な
お、VRはベクトル・レジスタの略である。
すものである。第３図において、２１Ａと２１Ｂ
はベクトル・レジスタ・リード制御回路、２２Ａ
と２２Ｂはアライン制御回路、２３Ａと２３Ｂは
ベクトル・レジスタ・ライト制御回路、２４Ａと
２４Ｂは命令デコーダ、２５Ａと２５ＢはVRア
ドレス・レジスタ、２６Ａと２６Ｂは間接アドレ
ス用VRアドレス・レジスタ、２７Ａと２７Ｂは
ベクトル長レジスタ、２８Ａと２８Ｂはレジス
タ、２９Ａと２９Ｂもレジスタ、３０Ａと３０Ｂ
もレジスタ、３１Ａと３１Ｂもレジスタ、３２Ａ
と３２Ｂもレジスタをそれぞれ示している。な
お、VRはベクトル・レジスタの略である。
ベクトル・レジスタ・リード制御回路２１Ａに
は、命令デコード情報、VRアドレス、間接アド
レス用VRアドレス及びベクトル長が入力され
る。ベクトル・レジスタ・リード制御回路２１Ａ
は、これらの入力情報に基づき命令によつて指定
されたベクトル・レジスタＡから指定された個数
のエレメントを読出すための制御を行うものであ
る。アライン制御回路２２Ａには、命令デコード
情報、ベクトル長および主記憶制御部からの制御
情報が入力される。アライン制御回路２２Ａは、
これらの入力情報に基づき、アライン回路８Ａを
制御するものである。ベクトル・レジスタ・ライ
ト制御回路２３Ａには、命令デコード情報および
VRアドレスが入力される。ベクトル・レジス
タ・ライト制御回路２３Ａは、これらの入力情報
に基づいて、指定されたベクトル・レジスタＡに
エレメントを書込む。ベクトル・レジスタ・リー
ド制御回路２１Ｂは、ベクトル・レジスタ・リー
ド制御回路２１Ａと同様な機能を有しているもの
であるが、命令デコード情報が間接アドレス・ロ
ード命令又は間接アドレス・ストア命令を示して
いるときには、間接アドレス用ベクトルのリード
を行う。アライン制御回路２２Ｂはアライン制御
回路２２Ａと同様の機能を有しているものであ
り、ベクトル・レジスタ・ライト制御回路２３Ｂ
と同様の機能を有しているものである。なお、符
号２１Ａないし３３Ａはアクセス・パイプライン
Ａの制御部（Ａパイプ制御部）を構成しており、
符号２１Ｂなし３３Ｂはアクセス・パイプライン
Ｂの制御部（Ｂパイプ制御部）を構成している。
は、命令デコード情報、VRアドレス、間接アド
レス用VRアドレス及びベクトル長が入力され
る。ベクトル・レジスタ・リード制御回路２１Ａ
は、これらの入力情報に基づき命令によつて指定
されたベクトル・レジスタＡから指定された個数
のエレメントを読出すための制御を行うものであ
る。アライン制御回路２２Ａには、命令デコード
情報、ベクトル長および主記憶制御部からの制御
情報が入力される。アライン制御回路２２Ａは、
これらの入力情報に基づき、アライン回路８Ａを
制御するものである。ベクトル・レジスタ・ライ
ト制御回路２３Ａには、命令デコード情報および
VRアドレスが入力される。ベクトル・レジス
タ・ライト制御回路２３Ａは、これらの入力情報
に基づいて、指定されたベクトル・レジスタＡに
エレメントを書込む。ベクトル・レジスタ・リー
ド制御回路２１Ｂは、ベクトル・レジスタ・リー
ド制御回路２１Ａと同様な機能を有しているもの
であるが、命令デコード情報が間接アドレス・ロ
ード命令又は間接アドレス・ストア命令を示して
いるときには、間接アドレス用ベクトルのリード
を行う。アライン制御回路２２Ｂはアライン制御
回路２２Ａと同様の機能を有しているものであ
り、ベクトル・レジスタ・ライト制御回路２３Ｂ
と同様の機能を有しているものである。なお、符
号２１Ａないし３３Ａはアクセス・パイプライン
Ａの制御部（Ａパイプ制御部）を構成しており、
符号２１Ｂなし３３Ｂはアクセス・パイプライン
Ｂの制御部（Ｂパイプ制御部）を構成している。
一般のロード命令又はストア命令は、Ａパイプ
制御部およびＢパイプ制御部に対してそれぞれ独
立に命令制御部から発信されているが、間接アド
レス・ロード命令又は間接アドレス・ストア命令
の場合には命令制御部はＡパイプ制御部の最初の
ステージ及びＢパイプ制御部の最初のステージが
共に空いていれば、間接アドレス・ロード命令又
は間接アドレス・ストア命令を発信する。このと
きは、Ａパイプ制御部およびＢパイプ制御部は、
同一の命令コード、VRアドレス及びベクトル長
を受取るが、間接アドレス生成のためのベクト
ル・レジスタのリードは、Ｂパイプ制御部のベク
トル・レジスタ・リード制御回路２１Ｂで行われ
る。ベクトル・レジスタ・リード制御回路２１Ｂ
の制御によつて、間接アドレス用ベクトル・レジ
スタから１度に２エレメントずつ読出されるが、
そのうちの１個はアドレス加算器１Ａに入力さ
れ、他の１個はアドレス加算器１Ｂに入力され
る。間接アドレス・ロード命令又は間接アドレ
ス・ストア命令を実行する場合、アドレス加算器
１Ａは、間接アドレス用ベクトルのエレメントと
論理アドレスとの加算を行う。アドレス加算器１
Ｂも同様である。
制御部およびＢパイプ制御部に対してそれぞれ独
立に命令制御部から発信されているが、間接アド
レス・ロード命令又は間接アドレス・ストア命令
の場合には命令制御部はＡパイプ制御部の最初の
ステージ及びＢパイプ制御部の最初のステージが
共に空いていれば、間接アドレス・ロード命令又
は間接アドレス・ストア命令を発信する。このと
きは、Ａパイプ制御部およびＢパイプ制御部は、
同一の命令コード、VRアドレス及びベクトル長
を受取るが、間接アドレス生成のためのベクト
ル・レジスタのリードは、Ｂパイプ制御部のベク
トル・レジスタ・リード制御回路２１Ｂで行われ
る。ベクトル・レジスタ・リード制御回路２１Ｂ
の制御によつて、間接アドレス用ベクトル・レジ
スタから１度に２エレメントずつ読出されるが、
そのうちの１個はアドレス加算器１Ａに入力さ
れ、他の１個はアドレス加算器１Ｂに入力され
る。間接アドレス・ロード命令又は間接アドレ
ス・ストア命令を実行する場合、アドレス加算器
１Ａは、間接アドレス用ベクトルのエレメントと
論理アドレスとの加算を行う。アドレス加算器１
Ｂも同様である。
間接アドレス・ストア命令の場合、ストアすべ
きベクトル・データのリードは、Ａパイプ制御部
のベクトル・レジスタ・リード制御回路２１Ａに
よつて行われる。ベクトル・レジスタ・リード制
御回路２１Ａの制御によつて、ベクトル・レジス
タから１度に２エレメントずつ読出されるが、こ
れら２個のエレメントは読出し／書込みポート１
６Ａの読出し側およびレジスタ１７Ａを介してデ
ータ・バツフア７Ａに入力される。そして、デー
タ・バツフア７Ａの中のデータは、アライン制御
回路２２Ａの制御の下で動作するアライン回路８
Ａを介してECC・マージ回路９Ａに送られ
ECC・マージ回路９Ａから出力されるデータは
レジスタ１８を介して主メモリに送られる。この
処理は、一般のストアの処理と同じになる。間接
アドレス・ロード命令を実行する場合には、アド
レス生成のためのベクトル・レジスタのリードは
上述したようにベクトル・レジスタ・リード制御
回路２１Ｂの制御によつて行い、ベクトル・レジ
スタへの書込みはＡパイプ制御部のベクトル・レ
ジスタ・ライト制御回路２３ＡおよびＡ側のデー
タ転送ラインを使用する。なお、間接アドレス・
ロード命令又は間接アドレス・ストア命令を実行
する場合、Ｂパイプ制御部の側にいてはベクト
ル・レジスタ・リード制御回路のみが使用され、
次のステージにはシフトしない。
きベクトル・データのリードは、Ａパイプ制御部
のベクトル・レジスタ・リード制御回路２１Ａに
よつて行われる。ベクトル・レジスタ・リード制
御回路２１Ａの制御によつて、ベクトル・レジス
タから１度に２エレメントずつ読出されるが、こ
れら２個のエレメントは読出し／書込みポート１
６Ａの読出し側およびレジスタ１７Ａを介してデ
ータ・バツフア７Ａに入力される。そして、デー
タ・バツフア７Ａの中のデータは、アライン制御
回路２２Ａの制御の下で動作するアライン回路８
Ａを介してECC・マージ回路９Ａに送られ
ECC・マージ回路９Ａから出力されるデータは
レジスタ１８を介して主メモリに送られる。この
処理は、一般のストアの処理と同じになる。間接
アドレス・ロード命令を実行する場合には、アド
レス生成のためのベクトル・レジスタのリードは
上述したようにベクトル・レジスタ・リード制御
回路２１Ｂの制御によつて行い、ベクトル・レジ
スタへの書込みはＡパイプ制御部のベクトル・レ
ジスタ・ライト制御回路２３ＡおよびＡ側のデー
タ転送ラインを使用する。なお、間接アドレス・
ロード命令又は間接アドレス・ストア命令を実行
する場合、Ｂパイプ制御部の側にいてはベクト
ル・レジスタ・リード制御回路のみが使用され、
次のステージにはシフトしない。
以上の説明から明らかなように、本発明によれ
ば、間接アドレス命令をハードウエアを増加させ
ることなく実行することが出来る。
ば、間接アドレス命令をハードウエアを増加させ
ることなく実行することが出来る。
第１図は間接アドレス・ロードおよび間接アド
レス・ストアの概要を示す図、第２図はアクセ
ス・パイプラインの１例を示す図、第３図はアク
セス・パイプラインの制御部の１例を示す図であ
る。 １Ａと１Ｂ……アドレス加算器、２Ａと２Ｂ…
…アドレス変換回路、３Ａと３Ｂ……アドレス・
バツフア、４……プライオリテイ回路、５……ア
ドレス・パイプライン、６……ベクトル・レジス
タ、７Ａと７Ｂ……データ・バツフア、８Ａと８
Ｂ……アライン回路、９Ａと９Ｂ……ECC・マ
ージ回路、１０Ａと１０Ｂ……レジスタ、１１Ａ
と１１Ｂ……レジスタ、１２Ａと１２Ｂ……レジ
スタ、１３Ａと１３Ｂ……レジスタ、１４Ａと１
４Ｂ……レジスタ、１５……レジスタ、１６Ａと
１６Ｂ……読出し／書込みポート、１７Ａと１７
Ｂ……レジスタ、１８……レジスタ、１９Ａと１
９Ｂ……セレクタ、２０Ａと２０Ｂ……セレク
タ、２１Ａと２１Ｂ……ベクトル・レジスタ・リ
ード制御回路、２２Ａと２２Ｂ……アライン制御
回路、２３Ａと２３Ｂ……ベクトル・レジスタ・
ライト制御回路、２４Ａと２４Ｂ……命令デコー
ダ、２５Ａと２５Ｂ……VRアドレス・レジス
タ、２６Ａと２６Ｂ……間接アドレス用VRアド
レス・レジスタ、２７Ａと２７Ｂ……ベクトル長
レジスタ、２８Ａと２８Ｂ……レジスタ、２９Ａ
と２９Ｂ……レジスタ、３０Ａと３０Ｂ……レジ
スタ、３１Ａと３１Ｂ……レジスタ、３２Ａと３
２Ｂ……レジスタ、３３Ａと３３Ｂ……レジス
タ。
レス・ストアの概要を示す図、第２図はアクセ
ス・パイプラインの１例を示す図、第３図はアク
セス・パイプラインの制御部の１例を示す図であ
る。 １Ａと１Ｂ……アドレス加算器、２Ａと２Ｂ…
…アドレス変換回路、３Ａと３Ｂ……アドレス・
バツフア、４……プライオリテイ回路、５……ア
ドレス・パイプライン、６……ベクトル・レジス
タ、７Ａと７Ｂ……データ・バツフア、８Ａと８
Ｂ……アライン回路、９Ａと９Ｂ……ECC・マ
ージ回路、１０Ａと１０Ｂ……レジスタ、１１Ａ
と１１Ｂ……レジスタ、１２Ａと１２Ｂ……レジ
スタ、１３Ａと１３Ｂ……レジスタ、１４Ａと１
４Ｂ……レジスタ、１５……レジスタ、１６Ａと
１６Ｂ……読出し／書込みポート、１７Ａと１７
Ｂ……レジスタ、１８……レジスタ、１９Ａと１
９Ｂ……セレクタ、２０Ａと２０Ｂ……セレク
タ、２１Ａと２１Ｂ……ベクトル・レジスタ・リ
ード制御回路、２２Ａと２２Ｂ……アライン制御
回路、２３Ａと２３Ｂ……ベクトル・レジスタ・
ライト制御回路、２４Ａと２４Ｂ……命令デコー
ダ、２５Ａと２５Ｂ……VRアドレス・レジス
タ、２６Ａと２６Ｂ……間接アドレス用VRアド
レス・レジスタ、２７Ａと２７Ｂ……ベクトル長
レジスタ、２８Ａと２８Ｂ……レジスタ、２９Ａ
と２９Ｂ……レジスタ、３０Ａと３０Ｂ……レジ
スタ、３１Ａと３１Ｂ……レジスタ、３２Ａと３
２Ｂ……レジスタ、３３Ａと３３Ｂ……レジス
タ。
Claims (1)
- 【特許請求の範囲】 １ それぞれが複数個のエレメントより成る複数
個のベクトル・レジスタと、 主メモリと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つＡ側のアクセス・パイプ
ラインと、 ベクトル・レジスタと主メモリとの間でデータ
転送を行うと共にベクトル・レジスタの読出しと
書込みを行う機能を持つＢ側のアクセス・パイプ
ラインと、 命令制御部と を具備し、 各アクセス・パイプラインが、アドレスを生成
し当該アドレスを主メモリに送るための１個のア
ドレス生成ラインと、主メモリとベクトル・レジ
スタとの間のデータ転送を行うための１個のデー
タ転送ラインと、１個のベクトル・レジスタ・リ
ード制御回路と１個のベクトル・レジスタ・ライ
ト制御回路を持つアクセス・パイプライン制御部
とを有する ベクトル・データ処理装置において、 命令制御部は、通常のベクトル・ロード／スト
ア命令を実行する場合には、１つのアクセス・パ
イプラインに対して通常のベクトル・ロード／ス
トア命令を発信し、間接アドレス・ロード命令又
は間接アドレス・ストア命令等の間接アドレス命
令を実行する場合には、Ａ側、Ｂ側の２つのアク
セス・パイプラインに対して間接アドレス命令を
発信し、 通常のベクトル・ロード／ストア命令が発信さ
れたアクセス・パイプラインは、アドレスの生
成、生成されたアドレスの主メモリへの送出、指
定されたベクトル・レジスタと主メモリとの間の
データ転送を行い、 間接アドレス命令が発信されたＡ側、Ｂ側の２
つのアクセス・パイプラインの内のＢ側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタからデータを読出してアドレス生成ラインに
入力する処理を行い、 間接アドレス命令が発信されたＡ側、Ｂ側の２
つのアクセス・パイプラインの内のＡ側のアクセ
ス・パイプラインは、指定されたベクトル・レジ
スタと主メモリとの間のデータ転送をデータ転送
ラインを介して行う ことを特徴とするベクトル・データ処理装置の制
御方式。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177748A JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
| CA000463791A CA1216369A (en) | 1983-09-26 | 1984-09-21 | Vector data processing system for indirect address instructions |
| AU33449/84A AU545944B2 (en) | 1983-09-26 | 1984-09-24 | Vector data processing system for indirect address instructions |
| ES536210A ES8601514A1 (es) | 1983-09-26 | 1984-09-25 | Una instalacion electronica de tratamiento de datos vectoriales de alta velocidad |
| EP84306545A EP0138451B1 (en) | 1983-09-26 | 1984-09-26 | Vector data processing system for indirect address instructions |
| US06/654,591 US4665479A (en) | 1983-09-26 | 1984-09-26 | Vector data processing system for indirect address instructions |
| DE8484306545T DE3484292D1 (de) | 1983-09-26 | 1984-09-26 | Vektordaten-verarbeitungssystem fuer indirekte adressbefehle. |
| BR8404846A BR8404846A (pt) | 1983-09-26 | 1984-09-26 | Sistema vetorial de processamento de cados |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177748A JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069746A JPS6069746A (ja) | 1985-04-20 |
| JPH0238975B2 true JPH0238975B2 (ja) | 1990-09-03 |
Family
ID=16036435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177748A Granted JPS6069746A (ja) | 1983-09-26 | 1983-09-26 | ベクトル・デ−タ処理装置の制御方式 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4665479A (ja) |
| EP (1) | EP0138451B1 (ja) |
| JP (1) | JPS6069746A (ja) |
| AU (1) | AU545944B2 (ja) |
| BR (1) | BR8404846A (ja) |
| CA (1) | CA1216369A (ja) |
| DE (1) | DE3484292D1 (ja) |
| ES (1) | ES8601514A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0495777U (ja) * | 1991-01-14 | 1992-08-19 | ||
| JPH0645576U (ja) * | 1991-01-14 | 1994-06-21 | 株式会社サンメック | コースター |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123275A (ja) * | 1984-07-11 | 1986-01-31 | Nec Corp | ベクトル処理装置 |
| EP0211613A3 (en) * | 1985-07-31 | 1989-05-10 | Sperry Corporation | Scientific processor vector file organization |
| JPS62115571A (ja) | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
| JPS62120574A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | ベクトル処理装置 |
| JPS62180470A (ja) * | 1986-02-04 | 1987-08-07 | Hitachi Ltd | ベクトル処理装置 |
| JPH0731669B2 (ja) * | 1986-04-04 | 1995-04-10 | 株式会社日立製作所 | ベクトル・プロセツサ |
| US4974198A (en) * | 1986-07-16 | 1990-11-27 | Nec Corporation | Vector processing system utilizing firm ware control to prevent delays during processing operations |
| JPH0648486B2 (ja) * | 1986-10-08 | 1994-06-22 | 日本電気株式会社 | ベクトルデ−タ処理装置 |
| US4852040A (en) * | 1987-03-04 | 1989-07-25 | Nec Corporation | Vector calculation circuit capable of rapidly carrying out vector calculation of three input vectors |
| JPS63225837A (ja) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | 距離付きベクトルアクセス方式 |
| JPS63251835A (ja) * | 1987-04-08 | 1988-10-19 | Hitachi Ltd | ベクトル処理装置 |
| US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
| US5168573A (en) * | 1987-08-31 | 1992-12-01 | Digital Equipment Corporation | Memory device for storing vector registers |
| US5008812A (en) * | 1988-03-18 | 1991-04-16 | Digital Equipment Corporation | Context switching method and apparatus for use in a vector processing system |
| US4949250A (en) * | 1988-03-18 | 1990-08-14 | Digital Equipment Corporation | Method and apparatus for executing instructions for a vector processing system |
| US5113521A (en) * | 1988-03-18 | 1992-05-12 | Digital Equipment Corporation | Method and apparatus for handling faults of vector instructions causing memory management exceptions |
| US5043867A (en) * | 1988-03-18 | 1991-08-27 | Digital Equipment Corporation | Exception reporting mechanism for a vector processor |
| EP0340453B1 (en) * | 1988-04-01 | 1997-06-11 | Nec Corporation | Instruction handling sequence control system |
| US5367654A (en) * | 1988-04-13 | 1994-11-22 | Hitachi Ltd. | Method and apparatus for controlling storage in computer system utilizing forecasted access requests and priority decision circuitry |
| EP0346031B1 (en) * | 1988-06-07 | 1997-12-29 | Fujitsu Limited | Vector data processing apparatus |
| JPH077388B2 (ja) * | 1988-09-13 | 1995-01-30 | 富士通株式会社 | ベクトル演算処理装置 |
| GB2228116B (en) * | 1989-02-10 | 1993-05-26 | Intel Corp | Pipelined floating-point load instruction for microprocessor |
| US5053987A (en) * | 1989-11-02 | 1991-10-01 | Zoran Corporation | Arithmetic unit in a vector signal processor using pipelined computational blocks |
| US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
| JP2665111B2 (ja) * | 1992-06-18 | 1997-10-22 | 日本電気株式会社 | ベクトル処理装置 |
| US6775752B1 (en) * | 2000-02-21 | 2004-08-10 | Hewlett-Packard Development Company, L.P. | System and method for efficiently updating a fully associative array |
| US7577824B2 (en) * | 2003-09-08 | 2009-08-18 | Altera Corporation | Methods and apparatus for storing expanded width instructions in a VLIW memory for deferred execution |
| US20070126225A1 (en) * | 2005-12-05 | 2007-06-07 | Busam Edward P | Repositionable insert |
| US7600104B2 (en) * | 2006-08-15 | 2009-10-06 | Peter Neumann | Method and system for parallel vector data processing of vector data having a number of data elements including a defined first bit-length |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572069A (en) * | 1980-06-04 | 1982-01-07 | Ricoh Co Ltd | Fixing method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3541516A (en) * | 1965-06-30 | 1970-11-17 | Ibm | Vector arithmetic multiprocessor computing system |
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| US4697235A (en) * | 1983-03-22 | 1987-09-29 | Fujitsu Limited | List vector control apparatus |
-
1983
- 1983-09-26 JP JP58177748A patent/JPS6069746A/ja active Granted
-
1984
- 1984-09-21 CA CA000463791A patent/CA1216369A/en not_active Expired
- 1984-09-24 AU AU33449/84A patent/AU545944B2/en not_active Ceased
- 1984-09-25 ES ES536210A patent/ES8601514A1/es not_active Expired
- 1984-09-26 EP EP84306545A patent/EP0138451B1/en not_active Expired - Lifetime
- 1984-09-26 DE DE8484306545T patent/DE3484292D1/de not_active Expired - Fee Related
- 1984-09-26 US US06/654,591 patent/US4665479A/en not_active Expired - Lifetime
- 1984-09-26 BR BR8404846A patent/BR8404846A/pt not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572069A (en) * | 1980-06-04 | 1982-01-07 | Ricoh Co Ltd | Fixing method |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0495777U (ja) * | 1991-01-14 | 1992-08-19 | ||
| JPH0645576U (ja) * | 1991-01-14 | 1994-06-21 | 株式会社サンメック | コースター |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1216369A (en) | 1987-01-06 |
| JPS6069746A (ja) | 1985-04-20 |
| DE3484292D1 (de) | 1991-04-25 |
| ES536210A0 (es) | 1985-10-16 |
| EP0138451B1 (en) | 1991-03-20 |
| US4665479A (en) | 1987-05-12 |
| EP0138451A2 (en) | 1985-04-24 |
| EP0138451A3 (en) | 1988-08-10 |
| AU545944B2 (en) | 1985-08-08 |
| AU3344984A (en) | 1985-04-04 |
| BR8404846A (pt) | 1985-08-13 |
| ES8601514A1 (es) | 1985-10-16 |
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