JPH05206303A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05206303A JPH05206303A JP352992A JP352992A JPH05206303A JP H05206303 A JPH05206303 A JP H05206303A JP 352992 A JP352992 A JP 352992A JP 352992 A JP352992 A JP 352992A JP H05206303 A JPH05206303 A JP H05206303A
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Abstract
(57)【要約】
【目的】コンタクトホール部における配線のステップカ
バレッジ改善。 【構成】コンタクトホール開口後に第５絶縁層１０９を
堆積し、熱処理により第５絶縁層１０９のフローと第４
絶縁層１０８のリフローとを同時に行ない、コンタクト
ホール底面が露出するまでエッチングすることにより、
側壁面が平滑で開口部がなだらかなコンタクトホールを
得る。 【効果】第３導電層１１０のコンタクトホール部のステ
ップカバレッジが改善される。
バレッジ改善。 【構成】コンタクトホール開口後に第５絶縁層１０９を
堆積し、熱処理により第５絶縁層１０９のフローと第４
絶縁層１０８のリフローとを同時に行ない、コンタクト
ホール底面が露出するまでエッチングすることにより、
側壁面が平滑で開口部がなだらかなコンタクトホールを
得る。 【効果】第３導電層１１０のコンタクトホール部のステ
ップカバレッジが改善される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に側壁面が平滑な自己整合型のコンタクトホ
ールの製造方法に関する。
係わり、特に側壁面が平滑な自己整合型のコンタクトホ
ールの製造方法に関する。
【０００２】
【従来の技術】従来の技術を図３を引用して説明する。
トランジスタ等の機能素子を形成したＰ型Ｓｉ基板３０
１上にＬＰＣＶＤ法により厚さ２００ｎｍ（ナノメー
タ）のＳｉＯ2 を堆積し、第１絶縁層３０４とし、続い
てＬＰＣＶＤ法により厚さ４００ｎｍのＢＰＳＧを堆積
し、熱処理よりフローさせ第２絶縁層３０５とする。次
に、所定の位置にコンタクトホールを形成した後、スパ
ッタ法によりＷＳｉｘを２００ｎｍ堆積し、所望の形状
にパターニングして第２導電層３０７とし、ＣＶＤ法に
より２００ｎｍのＳｉＯ2 を堆積して、第３絶縁層３０
６とする。さらにＬＰＣＶＤ法により５００ｎｍのＢＰ
ＳＧを堆積し、熱処理を施してフローさせ第４絶縁層３
０８とする。
トランジスタ等の機能素子を形成したＰ型Ｓｉ基板３０
１上にＬＰＣＶＤ法により厚さ２００ｎｍ（ナノメー
タ）のＳｉＯ2 を堆積し、第１絶縁層３０４とし、続い
てＬＰＣＶＤ法により厚さ４００ｎｍのＢＰＳＧを堆積
し、熱処理よりフローさせ第２絶縁層３０５とする。次
に、所定の位置にコンタクトホールを形成した後、スパ
ッタ法によりＷＳｉｘを２００ｎｍ堆積し、所望の形状
にパターニングして第２導電層３０７とし、ＣＶＤ法に
より２００ｎｍのＳｉＯ2 を堆積して、第３絶縁層３０
６とする。さらにＬＰＣＶＤ法により５００ｎｍのＢＰ
ＳＧを堆積し、熱処理を施してフローさせ第４絶縁層３
０８とする。
【０００３】次に、フォトレジストを所望の形状にパタ
ーニングし、フォトレジストをマスクとして、ふっ酸系
のエッチング液により第４絶縁層３０８の一部を除去
し、続いて異方性ドライエッチングにより、残存する第
４絶縁層３０８および第３絶縁層３０６，第２絶縁層３
０５，第１絶縁層３０４を連続してエッチングし、コン
タクトホールを形成する。
ーニングし、フォトレジストをマスクとして、ふっ酸系
のエッチング液により第４絶縁層３０８の一部を除去
し、続いて異方性ドライエッチングにより、残存する第
４絶縁層３０８および第３絶縁層３０６，第２絶縁層３
０５，第１絶縁層３０４を連続してエッチングし、コン
タクトホールを形成する。
【０００４】さらにＬＰＣＶＤ法により、１００ｎｍの
ＳｉＯ2 を堆積し、異方性ドライエッチングによりコン
タクトホール底面が露出し、かつコンタクトホール側壁
面には、ＳｉＯ2 が残存する状態までエッチングして、
第５絶縁層３０９とする。次にスパッタ法により、アル
ミニウムを１μｍ堆積し、所望の形状にパターニングし
て、第３導電層３１０として、図３の構造を得ている。
ＳｉＯ2 を堆積し、異方性ドライエッチングによりコン
タクトホール底面が露出し、かつコンタクトホール側壁
面には、ＳｉＯ2 が残存する状態までエッチングして、
第５絶縁層３０９とする。次にスパッタ法により、アル
ミニウムを１μｍ堆積し、所望の形状にパターニングし
て、第３導電層３１０として、図３の構造を得ている。
【０００５】
【発明が解決しようとする課題】以上、説明したように
従来の技術では、複数の絶縁層を積層した配線間絶縁層
を貫通してコンタクトホールを開口し、ＬＰＣＶＤ法に
よりＳｉＯ2 を堆積し、異方性ドライエッチングにより
コンタクトホール側壁面にＳｉＯ2 を残存させているの
で、コンタクトホール側壁面の凹凸が残った状態で、次
のスパッタ法によるアルミニウムの堆積を行なわなけれ
ばならず、凸部でアルミニウムの断線が生じるという問
題点があった。
従来の技術では、複数の絶縁層を積層した配線間絶縁層
を貫通してコンタクトホールを開口し、ＬＰＣＶＤ法に
よりＳｉＯ2 を堆積し、異方性ドライエッチングにより
コンタクトホール側壁面にＳｉＯ2 を残存させているの
で、コンタクトホール側壁面の凹凸が残った状態で、次
のスパッタ法によるアルミニウムの堆積を行なわなけれ
ばならず、凸部でアルミニウムの断線が生じるという問
題点があった。
【０００６】複数の絶縁層を積層した配線間絶縁層を貫
通したコンタクトホール側壁面の凹凸の発生を安定に防
止することは非常に困難である。コンタクトホール開口
後に、ウェット系の表面処理を行なった際に、積層され
た各絶縁層のエッチングレートの差により、凹凸が生じ
るが、エッチングレート差は、使用するウェット系処理
液の組成、積層した絶縁層の組成、各絶縁層の成膜条件
により大きく異なる。
通したコンタクトホール側壁面の凹凸の発生を安定に防
止することは非常に困難である。コンタクトホール開口
後に、ウェット系の表面処理を行なった際に、積層され
た各絶縁層のエッチングレートの差により、凹凸が生じ
るが、エッチングレート差は、使用するウェット系処理
液の組成、積層した絶縁層の組成、各絶縁層の成膜条件
により大きく異なる。
【０００７】例えば、図３において、第１絶縁層３０４
および第３絶縁層３０６がＳｉＯ2 、第２絶縁層３０５
および第４絶縁層３０８がＢＰＳＧのとき、アンモニア
系の溶液に対しては、ＳｉＯ2 が凸部となり、ふっ酸系
の溶液に対しては、逆にＢＰＳＧが凸部となる傾向があ
り、さらに、凹凸の程度は、ＢＰＳＧのボロン濃度，リ
ン濃度にも大きく依存し、最適化を行なったとしても２
０〜３０ｎｍ程度の凹凸が残ることは避けられない。
および第３絶縁層３０６がＳｉＯ2 、第２絶縁層３０５
および第４絶縁層３０８がＢＰＳＧのとき、アンモニア
系の溶液に対しては、ＳｉＯ2 が凸部となり、ふっ酸系
の溶液に対しては、逆にＢＰＳＧが凸部となる傾向があ
り、さらに、凹凸の程度は、ＢＰＳＧのボロン濃度，リ
ン濃度にも大きく依存し、最適化を行なったとしても２
０〜３０ｎｍ程度の凹凸が残ることは避けられない。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、複数の絶縁層を貫通してコンタクトホールを
開口する工程と、コンタクトホール側壁面および底面を
含む全面に、不純物を添加したＳｉＯ2 を堆積する工程
と、熱処理により不純物を添加したＳｉＯ2 をフローす
る工程と、コンタクトホールの底面が露出するまで不純
物を添加したＳｉＯ2 をエッチングする工程とを備えて
いる。
造方法は、複数の絶縁層を貫通してコンタクトホールを
開口する工程と、コンタクトホール側壁面および底面を
含む全面に、不純物を添加したＳｉＯ2 を堆積する工程
と、熱処理により不純物を添加したＳｉＯ2 をフローす
る工程と、コンタクトホールの底面が露出するまで不純
物を添加したＳｉＯ2 をエッチングする工程とを備えて
いる。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１の（Ａ）〜（Ｄ）は本発明の第１の実
施例の製造工程順の縦断面図である。
施例の製造工程順の縦断面図である。
【００１１】トランジスタ等の機能素子を形成したｎ+
層１０３を有する。Ｐ型Ｓｉ基板１０１上にＬＰＣＶＤ
法により厚さ２００ｎｍのＳｉＯ2 を堆積して、第１導
電層１０２をカバーする第１絶縁層１０４とする。続い
てＬＰＣＶＤ法により厚さ４００ｎｍのＢＰＳＧを堆積
し、熱処理を行なってフローさせ、第２絶縁層１０５と
する。次に、所定の位置にコンタクトホールを開口し、
スパッタ法によりＷＳｉｘを２００ｎｍ堆積して所望の
形状にパターニングして第２導電層１０７とする。次に
ＬＰＣＶＤ法により、厚さ２００ｎｍのＳｉＯ2 および
厚さ５００ｎｍのＢＰＳＧを堆積し、熱処理を行なって
フローさせ、それぞれ第２導電層１０７を被覆する第３
絶縁層１０６，第４絶縁層１０８とする。
層１０３を有する。Ｐ型Ｓｉ基板１０１上にＬＰＣＶＤ
法により厚さ２００ｎｍのＳｉＯ2 を堆積して、第１導
電層１０２をカバーする第１絶縁層１０４とする。続い
てＬＰＣＶＤ法により厚さ４００ｎｍのＢＰＳＧを堆積
し、熱処理を行なってフローさせ、第２絶縁層１０５と
する。次に、所定の位置にコンタクトホールを開口し、
スパッタ法によりＷＳｉｘを２００ｎｍ堆積して所望の
形状にパターニングして第２導電層１０７とする。次に
ＬＰＣＶＤ法により、厚さ２００ｎｍのＳｉＯ2 および
厚さ５００ｎｍのＢＰＳＧを堆積し、熱処理を行なって
フローさせ、それぞれ第２導電層１０７を被覆する第３
絶縁層１０６，第４絶縁層１０８とする。
【００１２】次にフォトレジストを所望の形状にパター
ニングし、そのフォトレジストをマスクとして、ふっ酸
系のエッチング液でＢＰＳＧ（第４絶縁層１０８）の一
部をエッチングし、続いて異方性ドライエッチングによ
り残りのＢＰＳＧ（第４絶縁層１０８）、ＳｉＯ2 （第
３絶縁層１０６）、ＢＰＳＧ（第２絶縁層１０５）、Ｓ
ｉＯ2 （第１絶縁層１０４）を連続してエッチングし
て、コンタクトホールを開口する。次にマスクとしたフ
ォトレジストを灰化して、アンモニア系溶液、および硫
酸系の溶液で表面処理を行なって図１（Ａ）の構造を得
る。
ニングし、そのフォトレジストをマスクとして、ふっ酸
系のエッチング液でＢＰＳＧ（第４絶縁層１０８）の一
部をエッチングし、続いて異方性ドライエッチングによ
り残りのＢＰＳＧ（第４絶縁層１０８）、ＳｉＯ2 （第
３絶縁層１０６）、ＢＰＳＧ（第２絶縁層１０５）、Ｓ
ｉＯ2 （第１絶縁層１０４）を連続してエッチングし
て、コンタクトホールを開口する。次にマスクとしたフ
ォトレジストを灰化して、アンモニア系溶液、および硫
酸系の溶液で表面処理を行なって図１（Ａ）の構造を得
る。
【００１３】続いて、ＬＰＣＶＤ法により、厚さ１００
ｎｍのＢＰＳＧを堆積して、第５絶縁層１０９とし、図
１（Ｂ）の構造を得る。
ｎｍのＢＰＳＧを堆積して、第５絶縁層１０９とし、図
１（Ｂ）の構造を得る。
【００１４】次に、熱処理を行なって、ＢＰＳＧ（第５
絶縁層１０９）をフローして、ＢＰＳＧ（第５絶縁層１
０９）表面を平滑化する。このとき、前述のコンタクト
ホール開口の際のふっ酸系エッチング液により第４絶縁
層１０８に形成されていたおわん状の形状も同時にリフ
ローされ、角のない平滑な形状となる。ここで、異方性
ドライエッチングによりコンタクトホール底面が露出す
るまでエッチングし、図１（Ｃ）の構造を得る。
絶縁層１０９）をフローして、ＢＰＳＧ（第５絶縁層１
０９）表面を平滑化する。このとき、前述のコンタクト
ホール開口の際のふっ酸系エッチング液により第４絶縁
層１０８に形成されていたおわん状の形状も同時にリフ
ローされ、角のない平滑な形状となる。ここで、異方性
ドライエッチングによりコンタクトホール底面が露出す
るまでエッチングし、図１（Ｃ）の構造を得る。
【００１５】さらに表面処理を行なって、スパッタ法に
より厚さ１μｍのアルミニウム系合金を堆積しこれによ
り第３導電層１１０を形成して図１（Ｄ）の構造を得
る。
より厚さ１μｍのアルミニウム系合金を堆積しこれによ
り第３導電層１１０を形成して図１（Ｄ）の構造を得
る。
【００１６】次に、本発明の第２の実施例について図面
を参照して説明する。図２の（Ａ），（Ｂ）は本発明の
実施例２の製造工程順の縦断面図である。
を参照して説明する。図２の（Ａ），（Ｂ）は本発明の
実施例２の製造工程順の縦断面図である。
【００１７】第４絶縁層２０８まで図１に示す第１の実
施例と同一の手順で形成し、フォトリソグラフィにより
異方性ドライエッチングのみで第４絶縁層２０８，第３
絶縁層２０６，第２絶縁層２０５，第１絶縁層２０４を
貫通するコンタクトホールを開口する。
施例と同一の手順で形成し、フォトリソグラフィにより
異方性ドライエッチングのみで第４絶縁層２０８，第３
絶縁層２０６，第２絶縁層２０５，第１絶縁層２０４を
貫通するコンタクトホールを開口する。
【００１８】続いて、ＬＰＣＶＤ法により厚さ１００ｎ
ｍのＢＰＳＧを堆積し、第５絶縁層２０９とする。ここ
で、このＢＰＳＧは、第４絶縁層２０８および第２絶縁
層２０５に使用したＢＰＳＧよりも低い温度でフローで
きるように、ボロン濃度，リン濃度を調整する。
ｍのＢＰＳＧを堆積し、第５絶縁層２０９とする。ここ
で、このＢＰＳＧは、第４絶縁層２０８および第２絶縁
層２０５に使用したＢＰＳＧよりも低い温度でフローで
きるように、ボロン濃度，リン濃度を調整する。
【００１９】次に、第５絶縁層２０９がフローされ、第
４絶縁層２０８および第２絶縁層２０５はリフローされ
ない温度で熱処理を行ない、異方性ドライエッチングに
よりコンタクトホール底面が露出するまでエッチング
し、図２（Ａ）の構造を得る。
４絶縁層２０８および第２絶縁層２０５はリフローされ
ない温度で熱処理を行ない、異方性ドライエッチングに
よりコンタクトホール底面が露出するまでエッチング
し、図２（Ａ）の構造を得る。
【００２０】続いて、スパッタ法によりＴｉを５０ｎｍ
堆積し、ＲＴＰによりｎ+ 層２０３と接触している領域
をＴｉＳｉ2 とし、さらにＬＰＣＶＤ法により厚さ１０
０ｎｍのＴｉＮを堆積し、第３導電層２１０とする。次
にＬＰＣＶＤ法により５００ｎｍのＷを堆積し、第４導
電層２１１とし図２（Ｂ）の構造を得る。
堆積し、ＲＴＰによりｎ+ 層２０３と接触している領域
をＴｉＳｉ2 とし、さらにＬＰＣＶＤ法により厚さ１０
０ｎｍのＴｉＮを堆積し、第３導電層２１０とする。次
にＬＰＣＶＤ法により５００ｎｍのＷを堆積し、第４導
電層２１１とし図２（Ｂ）の構造を得る。
【００２１】この実施例では、異方性ドライエッチング
だけで垂直に開口したコンタクトホールの全体の形状を
損なうことなく側壁面を平滑化することにより、ボイド
を生じることなくＷを埋め込むことができるという効果
がある。
だけで垂直に開口したコンタクトホールの全体の形状を
損なうことなく側壁面を平滑化することにより、ボイド
を生じることなくＷを埋め込むことができるという効果
がある。
【００２２】
【発明の効果】以上説明したように本発明は、複数の絶
縁層を積層した配線間絶縁層を貫通してコンタクトホー
ルを開口し、コンタクトホールの側壁面および底面を含
む全面に不純物を添加したＳｉＯ2 を堆積し、熱処理に
より不純物を添加したＳｉＯ2 をフローし、コンタクト
ホールの底面が露出するまで不純物を添加したＳｉＯ2
をエッチングすることにより、コンタクトホールの側壁
面を平滑とし、スパッタ法により堆積される導電層のス
テップカバレッジを理論的限界値近くまで改善すること
ができるという効果を有する。
縁層を積層した配線間絶縁層を貫通してコンタクトホー
ルを開口し、コンタクトホールの側壁面および底面を含
む全面に不純物を添加したＳｉＯ2 を堆積し、熱処理に
より不純物を添加したＳｉＯ2 をフローし、コンタクト
ホールの底面が露出するまで不純物を添加したＳｉＯ2
をエッチングすることにより、コンタクトホールの側壁
面を平滑とし、スパッタ法により堆積される導電層のス
テップカバレッジを理論的限界値近くまで改善すること
ができるという効果を有する。
【図１】本発明の第１の実施例の製造方法を工程順に示
す縦断面図。
す縦断面図。
【図２】本発明の第２の実施例の製造方法を工程順に示
す縦断面図。
す縦断面図。
【図３】従来技術の製造工程を工程順に示す縦断面図で
ある。
ある。
１０１，２０１，３０１ Ｐ型Ｓｉ基板 １０２，２０２，３０２ 第１導電層 １０３，２０３，３０３ ｎ+ 層 １０４，２０４，３０４ 第１絶縁層 １０５，２０５，３０５ 第２絶縁層 １０６，２０６，３０６ 第３絶縁層 １０７，２０７，３０７ 第２導電層 １０８，２０８，３０８ 第４絶縁層 １０９，２０９，３０９ 第５絶縁層 １１０，２１０，３１０ 第３導電層 ２１１ 第４導電層
Claims (4)
- 【請求項１】 複数の絶縁層を積層した配線間絶縁層を
貫通してコンタクトホールを開口する工程と、該コンタ
クトホールの側壁面および底面を含む全面に不純物を添
加したＳｉＯ2 を堆積する工程と、熱処理により該不純
物を添加したＳｉＯ2 をフローする工程と、前記コンタ
クトホールの底面が露出するまで前記不純物を添加した
ＳｉＯ2 をエッチングする工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 不純物を添加したＳｉＯ2 がＢＰＳＧあ
るいはＰＳＧであることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 複数の絶縁層を積層した配線間絶縁層を
貫通してコンタクトホールを開口する工程と、熱酸化に
より該コンタクトホールの底面にＳｉＯ2 を形成する工
程と、前記コンタクトホールの側壁面および底面を含む
全面に不純物を添加したＳｉＯ2 を堆積する工程と、熱
処理により該不純物を添加したＳｉＯ2 をフローする工
程と、前記コンタクトホールの底面が露出するまで前記
不純物を添加したＳｉＯ2 をエッチングする工程を含む
ことを特徴とする半導体装置を製造方法。 - 【請求項４】 不純物を添加したＳｉＯ2 がＢＰＳＧ、
あるいはＰＳＧであることを特徴とする請求項３に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003529A JP2785557B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003529A JP2785557B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206303A true JPH05206303A (ja) | 1993-08-13 |
| JP2785557B2 JP2785557B2 (ja) | 1998-08-13 |
Family
ID=11559918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003529A Expired - Fee Related JP2785557B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785557B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786402A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体装置及びその製造方法 |
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| WO2024080192A1 (ja) * | 2022-10-12 | 2024-04-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法、光検出装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464215A (en) * | 1987-09-03 | 1989-03-10 | Toshiba Corp | Manufacture of semiconductor device |
| JPH03161926A (ja) * | 1989-11-21 | 1991-07-11 | Nec Corp | 半導体装置の製造方法 |
| JPH04364760A (ja) * | 1991-06-12 | 1992-12-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-01-13 JP JP4003529A patent/JP2785557B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464215A (en) * | 1987-09-03 | 1989-03-10 | Toshiba Corp | Manufacture of semiconductor device |
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| WO2024080192A1 (ja) * | 2022-10-12 | 2024-04-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法、光検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785557B2 (ja) | 1998-08-13 |
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