JPH1197685A - 縦型電界効果トランジスタ及びその製造方法 - Google Patents
縦型電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH1197685A JPH1197685A JP9254671A JP25467197A JPH1197685A JP H1197685 A JPH1197685 A JP H1197685A JP 9254671 A JP9254671 A JP 9254671A JP 25467197 A JP25467197 A JP 25467197A JP H1197685 A JPH1197685 A JP H1197685A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- conductivity type
- forming
- oxide film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 セルサイズを縮小化してオン抵抗を減らすと
共に、ゲート・ソース間容量を小さくした縦型電界効果
トランジスタを提供する。 【解決手段】 第１導電型半導体基板１上に第１導電型
エピタキシャル層２を形成し、前記エピタキシャル層２
上に第２導電型のベース領域３を形成し、前記少なくと
もベース領域３にトレンチＴを形成し、このトレンチＴ
内にゲート酸化膜４を介してゲートとなる導電体５を埋
設し、前記トレンチＴの両側に第１導電型ソース領域６
を形成し、前記ソース領域６上にソース電極８を形成す
ると共に前記半導体基板１にドレイン電極９を被着した
縦型電界効果トランジスタの製造方法において、トレン
チＴを形成するための絶縁膜と前記導電体５とをマスク
材として前記ソース領域６をセルフアラインで形成した
ことを特徴とする縦型電界効果トランジスタの製造方
法。
共に、ゲート・ソース間容量を小さくした縦型電界効果
トランジスタを提供する。 【解決手段】 第１導電型半導体基板１上に第１導電型
エピタキシャル層２を形成し、前記エピタキシャル層２
上に第２導電型のベース領域３を形成し、前記少なくと
もベース領域３にトレンチＴを形成し、このトレンチＴ
内にゲート酸化膜４を介してゲートとなる導電体５を埋
設し、前記トレンチＴの両側に第１導電型ソース領域６
を形成し、前記ソース領域６上にソース電極８を形成す
ると共に前記半導体基板１にドレイン電極９を被着した
縦型電界効果トランジスタの製造方法において、トレン
チＴを形成するための絶縁膜と前記導電体５とをマスク
材として前記ソース領域６をセルフアラインで形成した
ことを特徴とする縦型電界効果トランジスタの製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は縦型電界効果トラン
ジスタに関し、セルの小型化を可能にすると共に、動作
抵抗を小さくし、かつゲート・ソース間容量を小さくし
た縦型電界効果トランジスタとその製造方法に関する。
ジスタに関し、セルの小型化を可能にすると共に、動作
抵抗を小さくし、かつゲート・ソース間容量を小さくし
た縦型電界効果トランジスタとその製造方法に関する。
【０００２】
【従来の技術】縦型電界効果トランジスタは電圧駆動型
のデバイスであること、高周波領域での動作が可能であ
ること等の理由から、近年急速に発達している。最近特
にデバイスへ要求される特性としては動作時の抵抗を小
さくすること、並びに寄生容量を低減すること等が上げ
られる。
のデバイスであること、高周波領域での動作が可能であ
ること等の理由から、近年急速に発達している。最近特
にデバイスへ要求される特性としては動作時の抵抗を小
さくすること、並びに寄生容量を低減すること等が上げ
られる。
【０００３】動作時の抵抗を小さくする手法として、最
近半導体基板に溝（トレンチ）を形成しその溝の側壁を
チャネルとして利用する方法が提案されている。その一
例として、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ（１９８
７年１１月発行ＶＯＬ ＥＤ−３４ Ｐ２３２９〜Ｐ２
３３４）に記載されているが、この例について図１０を
用いて説明する。
近半導体基板に溝（トレンチ）を形成しその溝の側壁を
チャネルとして利用する方法が提案されている。その一
例として、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ（１９８
７年１１月発行ＶＯＬ ＥＤ−３４ Ｐ２３２９〜Ｐ２
３３４）に記載されているが、この例について図１０を
用いて説明する。
【０００４】まず図１０（ａ）に示すように砒素をドー
プした抵抗率が約４ｍΩ・ｃｍのＮ＋半導体基板１を準
備し、この表面に厚さ約５．５μｍで不純物濃度が１〜
３×１０16ｃｍ-3のＮ−エピタキシャル層２を成長させ
た後、酸化膜１１、窒化膜１４を成長させる。次にボロ
ンイオン注入と熱処理によって深さが約２．５μｍとな
るようＰベース領域３を形成し更にポリシリコン膜５、
酸化膜１５を順次形成する。
プした抵抗率が約４ｍΩ・ｃｍのＮ＋半導体基板１を準
備し、この表面に厚さ約５．５μｍで不純物濃度が１〜
３×１０16ｃｍ-3のＮ−エピタキシャル層２を成長させ
た後、酸化膜１１、窒化膜１４を成長させる。次にボロ
ンイオン注入と熱処理によって深さが約２．５μｍとな
るようＰベース領域３を形成し更にポリシリコン膜５、
酸化膜１５を順次形成する。
【０００５】図１０（ｂ）に示すように深さが３〜５μ
ｍの長方形のトレンチをＲＩＥ（反応性イオンエッチン
グ）にて形成し、約２０００Åのゲート酸化膜４を形成
する。図１０（ｃ）に示すように約８０００Åのポリシ
リコン５を成長後、燐拡散を行い、さらに、ポリシリコ
ンを成長させトレンチ内をポリシリコン５で満たした
後、ＲＩＥを用いてポリシリコン５をエッチバックし、
ゲートボリシリコン５を形成する。
ｍの長方形のトレンチをＲＩＥ（反応性イオンエッチン
グ）にて形成し、約２０００Åのゲート酸化膜４を形成
する。図１０（ｃ）に示すように約８０００Åのポリシ
リコン５を成長後、燐拡散を行い、さらに、ポリシリコ
ンを成長させトレンチ内をポリシリコン５で満たした
後、ＲＩＥを用いてポリシリコン５をエッチバックし、
ゲートボリシリコン５を形成する。
【０００６】図１１（ａ）に示すように窒化膜のない部
分のポリシリコン５を選択酸化後、窒化膜を除去しＰＲ
等でパターニングを行った後、燐イオン注入と熱処理に
よって深さ１μｍのＮ＋ソース領域６を形成する。図１
１（ｂ）に示すようにソース電極８を、厚さ３μｍのア
ルミをスパッタにて形成し、裏面に金属を被着しシンタ
ーを行いドレイン電極９を形成する。
分のポリシリコン５を選択酸化後、窒化膜を除去しＰＲ
等でパターニングを行った後、燐イオン注入と熱処理に
よって深さ１μｍのＮ＋ソース領域６を形成する。図１
１（ｂ）に示すようにソース電極８を、厚さ３μｍのア
ルミをスパッタにて形成し、裏面に金属を被着しシンタ
ーを行いドレイン電極９を形成する。
【０００７】この平面図を図１２に示すが、Ｐベース領
域３をソース電極８と同電位とするため、Ｎ＋ソース領
域６とＰベース領域３をトレンチと垂直となるよう形成
している。前出の例は、トレンチを長方形としている
が、最近リソグラフィー技術の進歩により、トレンチを
格子状や千鳥状に形成することによって、単位面積当り
のチャネル幅を大きくし、動作時の抵抗をさらに下げる
ということも考えられているがこれらの例について説明
する。
域３をソース電極８と同電位とするため、Ｎ＋ソース領
域６とＰベース領域３をトレンチと垂直となるよう形成
している。前出の例は、トレンチを長方形としている
が、最近リソグラフィー技術の進歩により、トレンチを
格子状や千鳥状に形成することによって、単位面積当り
のチャネル幅を大きくし、動作時の抵抗をさらに下げる
ということも考えられているがこれらの例について説明
する。
【０００８】工程については図１０（ｃ）までは同一で
ある。図１３（ａ）に示すように窒化膜１４のない部分
のポリシリコン５を選択酸化後、窒化膜１４を除去し、
格子状のトレンチ間にＰＲ等でパターニングを行った
後、燐イオン注入と熱処理によって深さ１μｍのＮ＋ソ
ース領域６を独立したセル内に形成する。
ある。図１３（ａ）に示すように窒化膜１４のない部分
のポリシリコン５を選択酸化後、窒化膜１４を除去し、
格子状のトレンチ間にＰＲ等でパターニングを行った
後、燐イオン注入と熱処理によって深さ１μｍのＮ＋ソ
ース領域６を独立したセル内に形成する。
【０００９】図１３（ｂ）に示すようにソース電極８は
厚さ３μｍのアルミをスパッタにて形成し裏面に金属を
被着し、シンターを行い、ドレイン電極９を形成する。
この平面図を図１４に示す。図１４（ａ）はトレンチを
格子状に形成した場合、図１４（ｂ）は千鳥状に配置し
た例である。
厚さ３μｍのアルミをスパッタにて形成し裏面に金属を
被着し、シンターを行い、ドレイン電極９を形成する。
この平面図を図１４に示す。図１４（ａ）はトレンチを
格子状に形成した場合、図１４（ｂ）は千鳥状に配置し
た例である。
【００１０】従来の縦型電界効果トランジスタは上述の
ように構成されていたから、ソース形成のイオン注入時
にレジスト等のマスク材を用いてイオン注入を行うた
め、ＰＲ（フォトレジスト）のズレを考慮する必要があ
り、その結晶、セルの縮小化が困難であり、このため単
位面積当りのオン抵抗が大きくなってしまうという欠点
があった。
ように構成されていたから、ソース形成のイオン注入時
にレジスト等のマスク材を用いてイオン注入を行うた
め、ＰＲ（フォトレジスト）のズレを考慮する必要があ
り、その結晶、セルの縮小化が困難であり、このため単
位面積当りのオン抵抗が大きくなってしまうという欠点
があった。
【００１１】又、ゲートとなるポリシリコンをエッチバ
ッグする際、ソース領域とポリシリコンが重なるように
することが必要であるが、歩留り向上のためソース領域
の深さに余裕をとる必要があり、結果として重なる部分
が大きくなり、ゲートソース間の寄生容量が大きくなっ
てしまうという欠点があった。
ッグする際、ソース領域とポリシリコンが重なるように
することが必要であるが、歩留り向上のためソース領域
の深さに余裕をとる必要があり、結果として重なる部分
が大きくなり、ゲートソース間の寄生容量が大きくなっ
てしまうという欠点があった。
【００１２】
【発明が解決しようとする課題】本発明の目的は上記し
た従来技術の欠点を改良し、トレンチ（溝）を有する縦
型電界効果トランジスタにおいて動作時の抵抗（オン抵
抗）の低減を実現しつつ、寄生容量が低い縦型電界効果
トランジスタとその製造方法を提供することにある。
た従来技術の欠点を改良し、トレンチ（溝）を有する縦
型電界効果トランジスタにおいて動作時の抵抗（オン抵
抗）の低減を実現しつつ、寄生容量が低い縦型電界効果
トランジスタとその製造方法を提供することにある。
【００１３】また、本発明の他の目的は従来のセルサイ
ズに比較して、小型化した縦型電界効果トランジスタを
提供することにある。更に本発明の他の目的は縦型トラ
ンジスタに寄生する寄生トランジスタのｈfeを下げ、破
壊耐量を高くした縦型電界効果トランジスタとその製造
方法を提供するものである。
ズに比較して、小型化した縦型電界効果トランジスタを
提供することにある。更に本発明の他の目的は縦型トラ
ンジスタに寄生する寄生トランジスタのｈfeを下げ、破
壊耐量を高くした縦型電界効果トランジスタとその製造
方法を提供するものである。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するため、基本的には以下に記載されたような技術構成
を採用するものである。即ち、本発明に係る第１の態様
としては、第１導電型半導体基板上に第１導電型エピタ
キシャル層を形成し、前記エピタキシャル層上に第２導
電型のベース領域を形成し、前記少なくともベース領域
にトレンチを形成し、このトレンチ内にゲート酸化膜を
介してゲートとなる導電体を埋設し、前記トレンチの両
側に第１導電型ソース領域を形成し、前記ソース領域上
にソース電極を形成すると共に前記半導体基板にドレイ
ン電極を被着した縦型電界効果トランジスタの製造方法
において、前記トレンチを形成するための絶縁膜と前記
導電体とをマスク材として前記ソース領域をセルフアラ
インで形成したことを特徴とするものであり、又、第２
の実施態様としては、第１導電型半導体基板上に第１導
電型エピタキシャル層を形成し、少なくとも前記エピタ
キシャル層にトレンチを形成し、このトレンチ内にゲー
ト酸化膜を介してゲートとなる導電体を埋設し、前記ト
レンチの両側に第１導電型ソース領域を形成し、前記ソ
ース領域上にソース電極を形成すると共に前記半導体基
板にドレイン電極を被着した縦型電界効果トランジスタ
の製造方法において、前記トレンチを形成するための絶
縁膜と前記導電体とをマスク材として前記ベース領域と
ソース領域とをセルフアラインで形成したことを特徴と
するものであり、又、第３の実施態様としては、前記ベ
ース領域上に第２導電型のバックゲート部を形成したこ
とを特徴とするものである。
するため、基本的には以下に記載されたような技術構成
を採用するものである。即ち、本発明に係る第１の態様
としては、第１導電型半導体基板上に第１導電型エピタ
キシャル層を形成し、前記エピタキシャル層上に第２導
電型のベース領域を形成し、前記少なくともベース領域
にトレンチを形成し、このトレンチ内にゲート酸化膜を
介してゲートとなる導電体を埋設し、前記トレンチの両
側に第１導電型ソース領域を形成し、前記ソース領域上
にソース電極を形成すると共に前記半導体基板にドレイ
ン電極を被着した縦型電界効果トランジスタの製造方法
において、前記トレンチを形成するための絶縁膜と前記
導電体とをマスク材として前記ソース領域をセルフアラ
インで形成したことを特徴とするものであり、又、第２
の実施態様としては、第１導電型半導体基板上に第１導
電型エピタキシャル層を形成し、少なくとも前記エピタ
キシャル層にトレンチを形成し、このトレンチ内にゲー
ト酸化膜を介してゲートとなる導電体を埋設し、前記ト
レンチの両側に第１導電型ソース領域を形成し、前記ソ
ース領域上にソース電極を形成すると共に前記半導体基
板にドレイン電極を被着した縦型電界効果トランジスタ
の製造方法において、前記トレンチを形成するための絶
縁膜と前記導電体とをマスク材として前記ベース領域と
ソース領域とをセルフアラインで形成したことを特徴と
するものであり、又、第３の実施態様としては、前記ベ
ース領域上に第２導電型のバックゲート部を形成したこ
とを特徴とするものである。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て詳細に説明する。図１を参照すると本発明の実施の形
態例はＮ＋型半導体基板１上にＮ−型エピタキシャル層
２を有する半導体基板を用い、このウェーハ主面上にユ
ニットセルが構成される。
て詳細に説明する。図１を参照すると本発明の実施の形
態例はＮ＋型半導体基板１上にＮ−型エピタキシャル層
２を有する半導体基板を用い、このウェーハ主面上にユ
ニットセルが構成される。
【００１６】トレンチであるＵ溝Ｔの形成はまずＰ型ベ
ース領域３を形成後、絶縁膜であるＣＶＤ酸化膜を成長
させ、リソグラフィー技術によってＣＶＤ酸化膜をパタ
ーニングし、この酸化膜をマスク材としてシリコンエッ
チを行いエピタキシャル層２内にＵ溝Ｔを形成する。そ
の後ゲート酸化膜４を形成し、ポリシリコン５を堆積
し、ポリシリコン５のエッチバックを行う。
ース領域３を形成後、絶縁膜であるＣＶＤ酸化膜を成長
させ、リソグラフィー技術によってＣＶＤ酸化膜をパタ
ーニングし、この酸化膜をマスク材としてシリコンエッ
チを行いエピタキシャル層２内にＵ溝Ｔを形成する。そ
の後ゲート酸化膜４を形成し、ポリシリコン５を堆積
し、ポリシリコン５のエッチバックを行う。
【００１７】この時ウェーハ主面よりポリシリコン５の
表面は若干低くなっている。次にこのポリシリコン５と
ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉ
ｔｉｏｎ）酸化膜とをマスクとして回転ななめイオン注
入により砒素Ａｓをイオン注入し活性化を行いソース領
域６を形成する。その後ＢＰＳＧ（ｂｏｒｏｎ ｐｈｏ
ｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）等の
絶縁膜７を形成し、ウェーハ主面までエッチングを行い
アルミ等の金属を被着して、リース電極８とし、半導体
基板の裏面にドレイン電極９を形成する。
表面は若干低くなっている。次にこのポリシリコン５と
ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉ
ｔｉｏｎ）酸化膜とをマスクとして回転ななめイオン注
入により砒素Ａｓをイオン注入し活性化を行いソース領
域６を形成する。その後ＢＰＳＧ（ｂｏｒｏｎ ｐｈｏ
ｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）等の
絶縁膜７を形成し、ウェーハ主面までエッチングを行い
アルミ等の金属を被着して、リース電極８とし、半導体
基板の裏面にドレイン電極９を形成する。
【００１８】なお、図１（ａ）は図１（ｂ）のＡ−Ａ’
部よりみた状態を示す平面断面図である。上記のように
構成した本発明の縦型トランジスタによれば、Ｎチャネ
ルの場合、ゲートに＋の電位を印加すると、図２に示す
ようにＵ溝Ｔの側壁部のＰ型ベース領域３のごく表面が
Ｎ型半導体に反転（チャネル１０）し、ソース・ドレイ
ンに適切な電位を与えると、電子はソース電極８、ソー
ス領域６、チャネル１０、Ｎ−エピタキシャル層２、Ｎ
＋半導体基板１、ドレイン電極９と流れる。この流れる
電流と発生するソース・ドレイン間電圧の関係から、動
作抵抗（オン抵抗）が算出でき、オン抵抗は上記のそれ
ぞれの和として示される。
部よりみた状態を示す平面断面図である。上記のように
構成した本発明の縦型トランジスタによれば、Ｎチャネ
ルの場合、ゲートに＋の電位を印加すると、図２に示す
ようにＵ溝Ｔの側壁部のＰ型ベース領域３のごく表面が
Ｎ型半導体に反転（チャネル１０）し、ソース・ドレイ
ンに適切な電位を与えると、電子はソース電極８、ソー
ス領域６、チャネル１０、Ｎ−エピタキシャル層２、Ｎ
＋半導体基板１、ドレイン電極９と流れる。この流れる
電流と発生するソース・ドレイン間電圧の関係から、動
作抵抗（オン抵抗）が算出でき、オン抵抗は上記のそれ
ぞれの和として示される。
【００１９】ここで特にチャネルに着目すると、チャネ
ル抵抗は一般的に下式で示されることが知られている。 Ｒｃｈ＝（Ｌ／Ｗ）・μ・Ｃｏｘ（Ｖ−ＶT ） （Ｌ：チャネル長、Ｗ：チャネル幅、μ：移動度、Ｃｏ
ｘ容量Ｖ：ゲート電圧、ＶT ：ゲートしきい値電圧
） 本発明によれば、ユニットセルの縮小化が可能になるか
ら、単位面積当りのチャネル幅Ｗが大きくなりチャネル
抵抗Ｒｃｈが小さくなり、動作時の抵抗（オン抵抗）を
小さくすることが可能となる。また、ゲート電極である
導電体と絶縁膜とのセルフアライン（ｓｅｌｆ−ａｌｉ
ｇｍｅｎｔ）でソース領域６を形成しているため、ゲー
トとソース領域のオーバーラップ分を少なくすることが
でき、ソース・ゲート間の寄生容量の低減が可能とな
る。
ル抵抗は一般的に下式で示されることが知られている。 Ｒｃｈ＝（Ｌ／Ｗ）・μ・Ｃｏｘ（Ｖ−ＶT ） （Ｌ：チャネル長、Ｗ：チャネル幅、μ：移動度、Ｃｏ
ｘ容量Ｖ：ゲート電圧、ＶT ：ゲートしきい値電圧
） 本発明によれば、ユニットセルの縮小化が可能になるか
ら、単位面積当りのチャネル幅Ｗが大きくなりチャネル
抵抗Ｒｃｈが小さくなり、動作時の抵抗（オン抵抗）を
小さくすることが可能となる。また、ゲート電極である
導電体と絶縁膜とのセルフアライン（ｓｅｌｆ−ａｌｉ
ｇｍｅｎｔ）でソース領域６を形成しているため、ゲー
トとソース領域のオーバーラップ分を少なくすることが
でき、ソース・ゲート間の寄生容量の低減が可能とな
る。
【００２０】又、セルフアラインでソース領域を形成す
るからＰＲの目づれの考慮の必要がなく、このため小型
化が可能になり、しかも、ゲート電極とソース領域のオ
ーバーラップも最小になり、又、ゲート電極とソース領
域が重ならずチャネルが形成されないという事故も防止
出来る。
るからＰＲの目づれの考慮の必要がなく、このため小型
化が可能になり、しかも、ゲート電極とソース領域のオ
ーバーラップも最小になり、又、ゲート電極とソース領
域が重ならずチャネルが形成されないという事故も防止
出来る。
【００２１】
【実施例】以下に、本発明に係る縦型電界効果トランジ
スタの具体例を図面を参照しながら詳細に説明する。図
１〜図５には、第１導電型半導体基板１上に第１導電型
エピタキシャル層２を形成し、前記エピタキシャル層２
上に第２導電型のベース領域３を形成し、前記少なくと
もベース領域３にトレンチＴを形成し、このトレンチＴ
内にゲート酸化膜４を介してゲートとなる導電体５を埋
設し、前記トレンチＴの両側に第１導電型ソース領域６
を形成し、前記ソース領域６上にソース電極８を形成す
ると共に前記半導体基板１にドレイン電極９を被着した
縦型電界効果トランジスタの製造方法において、前記ト
レンチＴを形成するための絶縁膜１２と前記導電体５と
をマスクとして前記ソース領域６をセルフアラインで形
成したことを特徴とする縦型電界効果トランジスタの製
造方法が下され、又、図５には、電界効果トランジスタ
のトレンチＴの幅ＷT に対しソース領域６の幅ＷS が略
等しい状態が図示されている。この場合ＷS ／ＷT は
０．８〜１．２であることが望ましい。
スタの具体例を図面を参照しながら詳細に説明する。図
１〜図５には、第１導電型半導体基板１上に第１導電型
エピタキシャル層２を形成し、前記エピタキシャル層２
上に第２導電型のベース領域３を形成し、前記少なくと
もベース領域３にトレンチＴを形成し、このトレンチＴ
内にゲート酸化膜４を介してゲートとなる導電体５を埋
設し、前記トレンチＴの両側に第１導電型ソース領域６
を形成し、前記ソース領域６上にソース電極８を形成す
ると共に前記半導体基板１にドレイン電極９を被着した
縦型電界効果トランジスタの製造方法において、前記ト
レンチＴを形成するための絶縁膜１２と前記導電体５と
をマスクとして前記ソース領域６をセルフアラインで形
成したことを特徴とする縦型電界効果トランジスタの製
造方法が下され、又、図５には、電界効果トランジスタ
のトレンチＴの幅ＷT に対しソース領域６の幅ＷS が略
等しい状態が図示されている。この場合ＷS ／ＷT は
０．８〜１．２であることが望ましい。
【００２２】本発明の実施例を更に、図３、図４を用い
て説明すると、結晶面｛１００｝で砒素Ａｓが約２×１
０19ｃｍ-3ドープされたＮ＋型半導体基板１に燐Ｐが約
２×１０16ｃｍ-3ドープされたＮ−エピタキシャル層２
を約５μｍ成長させた基板を用いる。図３（ａ）に示す
ようにまず約２００Åの酸化膜１１を成長させ、ボロン
イオンを７０ｋｅＶ、ＤＯＳＥ量を１〜３×１０13ｃｍ
-3の条件でイオン注入を行い、その後１１４０℃ １０
〜２０分の熱処理を行い、拡散深さが１〜１．５μｍ程
度となるようＰ型ベース領域３を形成する。その後酸化
膜は除去してもしなくてもよい。
て説明すると、結晶面｛１００｝で砒素Ａｓが約２×１
０19ｃｍ-3ドープされたＮ＋型半導体基板１に燐Ｐが約
２×１０16ｃｍ-3ドープされたＮ−エピタキシャル層２
を約５μｍ成長させた基板を用いる。図３（ａ）に示す
ようにまず約２００Åの酸化膜１１を成長させ、ボロン
イオンを７０ｋｅＶ、ＤＯＳＥ量を１〜３×１０13ｃｍ
-3の条件でイオン注入を行い、その後１１４０℃ １０
〜２０分の熱処理を行い、拡散深さが１〜１．５μｍ程
度となるようＰ型ベース領域３を形成する。その後酸化
膜は除去してもしなくてもよい。
【００２３】図３（ｂ）に示すようにＣＶＤ酸化膜１２
を１０００〜５０００Å程度ウェーハ主面に成長させ、
リソグラフィー技術にてＣＶＤ酸化膜１２をエッチング
し、つづいてＰ型ベース領域３をつきぬけるようＳｉを
エッチングする。この際に幅０．３５〜０．８μｍの幅
で格子状あるいは、千鳥状となるようエッチングを行
い、トレンチＴを形成する。
を１０００〜５０００Å程度ウェーハ主面に成長させ、
リソグラフィー技術にてＣＶＤ酸化膜１２をエッチング
し、つづいてＰ型ベース領域３をつきぬけるようＳｉを
エッチングする。この際に幅０．３５〜０．８μｍの幅
で格子状あるいは、千鳥状となるようエッチングを行
い、トレンチＴを形成する。
【００２４】図３（ｃ）に示すように２００〜１０００
Åの厚さのゲート酸化膜４を形成し、６０００〜８００
０Åの高濃度の燐を含んだポリシリコン５を成長させ、
ＳｉのトレンチＴを埋め込み、このポリシリコン５を半
導体主表面から０．３〜０．６μｍの深さまでエッチバ
ックする。ポリシリコン５は、不純物を含まない状態で
成長させ、その後イオン注入や拡散によって形成しても
よい。
Åの厚さのゲート酸化膜４を形成し、６０００〜８００
０Åの高濃度の燐を含んだポリシリコン５を成長させ、
ＳｉのトレンチＴを埋め込み、このポリシリコン５を半
導体主表面から０．３〜０．６μｍの深さまでエッチバ
ックする。ポリシリコン５は、不純物を含まない状態で
成長させ、その後イオン注入や拡散によって形成しても
よい。
【００２５】図４（ａ）に示すようにうめ込んだポリシ
リコン５とＳｉエッチングのマスクであるＣＶＤ酸化膜
１２をマスク材として、イオン注入を行う。イオン注入
条件は、砒素Ａｓイオンを用い加速電圧を約５０〜１０
０ｋｅＶ、ＤＯＳＥ量５×１０15〜５×１０16ｃｍ-3、
４５°近傍の角度で回転させて行う。
リコン５とＳｉエッチングのマスクであるＣＶＤ酸化膜
１２をマスク材として、イオン注入を行う。イオン注入
条件は、砒素Ａｓイオンを用い加速電圧を約５０〜１０
０ｋｅＶ、ＤＯＳＥ量５×１０15〜５×１０16ｃｍ-3、
４５°近傍の角度で回転させて行う。
【００２６】その後１０００℃ １０分〜３０分程度の
熱処理を行い、イオン注入原子の活性化を行いソース領
域６を形成する。図４（ｂ）に示すようにＢＰＳＧ等の
層間絶縁膜７を成長させ８００〜９００℃の温度でリフ
ローさせ、半導体主表面までエッチバックを行う。図４
（ｃ）に示すように、主表面にＡｌを被着し、ソース電
極８とし表面にＡｕ等を被着しドレイン電極９とする。
熱処理を行い、イオン注入原子の活性化を行いソース領
域６を形成する。図４（ｂ）に示すようにＢＰＳＧ等の
層間絶縁膜７を成長させ８００〜９００℃の温度でリフ
ローさせ、半導体主表面までエッチバックを行う。図４
（ｃ）に示すように、主表面にＡｌを被着し、ソース電
極８とし表面にＡｕ等を被着しドレイン電極９とする。
【００２７】次に、本発明の縦型電界効果トランジスタ
の動作について図５を参照して説明する。図５（ａ）は
本発明によるもの、図５（ｂ）は従来技術によるものの
断面図である。本発明では、ゲートポリシリコン５とＣ
ＶＤ酸化膜１２とのセルフアラインで拡散層を形成する
ため、ソース領域６とソースアルミの接触部分の距離
（ＰＲマージン）が小さくてよく、かつソース領域６は
横方向拡がりが小さいためポリシリコン５，５間の距離
を小さくすることができる。
の動作について図５を参照して説明する。図５（ａ）は
本発明によるもの、図５（ｂ）は従来技術によるものの
断面図である。本発明では、ゲートポリシリコン５とＣ
ＶＤ酸化膜１２とのセルフアラインで拡散層を形成する
ため、ソース領域６とソースアルミの接触部分の距離
（ＰＲマージン）が小さくてよく、かつソース領域６は
横方向拡がりが小さいためポリシリコン５，５間の距離
を小さくすることができる。
【００２８】この結果ユニットのセルサイズを５μｍ角
から３μｍ角程度にまで縮小でき、セル面積では従来比
で約６０％程度小さくなる。そして単位面積当りのチャ
ネル幅は約３５％程度大きくなり、チャネル抵抗は約３
５％減となる。また、ソース領域６とゲートポリシリコ
ン５のオーバーラップＢを小さくできるため、ゲート・
ソース間容量は従来比で約２０％減となる。
から３μｍ角程度にまで縮小でき、セル面積では従来比
で約６０％程度小さくなる。そして単位面積当りのチャ
ネル幅は約３５％程度大きくなり、チャネル抵抗は約３
５％減となる。また、ソース領域６とゲートポリシリコ
ン５のオーバーラップＢを小さくできるため、ゲート・
ソース間容量は従来比で約２０％減となる。
【００２９】図５に示されたＷC 、ＷT 、ＷS はそれぞ
れユニットセルの幅、トレンチＴの幅、ソース領域６の
幅を示し、従来技術によるもののＷC 、ＷT 、ＷS はそ
れぞれ、４．５、０．５、１．２５に対し本発明の縦型
電界効果トランジスタでは、それぞれ、３、０．５、
０．５になり、セルの大きさが小さくなったことが示さ
れていると共に、電界効果トランジスタの１ユニットの
幅Ｗc に対し、トレンチＴとトレンチＴの両側に形成し
たソース領域６との合計の幅（ＷT ＋２ＷS ）の割合、
即ち、（ＷT ＋２ＷS ）／ＷC が略１／２に等しいこと
も示されている。
れユニットセルの幅、トレンチＴの幅、ソース領域６の
幅を示し、従来技術によるもののＷC 、ＷT 、ＷS はそ
れぞれ、４．５、０．５、１．２５に対し本発明の縦型
電界効果トランジスタでは、それぞれ、３、０．５、
０．５になり、セルの大きさが小さくなったことが示さ
れていると共に、電界効果トランジスタの１ユニットの
幅Ｗc に対し、トレンチＴとトレンチＴの両側に形成し
たソース領域６との合計の幅（ＷT ＋２ＷS ）の割合、
即ち、（ＷT ＋２ＷS ）／ＷC が略１／２に等しいこと
も示されている。
【００３０】この場合、上記割合は０．４〜０．６であ
ることが望ましい。次に、本発明の第２の実施例につい
て説明する。図６には、ベース領域６上に第２の導電型
のバックゲート部１３を形成した縦型電界効果トランジ
スタが示されている。この実施例では、図６に示すよう
に、Ｐベース領域３を形成後、ベース領域６表面にＢＦ
2 を用い加速電圧５０ｋｅＶ、ドーズ量５×１０14〜１
×１０16ｃｍ -3程度でイオン注入を行いバックゲート部
１３を形成している。
ることが望ましい。次に、本発明の第２の実施例につい
て説明する。図６には、ベース領域６上に第２の導電型
のバックゲート部１３を形成した縦型電界効果トランジ
スタが示されている。この実施例では、図６に示すよう
に、Ｐベース領域３を形成後、ベース領域６表面にＢＦ
2 を用い加速電圧５０ｋｅＶ、ドーズ量５×１０14〜１
×１０16ｃｍ -3程度でイオン注入を行いバックゲート部
１３を形成している。
【００３１】このバックゲート部１３はソース領域６、
ベース領域３、エピタキシャル層２からなるＮＰＮの寄
生トランジスタによるセルの破壊防止に役立つものであ
る。即ち前記した縦型電界効果トランジスタのソース・
ドレイン間耐圧を超えた場合、矢印Ｃ方向に電流が流
れ、セルを破壊するがバックゲート部１３を設けたこと
により、寄生トランジスタのｈfeが下がり、矢印方向の
電流を抑制でき、寄生トランジスタによるセルの破壊を
防止する。
ベース領域３、エピタキシャル層２からなるＮＰＮの寄
生トランジスタによるセルの破壊防止に役立つものであ
る。即ち前記した縦型電界効果トランジスタのソース・
ドレイン間耐圧を超えた場合、矢印Ｃ方向に電流が流
れ、セルを破壊するがバックゲート部１３を設けたこと
により、寄生トランジスタのｈfeが下がり、矢印方向の
電流を抑制でき、寄生トランジスタによるセルの破壊を
防止する。
【００３２】なお、その他の工程については第１の実施
例と同様である。次に、本発明の第３の実施例について
説明する。図７〜図９には第１導電型半導体基板１上に
第１導電型エピタキシャル層２を形成し、少なくとも前
記エピタキシャル層２にトレンチＴを形成し、このトレ
ンチＴ内にゲート酸化膜４を介してゲートとなる導電体
５を埋設し、前記トレンチＴの両側に第１導電型ソース
領域６を形成し、前記ソース領域６上にソース電極を形
成すると共に前記半導体基板１にドレイン電極を被着し
た縦型電界効果トランジスタの製造方法において、前記
エピタキシャル層２上に形成した絶縁膜１２と前記導電
体５とをマスク材としてベース領域３とソース領域６と
をセルフアラインで形成した縦型電界効果トランジスタ
が形成されている。
例と同様である。次に、本発明の第３の実施例について
説明する。図７〜図９には第１導電型半導体基板１上に
第１導電型エピタキシャル層２を形成し、少なくとも前
記エピタキシャル層２にトレンチＴを形成し、このトレ
ンチＴ内にゲート酸化膜４を介してゲートとなる導電体
５を埋設し、前記トレンチＴの両側に第１導電型ソース
領域６を形成し、前記ソース領域６上にソース電極を形
成すると共に前記半導体基板１にドレイン電極を被着し
た縦型電界効果トランジスタの製造方法において、前記
エピタキシャル層２上に形成した絶縁膜１２と前記導電
体５とをマスク材としてベース領域３とソース領域６と
をセルフアラインで形成した縦型電界効果トランジスタ
が形成されている。
【００３３】図９（ａ）に示すように第１の実施例と同
様の基板を用い絶縁膜であるＣＶＤ酸化膜１２を１００
０〜５０００Å程度成長させ、リソグラフィーによりパ
ターニング後ＣＶＤ酸化膜１２をエッチングし、レジス
ト除去後Ｓｉエッチングを行いトレンチＴを形成する。
図９（ｂ）に示すようにゲート酸化膜４を形成後ポリシ
リコン５を成長させ、このポリシリコンに不純物を導入
後トレンチＴを埋め込み、このポリシリコン５を半導体
主表面から０．３〜０．６μｍの深さまでエッチバック
する。
様の基板を用い絶縁膜であるＣＶＤ酸化膜１２を１００
０〜５０００Å程度成長させ、リソグラフィーによりパ
ターニング後ＣＶＤ酸化膜１２をエッチングし、レジス
ト除去後Ｓｉエッチングを行いトレンチＴを形成する。
図９（ｂ）に示すようにゲート酸化膜４を形成後ポリシ
リコン５を成長させ、このポリシリコンに不純物を導入
後トレンチＴを埋め込み、このポリシリコン５を半導体
主表面から０．３〜０．６μｍの深さまでエッチバック
する。
【００３４】図９（ａ）に示すように埋め込んだポリシ
リコン５とＣＶＤ酸化膜１２とをマスク材としてボロン
Ｂイオンを用い４５°近傍の角度で回転イオン注入を行
った後熱処理を行いＰベース領域３を形成後、第１の実
施例と同様に砒素Ａｓのイオン注入を行いソース領域６
を形成する。図９（ｂ）に示すように全面に１×１０14
〜５×１０15ｃｍ-3程度のＢをイオン注入し、１０００
℃ １０〜３０分程度の熱処理を行いバックゲート部１
３を形成する。この時Ｓｉエッチングのマスクである酸
化膜除去後に行ってもよいし、イオン注入をＢＦ2 で行
ってもよい。
リコン５とＣＶＤ酸化膜１２とをマスク材としてボロン
Ｂイオンを用い４５°近傍の角度で回転イオン注入を行
った後熱処理を行いＰベース領域３を形成後、第１の実
施例と同様に砒素Ａｓのイオン注入を行いソース領域６
を形成する。図９（ｂ）に示すように全面に１×１０14
〜５×１０15ｃｍ-3程度のＢをイオン注入し、１０００
℃ １０〜３０分程度の熱処理を行いバックゲート部１
３を形成する。この時Ｓｉエッチングのマスクである酸
化膜除去後に行ってもよいし、イオン注入をＢＦ2 で行
ってもよい。
【００３５】その後の工程は第１の実施例と同様であ
る。また、本発明はＮ型（第１導電型はＮ、第２導電型
はＰ）の例を示しているがＰ型でも有効であることは明
白である。Ｐ型の縦型電界効果トランジスタの場合、ベ
ース領域３の形成には燐Ｐイオンをイオン注入し、又ソ
ース領域６を形成する場合にはＢＦ2 イオンをイオン注
入し、バックゲート部１３を形成する場合は、砒素Ａｓ
イオンを注入すればよい。
る。また、本発明はＮ型（第１導電型はＮ、第２導電型
はＰ）の例を示しているがＰ型でも有効であることは明
白である。Ｐ型の縦型電界効果トランジスタの場合、ベ
ース領域３の形成には燐Ｐイオンをイオン注入し、又ソ
ース領域６を形成する場合にはＢＦ2 イオンをイオン注
入し、バックゲート部１３を形成する場合は、砒素Ａｓ
イオンを注入すればよい。
【００３６】
【発明の効果】本発明は上述のように構成したので、以
下の効果を奏する。 （１）ソース領域形成のためのイオン注入を導電体であ
るポリシリコンとマスク材のセルフアラインで行うた
め、ＰＲのずれ等を考慮する必要がない。このため、セ
ルの縮小化が可能になり、これにより単位面積当たりの
オン抵抗を小さくすることが出来る。 （２）ソース領域形成のためのイオン注入をポリシリコ
ンとマスク材のセルフアラインで行うため、ゲートとソ
ース領域の重なりは最小になりしかも、ポリシリコンの
エッチバックの際のマージンを考慮する必要がない。
下の効果を奏する。 （１）ソース領域形成のためのイオン注入を導電体であ
るポリシリコンとマスク材のセルフアラインで行うた
め、ＰＲのずれ等を考慮する必要がない。このため、セ
ルの縮小化が可能になり、これにより単位面積当たりの
オン抵抗を小さくすることが出来る。 （２）ソース領域形成のためのイオン注入をポリシリコ
ンとマスク材のセルフアラインで行うため、ゲートとソ
ース領域の重なりは最小になりしかも、ポリシリコンの
エッチバックの際のマージンを考慮する必要がない。
【００３７】このため、ゲート・ソース間容量を小さく
することが可能になった。 （３）バックゲート部を設けたので、セルの破壊を防止
出来るようになった。
することが可能になった。 （３）バックゲート部を設けたので、セルの破壊を防止
出来るようになった。
【図面の簡単な説明】
【図１】（ａ）はＡ−Ａ’部分からみた本発明の平面断
面図、（ｂ）は断面図である。
面図、（ｂ）は断面図である。
【図２】本発明の動作を示す模式図である。
【図３】（ａ）〜（ｃ）は本発明の第１実施例の工程を
示す図である。
示す図である。
【図４】（ａ）〜（ｃ）は図３の続きの工程を示す図で
ある。
ある。
【図５】本発明と従来技術を比較する図であり、（ａ）
は本発明の断面図、（ｂ）は従来技術の断面図である。
は本発明の断面図、（ｂ）は従来技術の断面図である。
【図６】本発明の第２の実施例を示す断面図である。
【図７】本発明の第３の実施例を示す断面図である。
【図８】（ａ）、（ｂ）は本発明の第３の実施例の工程
を示す図である。
を示す図である。
【図９】（ａ）、（ｂ）は図８に続く工程を示す図であ
る。
る。
【図１０】（ａ）〜（ｃ）は従来の工程を示す図であ
る。
る。
【図１１】（ａ）、（ｂ）は図１０に続く工程を示す図
である。
である。
【図１２】従来技術の平面図である。
【図１３】（ａ）、（ｂ）は従来技術の他の例を示す工
程図である。
程図である。
【図１４】（ａ）、（ｂ）は従来技術による平面図であ
る。
る。
１ Ｎ＋型半導体基板 ２ Ｎ−型エピタキシャル層 ３ Ｐ型ベース領域 ４ ゲート酸化膜 ５ ポリシリコン ６ Ｎ＋ソース領域 ７ 絶縁膜 ８ ソース電極 ９ ドレイン電極 １０ チャンネル １１ 酸化膜 １２ ＣＶＤ酸化膜 １３ バックゲート部 １４ 窒化膜
Claims (8)
- 【請求項１】 第１導電型半導体基板上に第１導電型エ
ピタキシャル層を形成し、前記エピタキシャル層上に第
２導電型のベース領域を形成し、前記少なくともベース
領域にトレンチを形成し、このトレンチ内にゲート酸化
膜を介してゲートとなる導電体を埋設し、前記トレンチ
の両側に第１導電型ソース領域を形成し、前記ソース領
域上にソース電極を形成すると共に前記半導体基板にド
レイン電極を被着した縦型電界効果トランジスタの製造
方法において、 前記トレンチを形成するための絶縁膜と前記導電体とを
マスク材として前記ソース領域をセルフアラインで形成
したことを特徴とする縦型電界効果トランジスタの製造
方法。 - 【請求項２】 第１導電型半導体基板上に第１導電型エ
ピタキシャル層を形成し、少なくとも前記エピタキシャ
ル層にトレンチを形成し、このトレンチ内にゲート酸化
膜を介してゲートとなる導電体を埋設し、前記トレンチ
の両側に第１導電型ソース領域を形成し、前記ソース領
域上にソース電極を形成すると共に前記半導体基板にド
レイン電極を被着した縦型電界効果トランジスタの製造
方法において、 前記トレンチを形成するための絶縁膜と前記導電体とを
マスク材として前記ベース領域とソース領域とをセルフ
アラインで形成したことを特徴とする縦型電界効果トラ
ンジスタの製造方法。 - 【請求項３】 次の工程から形成されることを特徴とす
る縦型電界効果トランジスタの製造方法。 （１） 第１導電型半導体基板上に第１導電型エピタキ
シャル層を形成する第１工程と、（２） 前記エピタキ
シャル層上に第２導電型のベース領域を形成する第２工
程と、（３） 前記エピタキシャル層上に酸化膜を成長
させてこの酸化膜をパターニングする第３工程と、
（４） 前記パターニングされた酸化膜をマスク材とし
て、前記ベース領域にトレンチを形成する第４工程と、
（５） 前記トレンチ内にゲート酸化膜を形成する第５
工程と、（６） 前記ゲート酸化膜で覆われたトレンチ
内にゲート電極となる導電体を堆積する第６工程と、
（７） 前記導電体の上面が前記ベース領域上面より低
くなるまでエッチバックする第７工程と、（８） 前記
導電体とトレンチ形成用の絶縁膜とをマスク材として不
純物をイオン注入し、ソース領域をセルフアラインで形
成する第８工程と、（９） トレンチ内の前記導電体上
に層間絶縁膜を形成する第９工程と、（10） ソース領
域にコンタクトするソース電極と、前記半導体基板に被
着されたドレイン電極を形成する第１０工程。 - 【請求項４】 次の工程から形成されることを特徴とす
る縦型電界効果トランジスタの製造方法。 （１） 第１導電型半導体基板上に第１導電型エピタキ
シャル層を形成する第１工程と、（２） 前記エピタキ
シャル層上に酸化膜を成長させてこの酸化膜をパターニ
ングする第２工程と、（３） 前記パターニングされた
酸化膜をマスク材として、前記ベース領域にトレンチを
形成する第３工程と、（４） 前記トレンチ内にゲート
酸化膜を形成する第４工程と、（５） 前記ゲート酸化
膜で覆われたトレンチ内にゲート電極となる導電体を堆
積する第５工程と、（６） 前記導電体の上面が前記ベ
ース領域上面より低くなるまでエッチバックする第６工
程と、（７） 前記導電体と酸化膜とをマスク材として
不純物をイオン注入し、ベース領域をセルフアラインで
形成する第７工程と、（８） 前記導電体と酸化膜とを
マスク材として不純物をイオン注入し、ソース領域をセ
ルフアラインで形成する第８工程と、（９） トレンチ
内の前記導電体上に層間絶縁膜を形成する第９工程と、
（10） ソース領域にコンタクトするソース電極と、前
記半導体基板に被着されたドレイン電極を形成する第１
０工程。 - 【請求項５】 前記ベース領域上に第２導電型のバック
ゲート部を形成したことを特徴とする請求項１，２，３
又は４記載の縦型電界効果トランジスタの製造方法。 - 【請求項６】 第１導電型半導体基板上に第１導電型エ
ピタキシャル層を形成し、少なくとも前記エピタキシャ
ル層にトレンチを形成し、このトレンチ内にゲート酸化
膜を介してゲートとなる導電体を埋設し、前記トレンチ
の両側に第１導電型ソース領域を形成し、前記ソース領
域上にソース電極を形成すると共に前記半導体基板にド
レイン電極を被着した縦型電界効果トランジスタにおい
て、 前記電界効果トランジスタの１ユニットの幅に対し、前
記トレンチとトレンチの両側に形成したソース領域との
合計の幅の割合は、約４０〜６０％であることを特徴と
する縦型電界効果トランジスタ。 - 【請求項７】 第１導電型半導体基板上に第１導電型エ
ピタキシャル層を形成し、少なくとも前記エピタキシャ
ル層にトレンチを形成し、このトレンチ内にゲート酸化
膜を介してゲートとなる導電体を埋設し、前記トレンチ
の両側に第１導電型ソース領域を形成し、前記ソース領
域上にソース電極を形成すると共に前記半導体基板にド
レイン電極を被着した縦型電界効果トランジスタにおい
て、 前記トレンチの幅に対しソース領域の幅は約８０〜１２
０％であることを特徴とする縦型電界効果トランジス
タ。 - 【請求項８】 第１導電型半導体基板上に第１導電型エ
ピタキシャル層を形成し、少なくとも前記エピタキシャ
ル層にトレンチを形成し、このトレンチ内にゲート酸化
膜を介してゲートとなる導電体を埋設し、前記トレンチ
の両側に第１導電型ソース領域を形成し、前記ソース領
域上にソース電極を形成すると共に前記半導体基板にド
レイン電極を被着した縦型電界効果トランジスタにおい
て、 前記ベース領域上に第２導電型のバックゲート部を形成
したことを特徴とする縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25467197A JP3164030B2 (ja) | 1997-09-19 | 1997-09-19 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25467197A JP3164030B2 (ja) | 1997-09-19 | 1997-09-19 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197685A true JPH1197685A (ja) | 1999-04-09 |
| JP3164030B2 JP3164030B2 (ja) | 2001-05-08 |
Family
ID=17268253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25467197A Expired - Fee Related JP3164030B2 (ja) | 1997-09-19 | 1997-09-19 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164030B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189456A (ja) * | 1999-10-18 | 2001-07-10 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| EP1193765A2 (en) * | 2000-10-02 | 2002-04-03 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2002124674A (ja) * | 2000-07-24 | 2002-04-26 | Fairchild Semiconductor Corp | 埋め込みゲートを有するパワーｍｏｓデバイス |
| JP2004525500A (ja) * | 2000-09-28 | 2004-08-19 | ゼネラル セミコンダクター，インク． | トレンチ二重拡散金属酸化膜半導体セル |
| JP2005109285A (ja) * | 2003-10-01 | 2005-04-21 | Rohm Co Ltd | 半導体デバイス |
| JP2005116649A (ja) * | 2003-10-06 | 2005-04-28 | Matsushita Electric Ind Co Ltd | 縦型ゲート半導体装置およびその製造方法 |
| WO2011108191A1 (ja) * | 2010-03-05 | 2011-09-09 | パナソニック株式会社 | 半導体装置の製造方法および半導体装置 |
| US9553185B2 (en) | 2010-05-27 | 2017-01-24 | Fuji Electric Co., Ltd. | MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309678A (ja) * | 1989-05-24 | 1990-12-25 | Fuji Electric Co Ltd | 絶縁ゲート電界効果型トランジスタの製造方法 |
| JPH0358485A (ja) * | 1989-07-27 | 1991-03-13 | Oki Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ装置の製造方法 |
| JPH05226661A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH0936362A (ja) * | 1995-07-21 | 1997-02-07 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
-
1997
- 1997-09-19 JP JP25467197A patent/JP3164030B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309678A (ja) * | 1989-05-24 | 1990-12-25 | Fuji Electric Co Ltd | 絶縁ゲート電界効果型トランジスタの製造方法 |
| JPH0358485A (ja) * | 1989-07-27 | 1991-03-13 | Oki Electric Ind Co Ltd | 縦型ｍｏｓｆｅｔ装置の製造方法 |
| JPH05226661A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH0936362A (ja) * | 1995-07-21 | 1997-02-07 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189456A (ja) * | 1999-10-18 | 2001-07-10 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| JP2002124674A (ja) * | 2000-07-24 | 2002-04-26 | Fairchild Semiconductor Corp | 埋め込みゲートを有するパワーｍｏｓデバイス |
| JP2004525500A (ja) * | 2000-09-28 | 2004-08-19 | ゼネラル セミコンダクター，インク． | トレンチ二重拡散金属酸化膜半導体セル |
| EP1193765A2 (en) * | 2000-10-02 | 2002-04-03 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| EP1193765A3 (en) * | 2000-10-02 | 2004-09-22 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2005109285A (ja) * | 2003-10-01 | 2005-04-21 | Rohm Co Ltd | 半導体デバイス |
| JP4618766B2 (ja) * | 2003-10-01 | 2011-01-26 | ローム株式会社 | 半導体デバイス |
| JP2005116649A (ja) * | 2003-10-06 | 2005-04-28 | Matsushita Electric Ind Co Ltd | 縦型ゲート半導体装置およびその製造方法 |
| WO2011108191A1 (ja) * | 2010-03-05 | 2011-09-09 | パナソニック株式会社 | 半導体装置の製造方法および半導体装置 |
| US9553185B2 (en) | 2010-05-27 | 2017-01-24 | Fuji Electric Co., Ltd. | MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device |
| US9818845B2 (en) | 2010-05-27 | 2017-11-14 | Fuji Electric Co., Ltd. | MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3164030B2 (ja) | 2001-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3387563B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US5474943A (en) | Method for fabricating a short channel trenched DMOS transistor | |
| JP2837014B2 (ja) | 半導体装置及びその製造方法 | |
| JP4711486B2 (ja) | 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス | |
| US5578508A (en) | Vertical power MOSFET and process of fabricating the same | |
| JP3361922B2 (ja) | 半導体装置 | |
| US8097512B2 (en) | MOSFET having a JFET embedded as a body diode | |
| JP4060706B2 (ja) | ゲート電荷を低減したトレンチ金属酸化膜半導体電界効果トランジスタ素子 | |
| JP4145364B2 (ja) | Ｄｍｏｓ構造及びその製造方法 | |
| JP3915180B2 (ja) | トレンチ型ｍｏｓ半導体装置およびその製造方法 | |
| JP2005510088A (ja) | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス | |
| JPH07263680A (ja) | 半導体装置の製造方法 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| JP3087674B2 (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JP3052918B2 (ja) | 半導体装置 | |
| JP3006531B2 (ja) | 半導体装置の製造方法 | |
| KR100272051B1 (ko) | 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정 | |
| US6858499B2 (en) | Method for fabrication of MOSFET with buried gate | |
| JP2850852B2 (ja) | 半導体装置 | |
| JP3281844B2 (ja) | 半導体装置の製造方法 | |
| JP3164030B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2005536868A (ja) | 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法 | |
| JP3264262B2 (ja) | 半導体装置及びその製造方法 | |
| JP2003046082A (ja) | 半導体装置及びその製造方法 | |
| JP2002184975A (ja) | パワーｍｏｓｆｅｔ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080302 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090302 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140302 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |