JPH0345545B2 - - Google Patents
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- JPH0345545B2 JPH0345545B2 JP57112778A JP11277882A JPH0345545B2 JP H0345545 B2 JPH0345545 B2 JP H0345545B2 JP 57112778 A JP57112778 A JP 57112778A JP 11277882 A JP11277882 A JP 11277882A JP H0345545 B2 JPH0345545 B2 JP H0345545B2
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- 238000001378 electrochemiluminescence detection Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
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- Bipolar Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はエミツタカツプルドロジツクの基準レ
ベルを出力するマスタスライスLSIの基準レベル
供給回路を構成する集積回路に関する。
ベルを出力するマスタスライスLSIの基準レベル
供給回路を構成する集積回路に関する。
(2) 技術の背景
デジタル回路技術の進歩に伴い高速での処理が
要求されている。これらの高速処理にはエミツタ
カツプルドロジツク（以下ECLと呼ぶ）が一般
的によく用いられている。一方、半導体集積回路
の技術の進歩により、ECLのマスタスライスLSI
も実用化されている。このECLマスタスライス
LSIは目的に応じた高速処理が可能であり、さら
に小型になるという特徴を有している。
要求されている。これらの高速処理にはエミツタ
カツプルドロジツク（以下ECLと呼ぶ）が一般
的によく用いられている。一方、半導体集積回路
の技術の進歩により、ECLのマスタスライスLSI
も実用化されている。このECLマスタスライス
LSIは目的に応じた高速処理が可能であり、さら
に小型になるという特徴を有している。
(3) 従来技術と問題点
ECL回路は電圧値によつて入力信号がハイ(H)
レベル、ロー(L)レベルを判別するため基準電圧を
必要とする。またECL回路を駆動するための電
流源を必要とするものもある。そのため、ECL
回路には基準電圧を発生し、さらに駆動用の電流
源を有するバイアス回路が必要である。
レベル、ロー(L)レベルを判別するため基準電圧を
必要とする。またECL回路を駆動するための電
流源を必要とするものもある。そのため、ECL
回路には基準電圧を発生し、さらに駆動用の電流
源を有するバイアス回路が必要である。
従来、マスタスライスLSIにおけるECL回路の
バイアス回路は各セル内に配置され、セル内のゲ
ート回路に基準電圧と駆動用バイアス電流を供給
していた。第１図ａ，ｂはマスタスライスLSIの
セル構成並びにセル内の配置図を示す。LSIのチ
ツプのCHP上に例えば５×５のセルＣが配置し、
その外周にボンデイングパツドBPが配置してい
る。各セルＣは第１図ｂに示す如く４個のゲート
回路Ｇがバイアス回路BCをはさんで構成してな
る。１セルは例えば４個のOR，NORゲートとバ
イアス回路BCからなるその回路によつてOR，
NORゲートが動作する。
バイアス回路は各セル内に配置され、セル内のゲ
ート回路に基準電圧と駆動用バイアス電流を供給
していた。第１図ａ，ｂはマスタスライスLSIの
セル構成並びにセル内の配置図を示す。LSIのチ
ツプのCHP上に例えば５×５のセルＣが配置し、
その外周にボンデイングパツドBPが配置してい
る。各セルＣは第１図ｂに示す如く４個のゲート
回路Ｇがバイアス回路BCをはさんで構成してな
る。１セルは例えば４個のOR，NORゲートとバ
イアス回路BCからなるその回路によつてOR，
NORゲートが動作する。
他の従来の構成においては、LSI外部の回路と
結合する外部用セルとLSI内部での論理処理を行
う内部用セルに分けられ、これらのセルが前述の
バイアス回路をそれぞれ有する。外部用セルは外
部回路とのロジツクレベルを一定に保つため、基
準の電圧レベル値を出力するバイアス回路を有
し、内部用セルは外部回路との結合がないため簡
単なバイアス回路を有していた。
結合する外部用セルとLSI内部での論理処理を行
う内部用セルに分けられ、これらのセルが前述の
バイアス回路をそれぞれ有する。外部用セルは外
部回路とのロジツクレベルを一定に保つため、基
準の電圧レベル値を出力するバイアス回路を有
し、内部用セルは外部回路との結合がないため簡
単なバイアス回路を有していた。
第２図はそのセル構成を示す。インターナルセ
ルINCの外周にエクスターナルセルEXCが配置
し、さらにその外部にボンデイングパツドBPが
配置している。
ルINCの外周にエクスターナルセルEXCが配置
し、さらにその外部にボンデイングパツドBPが
配置している。
第３図は外部用セルEXC、内部用セルINCの
各ゲート回路Ｇが必要とする基準電圧値を発生す
るバイアス回路BCの回路構成を示す。バイアス
回路BCの出力VBBは各ゲート回路の基準入力端
子に入力している。
各ゲート回路Ｇが必要とする基準電圧値を発生す
るバイアス回路BCの回路構成を示す。バイアス
回路BCの出力VBBは各ゲート回路の基準入力端
子に入力している。
第４図ａはバイアス回路BC、ｂ，ｃはゲート
回路Ｇ、ｄは前記バイアス回路、ゲート回路のセ
ル上の構成をそれぞれ示す。バイアス回路BCは
トランジスタTr1′，Tr2′と抵抗r1，r2，r3よりな
りトランジスタによる負帰還回路によつて定電圧
VBBを発生し第４図ｄに示すようにセル上のゲー
ト回路Ｇの中間に配置する。第４図ｂのゲート回
路はトランジスタTrG1，TrG5、抵抗RG1〜RG3
よりなり、トランジスタTrG3，TrG4のベースが
第４図ｄにおける入力GiMであり、トランジスタ
TG1′のエミツタが第４図ｄにおける正出力Ｇ＋、
トランジスタTrG2のエミツタが負出力Ｇ−であ
る。またトランジスタTrG5のベースにバイアス
回路BCの出力VBBが入力する。第４図ｃのゲー
ト回路はｂに示したゲート回路のトランジスタ
TrG3，TrG4，TrG5のエミツタと抵抗RG3間に
トランジスタTrG6を挿入したものであり、その
ゲートは駆動用のバイアス入力VCSとなる。
回路Ｇ、ｄは前記バイアス回路、ゲート回路のセ
ル上の構成をそれぞれ示す。バイアス回路BCは
トランジスタTr1′，Tr2′と抵抗r1，r2，r3よりな
りトランジスタによる負帰還回路によつて定電圧
VBBを発生し第４図ｄに示すようにセル上のゲー
ト回路Ｇの中間に配置する。第４図ｂのゲート回
路はトランジスタTrG1，TrG5、抵抗RG1〜RG3
よりなり、トランジスタTrG3，TrG4のベースが
第４図ｄにおける入力GiMであり、トランジスタ
TG1′のエミツタが第４図ｄにおける正出力Ｇ＋、
トランジスタTrG2のエミツタが負出力Ｇ−であ
る。またトランジスタTrG5のベースにバイアス
回路BCの出力VBBが入力する。第４図ｃのゲー
ト回路はｂに示したゲート回路のトランジスタ
TrG3，TrG4，TrG5のエミツタと抵抗RG3間に
トランジスタTrG6を挿入したものであり、その
ゲートは駆動用のバイアス入力VCSとなる。
前述の従来の方式は複数個のゲート例えば４個
のゲートに１個のバイアス回路から基準電圧を供
給している。この供給方式は複数の基準電圧発生
回路を有するため多くの電力を必要とする問題を
有している。
のゲートに１個のバイアス回路から基準電圧を供
給している。この供給方式は複数の基準電圧発生
回路を有するため多くの電力を必要とする問題を
有している。
理想的には１個のバイアス回路よりチツプ上の
全ゲートに電圧を供給する方式が望まれる。しか
しながら、１つのバイアス回路から直接多数の
ECLに基準電圧を供給する方式では、ECLのス
イツチング動作により基準電圧にノイズがのつて
しまい、このノイズがバイアス回路を介して他の
ECLに影響を及ぼし、動作速度を遅くすること
及びバイアス回路の駆動能力等によつて一つのバ
イアス回路からは前述のように複数個例えば４個
程が供給される。
全ゲートに電圧を供給する方式が望まれる。しか
しながら、１つのバイアス回路から直接多数の
ECLに基準電圧を供給する方式では、ECLのス
イツチング動作により基準電圧にノイズがのつて
しまい、このノイズがバイアス回路を介して他の
ECLに影響を及ぼし、動作速度を遅くすること
及びバイアス回路の駆動能力等によつて一つのバ
イアス回路からは前述のように複数個例えば４個
程が供給される。
(4) 発明の目的
本発明は前記問題を解決するものであり、その
目的は消費する電力が少なく、電源電圧の変動に
よつて誤動作せず且つECLのスイツチング動作
が他のECLの動作速度に影響を及ぼすことのな
いECLのマスタスライスLSIの基準レベル供給回
路を構成する集積回路を提供することにある。
目的は消費する電力が少なく、電源電圧の変動に
よつて誤動作せず且つECLのスイツチング動作
が他のECLの動作速度に影響を及ぼすことのな
いECLのマスタスライスLSIの基準レベル供給回
路を構成する集積回路を提供することにある。
(5) 発明の構成
本発明の特徴とするところは、エミツタ結合論
理ゲートを含む複数の内部セルと、該複数の内部
セルに対して共通に設けられ、所定電圧を発生す
るバイアスセルと、該バイアスセルで発生した該
所定電圧を該内部セルに供給するバイアスバツフ
ア回路とを有し、該所定電圧は該エミツタ結合論
理ゲートにおける基準側トランジスタに印加され
る基準電圧として用いられることを特徴とする集
積回路にある。
理ゲートを含む複数の内部セルと、該複数の内部
セルに対して共通に設けられ、所定電圧を発生す
るバイアスセルと、該バイアスセルで発生した該
所定電圧を該内部セルに供給するバイアスバツフ
ア回路とを有し、該所定電圧は該エミツタ結合論
理ゲートにおける基準側トランジスタに印加され
る基準電圧として用いられることを特徴とする集
積回路にある。
(6) 発明の実施例
以下図面を用いて本発明を詳細に説明する。
第５図は本発明の第１の実施例のセルの構成を
示す。チツプCHP上にエクスターナルセルEXC、
基準電圧発生用バイアスセルSBC、複数のイン
ターナルセルINCが順次配置している。エクスタ
ーナルセルEXCは外部回路との結合用のセルで
あり、そのバイアス電圧はバイアスセルSBCよ
り入力する。インターナルセルINCは内部ロジツ
ク回路におけるセルであり、インターナル用バイ
アスバツフアINBを有している。インターナル
用バイアスバツフアINBはバイアスセルSBCよ
り得られる基準電圧をインターナルセル内のゲー
ト回路に入力するためのバツフア回路である。１
個の基準電圧発生用バイアスセルSBCは複数の
インターナルセルの各バイアスバツフアINBに
基準電圧を出力する。
示す。チツプCHP上にエクスターナルセルEXC、
基準電圧発生用バイアスセルSBC、複数のイン
ターナルセルINCが順次配置している。エクスタ
ーナルセルEXCは外部回路との結合用のセルで
あり、そのバイアス電圧はバイアスセルSBCよ
り入力する。インターナルセルINCは内部ロジツ
ク回路におけるセルであり、インターナル用バイ
アスバツフアINBを有している。インターナル
用バイアスバツフアINBはバイアスセルSBCよ
り得られる基準電圧をインターナルセル内のゲー
ト回路に入力するためのバツフア回路である。１
個の基準電圧発生用バイアスセルSBCは複数の
インターナルセルの各バイアスバツフアINBに
基準電圧を出力する。
第６図は本発明の第２の実施例の回路構成図を
示す。バイアスセルSBC内の基準電圧発生用バ
イアスセルSBCは基準電圧VBB′を発生し、イン
ターナルバツフアINBを介してインターナルセ
ルINC内のゲート回路Ｇに基準電圧VBBを出力す
る。
示す。バイアスセルSBC内の基準電圧発生用バ
イアスセルSBCは基準電圧VBB′を発生し、イン
ターナルバツフアINBを介してインターナルセ
ルINC内のゲート回路Ｇに基準電圧VBBを出力す
る。
第７図は本発明の第３の実施例の回路図を示
す。バイアスセルSBC部は基準電圧発生バイア
ス回路SBCCを構成し、第１の電源VCCと第２の
電源VEEは抵抗R1とトランジスタTr2の直列回路、
抵抗R2，R3とトランジスタTr1と抵抗R4とトラ
ンジスタTr3と抵抗R6の直列回路、トランジスタ
Tr4とダイオードD1，D2と抵抗D9とトランジス
タTr5と抵抗D8とダイオードD3のそれぞれの直列
回路によつて接続しており、さらにインターナル
用バイアスバツフア回路群INBSによつてそれぞ
れトランジスタのTrn0とダイオードDn0，Dn1と
抵抗Rn0とトランジスタTrn1と抵抗Rn1とダイオ
ードDn2の直列回路によつて接続している。ま
た、抵抗R2と抵抗R3の接続点はトランジスタTr4
のベースとトランジスタTr10〜Trn0に、抵抗R1
とトランジスタTr2のコレクタの接続点はトラン
ジスタTr5，Tr1，Tr11〜Trn1のベースにそれぞ
れ接続している。さらにトランジスタTr2のベー
スはトランジスタTr3のコレクタに接続してい
る。トランジスタTr3のエミツタは抵抗R4を介し
てトランジスタTr2のベースに接続し、そのコレ
クタはトランジスタTr1のコレクタに接続してい
る。トランジスタTr2のベースは抵抗R5を介して
電源VEEに接続している。トランジスタTr1のコ
レクタ電流が増加すると当然エミツタ電流も増加
する。エミツタ電流が増加することによりトラン
ジスタTr2のベース電流も増加する。さらに、そ
のコレクタ電流が増加する。これによりトランジ
スタTr1のベース電圧が低下しトランジスタTr1
のコレクタ電流は減少する。すなわち、トランジ
スタTr1，Tr2と抵抗R4は負帰還の回路を構成し
ておりトランジスタTr1のコレクタに流れる電流
はほぼ一定となる。すなわちこの回路構成によつ
て抵抗R2，R3に流れる電流は電源電圧によらず
ほぼ一定となり、トランジスタTr4，Tr10〜Trn0
のベース電流が一定となる。トランジスタTr4，
Tr10〜Trn0のエミツタは第１のバイアス電圧と
して出力しており、前述の理由によりこの出力も
ほぼ一定となる。
す。バイアスセルSBC部は基準電圧発生バイア
ス回路SBCCを構成し、第１の電源VCCと第２の
電源VEEは抵抗R1とトランジスタTr2の直列回路、
抵抗R2，R3とトランジスタTr1と抵抗R4とトラ
ンジスタTr3と抵抗R6の直列回路、トランジスタ
Tr4とダイオードD1，D2と抵抗D9とトランジス
タTr5と抵抗D8とダイオードD3のそれぞれの直列
回路によつて接続しており、さらにインターナル
用バイアスバツフア回路群INBSによつてそれぞ
れトランジスタのTrn0とダイオードDn0，Dn1と
抵抗Rn0とトランジスタTrn1と抵抗Rn1とダイオ
ードDn2の直列回路によつて接続している。ま
た、抵抗R2と抵抗R3の接続点はトランジスタTr4
のベースとトランジスタTr10〜Trn0に、抵抗R1
とトランジスタTr2のコレクタの接続点はトラン
ジスタTr5，Tr1，Tr11〜Trn1のベースにそれぞ
れ接続している。さらにトランジスタTr2のベー
スはトランジスタTr3のコレクタに接続してい
る。トランジスタTr3のエミツタは抵抗R4を介し
てトランジスタTr2のベースに接続し、そのコレ
クタはトランジスタTr1のコレクタに接続してい
る。トランジスタTr2のベースは抵抗R5を介して
電源VEEに接続している。トランジスタTr1のコ
レクタ電流が増加すると当然エミツタ電流も増加
する。エミツタ電流が増加することによりトラン
ジスタTr2のベース電流も増加する。さらに、そ
のコレクタ電流が増加する。これによりトランジ
スタTr1のベース電圧が低下しトランジスタTr1
のコレクタ電流は減少する。すなわち、トランジ
スタTr1，Tr2と抵抗R4は負帰還の回路を構成し
ておりトランジスタTr1のコレクタに流れる電流
はほぼ一定となる。すなわちこの回路構成によつ
て抵抗R2，R3に流れる電流は電源電圧によらず
ほぼ一定となり、トランジスタTr4，Tr10〜Trn0
のベース電流が一定となる。トランジスタTr4，
Tr10〜Trn0のエミツタは第１のバイアス電圧と
して出力しており、前述の理由によりこの出力も
ほぼ一定となる。
トランジスタTr4，Tr10〜Trn0のエミツタには
ダイオードD1，D2，D10〜Dn0，D11〜Dn1が接続
されて第２バイアス電圧として出力しており、こ
の電圧も当然の結果ほぼ一定となる。例えば第１
の電源電圧が約−1.3Vであるならば第２の電源
電圧は約−2.8Vとなる。
ダイオードD1，D2，D10〜Dn0，D11〜Dn1が接続
されて第２バイアス電圧として出力しており、こ
の電圧も当然の結果ほぼ一定となる。例えば第１
の電源電圧が約−1.3Vであるならば第２の電源
電圧は約−2.8Vとなる。
トランジスタTr5，Tr11〜TRn1のエミツタは
第３の電源電圧として出力している。この電圧も
ほぼ一定となり、第１の電源電圧が約−1.3Vの
ときには約−3.7Vを出力する。
第３の電源電圧として出力している。この電圧も
ほぼ一定となり、第１の電源電圧が約−1.3Vの
ときには約−3.7Vを出力する。
トランジスタTR3は温度補償用のトランジスタ
であり、ダイオードD3と関係して温度補償を行
う。例えばチツプ上のダイオードの接合面積とト
ランジスタのエミツタ−ベース間の接合面積を変
えて、そこに流れる電流が温度によつて変化する
ことにより補償を行つている。前述の補償はダイ
オードの接合、トランジスタのエミツタ−ベース
間の接合に流れる電流密度によつて温度特性が変
化することを利用したものである。これらの動作
は1973年10月発行のIEEEジヤーナルオブソリツ
ドステートサーキツトの362頁乃至367頁に掲載の
論文「従来のECLの欠点を除去した完全補償
ECL」（著者ミラー、オウエンズ及びフエルホフ
シユタツト）に開示さている。
であり、ダイオードD3と関係して温度補償を行
う。例えばチツプ上のダイオードの接合面積とト
ランジスタのエミツタ−ベース間の接合面積を変
えて、そこに流れる電流が温度によつて変化する
ことにより補償を行つている。前述の補償はダイ
オードの接合、トランジスタのエミツタ−ベース
間の接合に流れる電流密度によつて温度特性が変
化することを利用したものである。これらの動作
は1973年10月発行のIEEEジヤーナルオブソリツ
ドステートサーキツトの362頁乃至367頁に掲載の
論文「従来のECLの欠点を除去した完全補償
ECL」（著者ミラー、オウエンズ及びフエルホフ
シユタツト）に開示さている。
前述の回路において、第１のバイアス電圧は
ECL回路のＨレベル、Ｌレベルを判別する基準
電圧として用いられる。第２のバイアス電圧は
ECLの入力が複数個直列接続した場合、すなわ
ちシリーズゲートの場合の基準電圧である。第３
のバイアス電圧は各ゲート回路を動作させるため
のバイアス用として用いられる。なお、第２、第
３のバイアス電圧は使用する各ゲート回路によつ
ては必要としない場合がある。
ECL回路のＨレベル、Ｌレベルを判別する基準
電圧として用いられる。第２のバイアス電圧は
ECLの入力が複数個直列接続した場合、すなわ
ちシリーズゲートの場合の基準電圧である。第３
のバイアス電圧は各ゲート回路を動作させるため
のバイアス用として用いられる。なお、第２、第
３のバイアス電圧は使用する各ゲート回路によつ
ては必要としない場合がある。
バイアスバツフア回路群INBSは複数のバイア
スバツフアINBよりなり、１個のバイアス回路
INBはトランジスタTrn0，Trn1、ダイオード
Dn0、Dn1，Dn2、抵抗Rn0，Rn1よりなる。この
バイアスバツフア回路群INBSの動作について
は、前述したが更に詳しく説明すると、トランジ
スタTr10〜Trn0はエミツタホロアを構成し、エ
ミツタが内部セルの基準電圧の出力端子となつて
いる。エミツタホロアであるので、このトランジ
スタは電流増幅動作で電圧利得はほぼ１となり、
電圧BB′とほぼ等しい電圧を出力する。トランジ
スタTr11〜Trn1もエミツタホロアを構成し、電
圧VCS′が印加されているので、そのエミツタは
その電圧にほぼ等しい電圧出が出力する。すなわ
ち、外部用基準電圧出力も同様の回路を有してお
り内部セル用基準電圧並びにバイアス電圧と外部
用基準電圧電圧はほぼ等しい電圧値となる。
スバツフアINBよりなり、１個のバイアス回路
INBはトランジスタTrn0，Trn1、ダイオード
Dn0、Dn1，Dn2、抵抗Rn0，Rn1よりなる。この
バイアスバツフア回路群INBSの動作について
は、前述したが更に詳しく説明すると、トランジ
スタTr10〜Trn0はエミツタホロアを構成し、エ
ミツタが内部セルの基準電圧の出力端子となつて
いる。エミツタホロアであるので、このトランジ
スタは電流増幅動作で電圧利得はほぼ１となり、
電圧BB′とほぼ等しい電圧を出力する。トランジ
スタTr11〜Trn1もエミツタホロアを構成し、電
圧VCS′が印加されているので、そのエミツタは
その電圧にほぼ等しい電圧出が出力する。すなわ
ち、外部用基準電圧出力も同様の回路を有してお
り内部セル用基準電圧並びにバイアス電圧と外部
用基準電圧電圧はほぼ等しい電圧値となる。
(7) 発明の効果
前述より明らかなように本発明は複数個のゲー
トセルに一つの基準電圧発生機能を有するバイア
スセルSBCを有し、そのバイアス回路の基準電
圧出力をバイアスバツフア回路を介して各ゲート
回路Ｇに電圧供給するものであり、従来のものと
比較してバイアス回路の数が少なく、消費電力が
低下している。また、ECLのスイツチング動作
が他のECLの動作速度に影響を及ぼすことを防
止する。さらに、本発明によれば基準電圧発生回
路の数も少なくなつているので電源変動に対する
LSIの信頼性も高くなる。
トセルに一つの基準電圧発生機能を有するバイア
スセルSBCを有し、そのバイアス回路の基準電
圧出力をバイアスバツフア回路を介して各ゲート
回路Ｇに電圧供給するものであり、従来のものと
比較してバイアス回路の数が少なく、消費電力が
低下している。また、ECLのスイツチング動作
が他のECLの動作速度に影響を及ぼすことを防
止する。さらに、本発明によれば基準電圧発生回
路の数も少なくなつているので電源変動に対する
LSIの信頼性も高くなる。
第１図、第２図は従来のチツプにおけるセル構
成図、第３図はバイアス供給の回路構成図、第４
図ａはバイアス回路、第４図ｂ，ｃはゲート回
路、第４図ｄはセル上のバイアス回路、ゲート回
路の配置構成図、第５図は本発明の第１の実施例
のセル配置構成図、第６図は本発明の第２の実施
例のバイアス供給の回路構成図、第７図は本発明
の第３の実施例のバイアス回路図である。 EXC……エクスターナルセル、SBC……バイ
アスセル、バイアス回路、INB……インターナ
ルバツフア、Ｇ……ゲート回路、R1〜R8，R10〜
Rn0，R11〜Rn1……抵抗、D1〜D3，D10〜Dn0，
D11〜Dn1，D12〜Dn2……ダイオード、Tr1〜
Tr5，Tr10〜Trn0，Tr11〜Trn1……トランジス
タ。
成図、第３図はバイアス供給の回路構成図、第４
図ａはバイアス回路、第４図ｂ，ｃはゲート回
路、第４図ｄはセル上のバイアス回路、ゲート回
路の配置構成図、第５図は本発明の第１の実施例
のセル配置構成図、第６図は本発明の第２の実施
例のバイアス供給の回路構成図、第７図は本発明
の第３の実施例のバイアス回路図である。 EXC……エクスターナルセル、SBC……バイ
アスセル、バイアス回路、INB……インターナ
ルバツフア、Ｇ……ゲート回路、R1〜R8，R10〜
Rn0，R11〜Rn1……抵抗、D1〜D3，D10〜Dn0，
D11〜Dn1，D12〜Dn2……ダイオード、Tr1〜
Tr5，Tr10〜Trn0，Tr11〜Trn1……トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ エミツタ結合論理ゲートを含む複数の内部セ
ルと、 該複数の内部セルに対して共通に設けられ、所
定電圧を発生するバイアスセルと、 該バイアスセルで発生した該所定電圧を該内部
セルに供給するバイアスバツフア回路とを有し、 該所定電圧は該エミツタ結合論理ゲートにおけ
る基準側トランジスタに印加される基準電圧とし
て用いられることを特徴とする集積回路。 ２ 前記所定電圧は、前記エミツタ結合論理ゲー
トの駆動電圧として用いられるように構成されて
いることを特徴とする特許請求の範囲第１項記載
の集積回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112778A JPS594065A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
| DE8383303805T DE3381460D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte halbleiterschaltungsanordnung. |
| DE89202020T DE3382727D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| DE89202021T DE3382726D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| EP89202021A EP0344873B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| EP83303805A EP0098173B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| EP89202020A EP0348017B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| US07/229,724 US4904887A (en) | 1982-06-30 | 1988-08-04 | Semiconductor integrated circuit apparatus |
| US07/325,913 US4891729A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus |
| US07/325,914 US4952997A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus with internal and external bonding pads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112778A JPS594065A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594065A JPS594065A (ja) | 1984-01-10 |
| JPH0345545B2 true JPH0345545B2 (ja) | 1991-07-11 |
Family
ID=14595258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112778A Granted JPS594065A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594065A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120066B2 (ja) * | 1986-06-11 | 1995-12-20 | キヤノン株式会社 | 現像剤および現像方法 |
| JP2653046B2 (ja) * | 1987-03-16 | 1997-09-10 | 株式会社デンソー | リニアアレイ |
| JPH02134845A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | Ｅｃｌ型半導体集積回路装置 |
| JP2842597B2 (ja) * | 1988-11-28 | 1999-01-06 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3079515B2 (ja) * | 1991-01-29 | 2000-08-21 | 株式会社東芝 | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US6050111A (en) * | 1997-02-26 | 2000-04-18 | Nippon Mayer Co., Ltd. | Guide drive device in warp knitting machine |
| CN111901904B (zh) * | 2020-08-05 | 2022-07-19 | 大陆汽车电子(长春)有限公司 | 可加热玻璃的除霜控制方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-06-30 JP JP57112778A patent/JPS594065A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594065A (ja) | 1984-01-10 |
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