JP2608422B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に、信号のレ
ベル変換を行う出力回路において、高耐圧性，高速性，
高集積性に優れた特性を有する出力回路に関する。
ベル変換を行う出力回路において、高耐圧性，高速性，
高集積性に優れた特性を有する出力回路に関する。
バイポーラトランジスタとCMOSを基本回路内で複合
し、CMOSの低消費電力性・高集積性とバイポーラトラン
ジスタの高速性を兼ね備えたLSIを実現しようという狙
いで、バイポーラ・CMOS複合技術が開発されている。こ
のバイポーラ・CMOS複合技術はメモリ，ゲートアレイな
どに応用されており、既に製品が各社より発表されてい
る。このバイポーラ・CMOS複合技術によるゲートアレイ
に用いられる出力回路は、例えば日経エレクトロニクス
（‘85,8,12,p196）に開示されている。この回路図を第
２図に示す。基本的な動作は以下の通りである。内部回
路の出力信号を201のCMOSインバータに入力する。この
インバータは内部回路の信号を電源電圧までフル振幅さ
せるための増幅回路である。インバータ201の出力は202
のPMOSトランジスタと203,204のNMOSトランジスタに送
られ、それぞれのMOSトランジスタは205,206のバイポー
ラトランジスタを駆動する。例えば入力端子207に“H"
が入力されるとインバータ201によつて入力は反転し
“L"となる。したがつて202のPMOSはオン、203,204のNM
OSはオフとなり、205のNPNトランジスタはオン、206のN
PNトランジスタはオフとなり、結局208の出力は“H"と
なる。逆に、入力207に“L"が入力するとインバータ201
によつて入力が反転し“H"となる。したがって、202のP
MOSはオフ、203,204のNMOSはオンとなり、205のNPNトラ
ンジスタはオフ、206のNPNトランジスタはオンとなり、
結局208の出力は“L"となる。このように、従来の出力
回路は、内部信号をCMOSで受け、CMOSによつてバイポー
ラを駆動することによつて相補動作を行い、低消費電力
化を達成していた。
し、CMOSの低消費電力性・高集積性とバイポーラトラン
ジスタの高速性を兼ね備えたLSIを実現しようという狙
いで、バイポーラ・CMOS複合技術が開発されている。こ
のバイポーラ・CMOS複合技術はメモリ，ゲートアレイな
どに応用されており、既に製品が各社より発表されてい
る。このバイポーラ・CMOS複合技術によるゲートアレイ
に用いられる出力回路は、例えば日経エレクトロニクス
（‘85,8,12,p196）に開示されている。この回路図を第
２図に示す。基本的な動作は以下の通りである。内部回
路の出力信号を201のCMOSインバータに入力する。この
インバータは内部回路の信号を電源電圧までフル振幅さ
せるための増幅回路である。インバータ201の出力は202
のPMOSトランジスタと203,204のNMOSトランジスタに送
られ、それぞれのMOSトランジスタは205,206のバイポー
ラトランジスタを駆動する。例えば入力端子207に“H"
が入力されるとインバータ201によつて入力は反転し
“L"となる。したがつて202のPMOSはオン、203,204のNM
OSはオフとなり、205のNPNトランジスタはオン、206のN
PNトランジスタはオフとなり、結局208の出力は“H"と
なる。逆に、入力207に“L"が入力するとインバータ201
によつて入力が反転し“H"となる。したがって、202のP
MOSはオフ、203,204のNMOSはオンとなり、205のNPNトラ
ンジスタはオフ、206のNPNトランジスタはオンとなり、
結局208の出力は“L"となる。このように、従来の出力
回路は、内部信号をCMOSで受け、CMOSによつてバイポー
ラを駆動することによつて相補動作を行い、低消費電力
化を達成していた。
上記従来技術は、5V電源系に使用されるものであり、
電源の電位差が大きくなつた場合のデバイスの耐圧の点
についての配慮がなされておらず、例えば10Vの電位差
を有する電源系において使用した場合には、デバイスの
耐圧上の問題から回路の信頼性が落ちる。あるいは最悪
の場合には回路の誤動作に到るといつた問題があつた。
電源の電位差が大きくなつた場合のデバイスの耐圧の点
についての配慮がなされておらず、例えば10Vの電位差
を有する電源系において使用した場合には、デバイスの
耐圧上の問題から回路の信頼性が落ちる。あるいは最悪
の場合には回路の誤動作に到るといつた問題があつた。
以下、従来技術の問題点を詳しく述べる。第２図に示
す従来回路は5V単一電源で使用するLSI用に開発されて
おり、5V単一電源で使用する限りでは、マージンを含め
ても耐圧上の問題はない。しかし、10V以上の電位差を
有する電源系で使用すると、以下で説明するように、耐
圧上の問題が生じる。第３図（ａ）は、１チツプ内に、
＋5Vと、−5.2Vの２電源を有するLSIの電源構成を示し
ている。１は高電位の電源線であり、＋5Vの電位を有す
る。２はGND線であり、３は低電位の電源線で−5.2Vの
電位を有する。このような電源構成は、例えば１チツプ
内にECLの信号レベルとTTLあるいはCMOSの信号レベルが
混在する場合に必要となる。301は内部回路であり、バ
イポーラトランジスタとPMOS,NMOSが混在した回路を構
成している。304,305はそれぞれECLの入力回路，出力回
路である。チツプ外からのECL信号を304で入力し、306
のレベル変換回路によつて内部信号に変換する。また、
内部信号は307のレベル変換回路でレベル変換し、305で
ECL信号をチツプ外に出力する。302,303はそれぞれTTL
あるいはCMOSの入力回路，出力回路である。TTLレベル
の外部信号は302の入力回路からチツプ内に入り303の出
力回路からチツプ外に出力される。このような電源構成
をとることによつて、ECL/TTL入出力回路が１チツプ内
に混在するLSIが実現する。しかしながら、かかる電源
構成においては、以下の問題が生じる。第３図（ｂ）は
LSIの縦断面構造を示している。404はＰ型基板、401は
バイポーラトランジスタ、402はPMOS、403はNMOS、405
はコレクタ、406はPMOSのＮウエル、407はPMOSのソー
ス、408はNMOSのドレインである。同図（ａ）に示した
電源構成をとつた場合、Ｐ型基板404はPN接合アイソレ
ーシヨンをとるために、最も低い電位レベルである低電
位の電源（−5.2V）線３に接続される。一方、同図
（ａ）の内部回路301あるいは入出力回路302,303で用い
られるバイポーラトランジスタ401とPMOS402,NMOS403に
は以下の電圧が印加される。すなわち、バイポーラトラ
ンジスタ401のコレクタ405には＋5V、PMOS402のソース4
07には＋5V、同じくPMOSのＮウエル406には＋5V、NMOS4
03のドレイン408には＋5Vが印加される。この時、405と
404,406と404,408と404の間には10.2V、電源電位の変動
による最悪の場合には10.2V以上の電圧がかかる。この
中でバイポーラのコレクタ405と基板404との間の耐圧、
およびPMOSのウエル406と基板404との間の耐圧は十分高
く、問題は生じない。しかし、NMOS403のドレイン408と
基板404との間の耐圧は十分高いとはいえず、安定なデ
バイス特性が期待できない。このNMOSの耐圧が問題とな
るのは第３図（ａ）のTTL入力回路302、レベル変換回路
306,307、内部回路301、TTL出力回路303である。その他
の回路304,305のNMOSのドレインは0V以下の電圧しかか
からないので耐圧の問題は生じない。このように、第３
図のような電源構成とした場合には、NMOSの耐圧が問題
となる。また、電源構成を第４図（ａ）のようにするこ
とが考えられる。内部回路301は第２の電源線３とGND線
２に接続する。チツプ外部のECL信号は入力回路304で内
部信号に変換し、内部信号は出力回路305でチツプ外部
に出力する。TTL信号は入力回路302に入力し、レベル変
換回路306にて内部信号に変換する。内部信号はレベル
変換回路307にてレベル変換し、出力回路303にてチツプ
外部に出力する。かかる電源構成においては、ECL入力
回路304,内部回路301,ECL出力回路305は第２の電源線３
とGND線２に接続されており、これらの回路にかかる最
大の電圧は5.2Vであるので、電源バラツキを考慮しても
耐圧上の問題は生じない。しかしながら、TTL入力回路3
02およびレベル変換回路306,TTL出力回路303およびレベ
ル変換回路307においては、同図（ｂ）のNMOS403のドレ
イン408に＋5Vの電圧がかかるので、基板404（−5.2V）
との間に10.2Vの電位差を生じ、NMOSのドレイン−基板
間耐圧が問題となる。したがつて、第４図（ａ）の電源
構成の場合には、302入力回路、306,307のレベル変換回
路、303の出力回路は耐圧上の問題からNMOSを使用した
回路構成にすることはできない。よつて、出力回路303
に第２図に示すNMOSを用いた従来回路を使用することは
できない。
す従来回路は5V単一電源で使用するLSI用に開発されて
おり、5V単一電源で使用する限りでは、マージンを含め
ても耐圧上の問題はない。しかし、10V以上の電位差を
有する電源系で使用すると、以下で説明するように、耐
圧上の問題が生じる。第３図（ａ）は、１チツプ内に、
＋5Vと、−5.2Vの２電源を有するLSIの電源構成を示し
ている。１は高電位の電源線であり、＋5Vの電位を有す
る。２はGND線であり、３は低電位の電源線で−5.2Vの
電位を有する。このような電源構成は、例えば１チツプ
内にECLの信号レベルとTTLあるいはCMOSの信号レベルが
混在する場合に必要となる。301は内部回路であり、バ
イポーラトランジスタとPMOS,NMOSが混在した回路を構
成している。304,305はそれぞれECLの入力回路，出力回
路である。チツプ外からのECL信号を304で入力し、306
のレベル変換回路によつて内部信号に変換する。また、
内部信号は307のレベル変換回路でレベル変換し、305で
ECL信号をチツプ外に出力する。302,303はそれぞれTTL
あるいはCMOSの入力回路，出力回路である。TTLレベル
の外部信号は302の入力回路からチツプ内に入り303の出
力回路からチツプ外に出力される。このような電源構成
をとることによつて、ECL/TTL入出力回路が１チツプ内
に混在するLSIが実現する。しかしながら、かかる電源
構成においては、以下の問題が生じる。第３図（ｂ）は
LSIの縦断面構造を示している。404はＰ型基板、401は
バイポーラトランジスタ、402はPMOS、403はNMOS、405
はコレクタ、406はPMOSのＮウエル、407はPMOSのソー
ス、408はNMOSのドレインである。同図（ａ）に示した
電源構成をとつた場合、Ｐ型基板404はPN接合アイソレ
ーシヨンをとるために、最も低い電位レベルである低電
位の電源（−5.2V）線３に接続される。一方、同図
（ａ）の内部回路301あるいは入出力回路302,303で用い
られるバイポーラトランジスタ401とPMOS402,NMOS403に
は以下の電圧が印加される。すなわち、バイポーラトラ
ンジスタ401のコレクタ405には＋5V、PMOS402のソース4
07には＋5V、同じくPMOSのＮウエル406には＋5V、NMOS4
03のドレイン408には＋5Vが印加される。この時、405と
404,406と404,408と404の間には10.2V、電源電位の変動
による最悪の場合には10.2V以上の電圧がかかる。この
中でバイポーラのコレクタ405と基板404との間の耐圧、
およびPMOSのウエル406と基板404との間の耐圧は十分高
く、問題は生じない。しかし、NMOS403のドレイン408と
基板404との間の耐圧は十分高いとはいえず、安定なデ
バイス特性が期待できない。このNMOSの耐圧が問題とな
るのは第３図（ａ）のTTL入力回路302、レベル変換回路
306,307、内部回路301、TTL出力回路303である。その他
の回路304,305のNMOSのドレインは0V以下の電圧しかか
からないので耐圧の問題は生じない。このように、第３
図のような電源構成とした場合には、NMOSの耐圧が問題
となる。また、電源構成を第４図（ａ）のようにするこ
とが考えられる。内部回路301は第２の電源線３とGND線
２に接続する。チツプ外部のECL信号は入力回路304で内
部信号に変換し、内部信号は出力回路305でチツプ外部
に出力する。TTL信号は入力回路302に入力し、レベル変
換回路306にて内部信号に変換する。内部信号はレベル
変換回路307にてレベル変換し、出力回路303にてチツプ
外部に出力する。かかる電源構成においては、ECL入力
回路304,内部回路301,ECL出力回路305は第２の電源線３
とGND線２に接続されており、これらの回路にかかる最
大の電圧は5.2Vであるので、電源バラツキを考慮しても
耐圧上の問題は生じない。しかしながら、TTL入力回路3
02およびレベル変換回路306,TTL出力回路303およびレベ
ル変換回路307においては、同図（ｂ）のNMOS403のドレ
イン408に＋5Vの電圧がかかるので、基板404（−5.2V）
との間に10.2Vの電位差を生じ、NMOSのドレイン−基板
間耐圧が問題となる。したがつて、第４図（ａ）の電源
構成の場合には、302入力回路、306,307のレベル変換回
路、303の出力回路は耐圧上の問題からNMOSを使用した
回路構成にすることはできない。よつて、出力回路303
に第２図に示すNMOSを用いた従来回路を使用することは
できない。
本発明は、かかる問題点を鑑み、高耐圧でかつ低消費
電力性・高速性を有する出力回路を提供することを目的
としている。
電力性・高速性を有する出力回路を提供することを目的
としている。
上記問題点は、PMOSトランジスタ,NMOSトランジス
タ、バイポーラトランジスタを含み同一半導体基板上に
形成した反応体集積回路装置において、該半導体基板の
電位である第１電位と、該第１電位より高い第２電位
と、該第２電位より高い第３電位とを印加され、前記第
２電位の電源線と前記第３電位の電源線の間にPMOSトラ
ンジスタとバイポーラトランジスタにより構成した回路
を有する半導体集積回路装置によつて解決される。
タ、バイポーラトランジスタを含み同一半導体基板上に
形成した反応体集積回路装置において、該半導体基板の
電位である第１電位と、該第１電位より高い第２電位
と、該第２電位より高い第３電位とを印加され、前記第
２電位の電源線と前記第３電位の電源線の間にPMOSトラ
ンジスタとバイポーラトランジスタにより構成した回路
を有する半導体集積回路装置によつて解決される。
以下、本発明の実施例を第１図，第５図を用いて説明
する。
する。
第１図は本発明にかかわる第１実施例を示す。第１図
（ａ）において、101,102はPMOS、103,104はNPNトラン
ジスタである。PMOS101はNPNトランジスタ103のベース
電流を供給し、103は駆動する。PMOS102はNPNトランジ
スタ104のベース電流を供給し、104を駆動する。入力段
はMOSで構成しているので入力インピーダンスが高く、
出力段はバイポーラトランジスタで構成しているので出
力インピーダンスが小さく駆動力が高い。この回路はPM
OSおよびNPNトランジスタによつて構成されているの
で、第４図に示す電源構成にし基板電位を−5.2Vにして
も、耐圧上の問題は生じない。なぜならば、耐圧上の問
題を有するのは、基板とNMOSのドレイン間のみであり、
バイポーラのコレクタと基板間、あるいはPMOSのＮウエ
ルと基板間は十分に高い耐圧を有しているからである。
したがつて、第１図（ａ）に示す回路構成とすれば、高
耐圧化という第１の目的は達成される。次に、低消費電
力性を得るために、NPNトランジスタ103とNPNトランジ
スタ104が相補動作する必要がある。103と104が相補動
作するためには、PMOS101のゲート端子105とPMOS102の
ゲート端子106の相補信号を入力すればよい。そこで、
端子105,106に差動回路の出力端子を接続する。第１図
（ｂ）にこの回路を示す。108は差動回路、109は入力端
子、110,111はNPNトランジスタである。回路動作は以下
のごとくである。入力端子109に“H"が入力すると、NPN
トランジスタ110はオン、NPNトランジスタ111はオフと
なる。すると110のコレクタ106は“L"、111のコレクタ1
05は“H"となる。105,106はそれぞれPMOS101と102のゲ
ートに接続されるので、PMOS 101はオフ、102はオンと
なる。したがつて、NPNトランジスタ103はオフ、104は
オンとなり、出力107は“L"となる。一方、入力109に
“L"が入力すると、110はオフ、111はオンとなり、106
は“H"、105は“L"となる。したがつて、101と103はオ
ン、102と104はオフとなり、出力107は“H"となる。こ
のように、入力段に作動回路を接続することによつて、
相補動作が可能となり、出力段には直流電流がないので
低消費電力化が達成される。また、出力段にはトーテム
ポール構成のバイポーラトランジスタを使用しているの
で作動回路部にも耐圧上の問題は生ぜず、出力インピー
ダンスが小さく負荷駆動力が高いので高速である。ま
た、トーテムバイポーラはPMOSで駆動するので、回路は
非常に小型となる。
（ａ）において、101,102はPMOS、103,104はNPNトラン
ジスタである。PMOS101はNPNトランジスタ103のベース
電流を供給し、103は駆動する。PMOS102はNPNトランジ
スタ104のベース電流を供給し、104を駆動する。入力段
はMOSで構成しているので入力インピーダンスが高く、
出力段はバイポーラトランジスタで構成しているので出
力インピーダンスが小さく駆動力が高い。この回路はPM
OSおよびNPNトランジスタによつて構成されているの
で、第４図に示す電源構成にし基板電位を−5.2Vにして
も、耐圧上の問題は生じない。なぜならば、耐圧上の問
題を有するのは、基板とNMOSのドレイン間のみであり、
バイポーラのコレクタと基板間、あるいはPMOSのＮウエ
ルと基板間は十分に高い耐圧を有しているからである。
したがつて、第１図（ａ）に示す回路構成とすれば、高
耐圧化という第１の目的は達成される。次に、低消費電
力性を得るために、NPNトランジスタ103とNPNトランジ
スタ104が相補動作する必要がある。103と104が相補動
作するためには、PMOS101のゲート端子105とPMOS102の
ゲート端子106の相補信号を入力すればよい。そこで、
端子105,106に差動回路の出力端子を接続する。第１図
（ｂ）にこの回路を示す。108は差動回路、109は入力端
子、110,111はNPNトランジスタである。回路動作は以下
のごとくである。入力端子109に“H"が入力すると、NPN
トランジスタ110はオン、NPNトランジスタ111はオフと
なる。すると110のコレクタ106は“L"、111のコレクタ1
05は“H"となる。105,106はそれぞれPMOS101と102のゲ
ートに接続されるので、PMOS 101はオフ、102はオンと
なる。したがつて、NPNトランジスタ103はオフ、104は
オンとなり、出力107は“L"となる。一方、入力109に
“L"が入力すると、110はオフ、111はオンとなり、106
は“H"、105は“L"となる。したがつて、101と103はオ
ン、102と104はオフとなり、出力107は“H"となる。こ
のように、入力段に作動回路を接続することによつて、
相補動作が可能となり、出力段には直流電流がないので
低消費電力化が達成される。また、出力段にはトーテム
ポール構成のバイポーラトランジスタを使用しているの
で作動回路部にも耐圧上の問題は生ぜず、出力インピー
ダンスが小さく負荷駆動力が高いので高速である。ま
た、トーテムバイポーラはPMOSで駆動するので、回路は
非常に小型となる。
以上の説明で明らかなように、本発明にかかわる回路
は、PMOSとNPNバイポーラ構成により、高耐圧化を達成
し、かつ入力段に差動回路を用いることにより、相補動
作を行い低消費電力化を達成している。
は、PMOSとNPNバイポーラ構成により、高耐圧化を達成
し、かつ入力段に差動回路を用いることにより、相補動
作を行い低消費電力化を達成している。
次に、第２実施例を第５図により説明する。なお、第
２実施例は第４図（ａ）に示した電源構成におけるレベ
ル変換回路307および出力回路303を実現したものであ
る。したがつて、本実施例による出力回路は、低電位の
電源−5.2VとGNDの間で動作する内部回路の信号を高電
位の電源＋5VとGNDの間にあるTTLレベルの信号として出
力するものである。以上のことを前提として、以下回路
構成および回路動作を説明する。回路は大きく分けて入
力部507,レベルシフト部508,出力部509より構成され
る。入力部の電源端子505はGNDに接続され、電源端子50
6は低電位の電源（−5.2V）に接続される。入力端子501
には内部回路からの信号が入力される。内部信号のロウ
レベルVILは−5.2V、ハイレベルVILは0Vかあるいはこれ
に近い振幅の信号である。入力部507によつて、入力信
号は約0.8V振幅の信号に変換する。入力部の出力109に
は変換後の約0.8V振幅の信号が現われる。このように、
約5Vの振幅を持つ内部回路信号を入力部の出力109で約
0.8Vの振幅に変換する理由は、NPNトランジスタ110のベ
ース・エミツタ間にかかる逆バイアスを最小限に抑える
ためである。入力部の電源端子505と電源端子506との間
には、CMOSインバータを構成する一対のPMOSトランジス
タとNMOSトランジスタとが設けられ、このNMOSトランジ
スタのソースは互いに並列接続された抵抗とベース・エ
ミッタ間を短絡したNPNトランジスタとを介して電源端
子506に接続されている。このNPNトランジスタのベース
・コレクタ間容量（キャパシタンス）は、動作速度の向
上のためのスピードアップコンデンサとして作用し、入
力部507の出力立下り特性を改善する。次にレベルシフ
ト部の電源端子504は高電位の電源（＋5V）に接続さ
れ、電源端子506は低電位の電源（−5.2V）に接続され
る。このレベルシフト部508においては、入力部の出力1
09信号をレベルシフトして増幅するとともに、相補信号
を作つている。GNDより低い電位であり、かつ振幅が約
0.8Vの109の信号が、105,106では約5Vの振幅を持つ正の
電位の振幅に変換される。105と106の信号は互いに反転
している。最後に、出力部509の電源端子504は高電位の
電源（＋5V）に接続され、電源端子505はGNDに接続され
る。出力部509はバツフア回路であり、105,106の相補信
号を、シングルエンド出力する。出力端子107にはTTLレ
ベルの信号が出力される。PMOS503と507の働きについて
は後述する。回路構成は以上のごとくであり、回路動作
を以下説明する。なお、以下の説明において、入力信号
“H"レベル“L"レベルと入力部507の出力109の“H"レベ
ル“L"レベルとレベルシフト部の出力105,106の“H"レ
ベル“L"レベルと出力信号の“H"レベル“L"レベルはそ
れぞれ値が異なるが、簡単のために、それぞれの“H"レ
ベルはすべて“H"、それぞれの“L"レベルはすべて“L"
と記す。入力端子501に“H"が入ると、109は“L"とな
る。よつて、110はオフ、111はオンとなり、106は
“H"、105は“L"となる。101がオンとなるので103はオ
ン、507,102はオフとなるので104はオフ、したがつて出
力端子107には“H"が出力される。また、入力端子501に
“L"が入力すると、109は“H"となり、110はオン、111
はオフする。よつて、105は“H"、106は“L"となる。10
1がオフするので103はオフ、507,102がオンするので104
はオン、したがつて出力端子107には“L"が出力され
る。かかる動作から本第２実施例はスルー回路を構成し
ている。本第２実施例をインバータ回路に変更すること
は容易に可能である。すなわち、105は110のコレクタに
接続し、106を111のコレクタに接続する。かかる構成に
おいては、上記回路動作とは反転した信号が出力される
ので、結局インバータ回路となる。また、多入力論理を
構成したい場合には、入力部507のCMOS部によつて論理
を構成することができる。さらに第２実施例回路の特徴
はPMOS503を追加することによつて、トライステート回
路を構成していることである。イネーブル端子502に
“H"が入力するとPMOS503はオフし、回路は通常動作を
する。一方、502に“L"が入力するとPMOS503はオンし、
110と111のエミツタがハイレベルにクランプされ、110
および111の両方がオフする。よつて、105,106はいずれ
も“H"となり、101,102,507のPMOSはすべてオフする。
すなわち、103,104はいずれもオフとなり、出力はハイ
インピーダンスとなる。最後に、507のPMOSは104のベー
ス供給用MOSである。106が“L"の時、507は104にベース
電流を供給し続けるので、104はオン状態を維持する。
したがつて、TTL回路に接続される出力107は、TTLから
のシンク電流IOLを十分吸い込むことができ、出力の
“L"が維持される。なお、本第２実施例の入力部507に
用いたNMOSのドレインには電源構成から明らかなごと
く、最高でも0Vの電圧しか印加されない。したがつて、
入力部のNMOSのドレイン・基板間には5.2Vの電位差しか
生じないので、耐圧も問題ないことは自明である。
２実施例は第４図（ａ）に示した電源構成におけるレベ
ル変換回路307および出力回路303を実現したものであ
る。したがつて、本実施例による出力回路は、低電位の
電源−5.2VとGNDの間で動作する内部回路の信号を高電
位の電源＋5VとGNDの間にあるTTLレベルの信号として出
力するものである。以上のことを前提として、以下回路
構成および回路動作を説明する。回路は大きく分けて入
力部507,レベルシフト部508,出力部509より構成され
る。入力部の電源端子505はGNDに接続され、電源端子50
6は低電位の電源（−5.2V）に接続される。入力端子501
には内部回路からの信号が入力される。内部信号のロウ
レベルVILは−5.2V、ハイレベルVILは0Vかあるいはこれ
に近い振幅の信号である。入力部507によつて、入力信
号は約0.8V振幅の信号に変換する。入力部の出力109に
は変換後の約0.8V振幅の信号が現われる。このように、
約5Vの振幅を持つ内部回路信号を入力部の出力109で約
0.8Vの振幅に変換する理由は、NPNトランジスタ110のベ
ース・エミツタ間にかかる逆バイアスを最小限に抑える
ためである。入力部の電源端子505と電源端子506との間
には、CMOSインバータを構成する一対のPMOSトランジス
タとNMOSトランジスタとが設けられ、このNMOSトランジ
スタのソースは互いに並列接続された抵抗とベース・エ
ミッタ間を短絡したNPNトランジスタとを介して電源端
子506に接続されている。このNPNトランジスタのベース
・コレクタ間容量（キャパシタンス）は、動作速度の向
上のためのスピードアップコンデンサとして作用し、入
力部507の出力立下り特性を改善する。次にレベルシフ
ト部の電源端子504は高電位の電源（＋5V）に接続さ
れ、電源端子506は低電位の電源（−5.2V）に接続され
る。このレベルシフト部508においては、入力部の出力1
09信号をレベルシフトして増幅するとともに、相補信号
を作つている。GNDより低い電位であり、かつ振幅が約
0.8Vの109の信号が、105,106では約5Vの振幅を持つ正の
電位の振幅に変換される。105と106の信号は互いに反転
している。最後に、出力部509の電源端子504は高電位の
電源（＋5V）に接続され、電源端子505はGNDに接続され
る。出力部509はバツフア回路であり、105,106の相補信
号を、シングルエンド出力する。出力端子107にはTTLレ
ベルの信号が出力される。PMOS503と507の働きについて
は後述する。回路構成は以上のごとくであり、回路動作
を以下説明する。なお、以下の説明において、入力信号
“H"レベル“L"レベルと入力部507の出力109の“H"レベ
ル“L"レベルとレベルシフト部の出力105,106の“H"レ
ベル“L"レベルと出力信号の“H"レベル“L"レベルはそ
れぞれ値が異なるが、簡単のために、それぞれの“H"レ
ベルはすべて“H"、それぞれの“L"レベルはすべて“L"
と記す。入力端子501に“H"が入ると、109は“L"とな
る。よつて、110はオフ、111はオンとなり、106は
“H"、105は“L"となる。101がオンとなるので103はオ
ン、507,102はオフとなるので104はオフ、したがつて出
力端子107には“H"が出力される。また、入力端子501に
“L"が入力すると、109は“H"となり、110はオン、111
はオフする。よつて、105は“H"、106は“L"となる。10
1がオフするので103はオフ、507,102がオンするので104
はオン、したがつて出力端子107には“L"が出力され
る。かかる動作から本第２実施例はスルー回路を構成し
ている。本第２実施例をインバータ回路に変更すること
は容易に可能である。すなわち、105は110のコレクタに
接続し、106を111のコレクタに接続する。かかる構成に
おいては、上記回路動作とは反転した信号が出力される
ので、結局インバータ回路となる。また、多入力論理を
構成したい場合には、入力部507のCMOS部によつて論理
を構成することができる。さらに第２実施例回路の特徴
はPMOS503を追加することによつて、トライステート回
路を構成していることである。イネーブル端子502に
“H"が入力するとPMOS503はオフし、回路は通常動作を
する。一方、502に“L"が入力するとPMOS503はオンし、
110と111のエミツタがハイレベルにクランプされ、110
および111の両方がオフする。よつて、105,106はいずれ
も“H"となり、101,102,507のPMOSはすべてオフする。
すなわち、103,104はいずれもオフとなり、出力はハイ
インピーダンスとなる。最後に、507のPMOSは104のベー
ス供給用MOSである。106が“L"の時、507は104にベース
電流を供給し続けるので、104はオン状態を維持する。
したがつて、TTL回路に接続される出力107は、TTLから
のシンク電流IOLを十分吸い込むことができ、出力の
“L"が維持される。なお、本第２実施例の入力部507に
用いたNMOSのドレインには電源構成から明らかなごと
く、最高でも0Vの電圧しか印加されない。したがつて、
入力部のNMOSのドレイン・基板間には5.2Vの電位差しか
生じないので、耐圧も問題ないことは自明である。
本発明によれば、出力バツフア回路部をPMOSとバイポ
ーラトランジスタで構成しているので、高耐圧化を達成
でき、PMOSによる単一チヤネルMOSを相補動作させて、
出力バツフア部の前段のレベルシフト部を作動回路で構
成して相補動作をさせると、直流電流がほとんど流れ
ず、低消費電力化が達成できるという効果がある。
ーラトランジスタで構成しているので、高耐圧化を達成
でき、PMOSによる単一チヤネルMOSを相補動作させて、
出力バツフア部の前段のレベルシフト部を作動回路で構
成して相補動作をさせると、直流電流がほとんど流れ
ず、低消費電力化が達成できるという効果がある。
第１図（ａ）（ｂ）は本発明の第１実施例を表わす回路
図、第２図は従来例を示す回路図、第３図（ａ）（ｂ）
は電源構成を示す図、第４図（ａ）（ｂ）は他の電源構
成を示す図、第５図は本発明の第２実施例を示す回路図
である。 101,102……PMOS、103,104……NPNトランジスタ、105,1
06……PMOSのゲート端子、107……出力端子。
図、第２図は従来例を示す回路図、第３図（ａ）（ｂ）
は電源構成を示す図、第４図（ａ）（ｂ）は他の電源構
成を示す図、第５図は本発明の第２実施例を示す回路図
である。 101,102……PMOS、103,104……NPNトランジスタ、105,1
06……PMOSのゲート端子、107……出力端子。
Claims (4)
- 【請求項１】PMOSトランジスタ、NMOSトランジスタ、バ
イポーラトランジスタを含みそれぞれを同一半導体基板
上に形成した半導体集積回路装置において、該半導体集
積回路装置には該半導体基板の電位である第１電位と、
該第１電位より高い第２電位と、該第２電位より高い第
３電位とが印加され、前記第１電位の電源線と前記第２
電位の電源線の間に、第1PMOSトランジスタと該第1PMOS
トランジスタに直列に接続された第1NMOSトランジスタ
と該第1PMOSトランジスタのドレインにベースが接続さ
れた第１バイポーラトランジスタとにより構成した回路
を設け、該回路の後段で前記第２電位の電源線と前記第
３電位の電源線の間に、第2PMOSトランジスタと該第2PM
OSトランジスタに直列に接続された第3PMOSトランジス
タとにより構成される分岐及び第２バイポーラトランジ
スタと該第２バイポーラトランジスタに直列に接続され
た第３バイポーラトランジスタとにより構成される分岐
とを並列に接続し、前記第2PMOSトランジスタのドレイ
ンを前記第２バイポーラトランジスタのベースに接続
し、前記第3PMOSトランジスタのドレインを前記第３バ
イポーラトランジスタのベースに接続し、前記第２バイ
ポーラトランジスタと前記第３バイポーラトランジスタ
の接合部に出力信号取出端部を設けて出力回路を構成し
たことを特徴とする半導体集積回路装置。 - 【請求項２】PMOSトランジスタ、NMOSトランジスタ、バ
イポーラトランジスタを含みそれぞれを同一半導体基板
上に形成した半導体集積回路装置において、該半導体集
積回路装置には該半導体基板の電位である第１電位と、
該第１電位より高い第２電位と、該第２電位より高い第
３電位とが印加され、 前記第１電位と前記第２電位との間の範囲にある信号レ
ベルの第１信号を第１の電位以上第２の電位以下の範囲
にある信号レベルの小振幅信号に変換する入力部と、 該入力部から出力された信号を前記第２電位と第３電位
との間の範囲のレベルまで増幅し、かつレベルシフトし
て相補信号を出力するレベルシフト部と、 前記第２電位の電源線と前記第３電位の電源線の間にPM
OSトランジスタとバイポーラトランジスタにより構成さ
れ、前記レベルシフト部の出力信号を外部に出力するバ
ッファ部とを有することを特徴とする半導体集積回路装
置。 - 【請求項３】一対の第1PMOSトランジスタおよび第1NMOS
トランジスタによりCMOSインバータを構成し、該CMOSイ
ンバータの入力側に入力端子を接続し、前記第1NMOSト
ランジスタのソースに並列接続された抵抗とキャパシタ
ンスを介して第１電位の電源線に、前記第1PMOSトラン
ジスタのソースがダイオード接続された第1NPNトランジ
スタを介して第２電位の電源線に、それぞれ接続され、
前記第1PMOSトランジスタのドレイン−ソース間を第１
インピーダンス素子を介して接続し、前記CMOSインバー
タの出力側をエミッタフォロワを構成する第2NPNトラン
ジスタのベースに接続し、該第2NPNトランジスタのコレ
クタを前記第1PMOSトランジスタのソースに、エミッタ
を第２インピーダンス素子を介して前記第１電位の電源
線にそれぞれ接続し、前記第2NPNトランジスタのエミッ
タを出力端とする入力部と、 第3NPNトランジスタと第4NPNトランジスタを差動対と
し、該3NPNトランジスタ及び第4NPNトランジスタのコレ
クタを、それぞれ第３、第４のインピーダンス素子を介
して第３電位の電源線に接続し、前記第3NPNトランジス
タと第4NPNトランジスタのエミッタを第5NPNトランジス
タ及び第５インピーダンス素子を介して前記第１電位の
電源線に接続し、前記第3NPNトランジスタと第4NPNトラ
ンジスタのコレクタから相補信号を出力するレベルシフ
ト部と、 前記第２電位の電源線と前記第３電位の電源線の間に、
互いに直列に接続された第2PMOSトランジスタと第3PMOS
トランジスタと第６インピーダンス素子とにより構成さ
れる分岐および互いに直列に接続された第７インピーダ
ンス素子と第6NPNトランジスタと第１ダイオードと第7N
PNトランジスタとにより構成される分岐を並列に接続
し、前記第2PMOSトランジスタのドレインを前記第6NPN
トランジスタのベースに接続し、前記第3PMOSトランジ
スタのドレインを前記第7NPNトランジスタのベースに接
続し、前記第１ダイオードのアノードを前記第6NPNトラ
ンジスタのエミッタに、カソードを前記第7NPNトランジ
スタのコレクタに、第２ダイオードのアノードを前記第
7NPNトランジスタのコレクタに、カソードを前記第3PMO
Sトランジスタのソースに、第３ダイオードのアノード
を前記第3PMOSトランジスタと前記第６インピーダンス
素子との接続部に、カソードを前記第2PMOSトランジス
タのゲートにそれぞれ接続し、第4PMOSトランジスタの
ソースを前記第2PMOSトランジスタのソースに、ドレイ
ンを前記第7NPNトランジスタのベースに、ゲートを前記
第3PMOSトランジスタのゲートに接続し、前記第2PMOSト
ランジスタ、前記第3PMOSトランジスタのゲートを前記
レベルシフト部から出力される相補信号の入力端とし、
前記第１ダイオードと前記第7NPNトランジスタの接合部
に出力端子を接続した出力部とを有することを特徴とす
る半導体集積回路装置。 - 【請求項４】特許請求の範囲第３項記載の半導体集積回
路装置において、 前記入力部の第1NPNトランジスタのエミッタにソース
が、前記レベルシフト部の第3NPNトランジスタのエミッ
タにドレインがそれぞれ接続され、ゲートに入力される
制御信号により前記第3NPNトランジスタ及び第4NPNトラ
ンジスタのオン、オフ状態を制御する第5PMOSトランジ
スタを更に設けたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234569A JP2608422B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234569A JP2608422B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6478015A JPS6478015A (en) | 1989-03-23 |
| JP2608422B2 true JP2608422B2 (ja) | 1997-05-07 |
Family
ID=16973070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62234569A Expired - Fee Related JP2608422B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608422B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353716A (ja) * | 1989-07-21 | 1991-03-07 | Nec Corp | 論理回路 |
-
1987
- 1987-09-18 JP JP62234569A patent/JP2608422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6478015A (en) | 1989-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |