JPS594065A - 集積回路 - Google Patents
集積回路Info
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- JPS594065A JPS594065A JP57112778A JP11277882A JPS594065A JP S594065 A JPS594065 A JP S594065A JP 57112778 A JP57112778 A JP 57112778A JP 11277882 A JP11277882 A JP 11277882A JP S594065 A JPS594065 A JP S594065A
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- 238000000034 method Methods 0.000 description 3
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- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はエミッタカップルドロジックの基準レベルを出
力するマスクスライスＬＳＩの基準レベル供給回路を構
成する集積回路に関する。
力するマスクスライスＬＳＩの基準レベル供給回路を構
成する集積回路に関する。
（２）技術の背景
デジタル回路技術の進歩に伴い高速での処理が要求され
ている。これらの高速処理にはエミッタカップルドロジ
ック（以下ＥＣＬと呼ぶ）が一般的によく用いられてい
る。一方、半導体集積回路の技術の進歩により、ＥＣＬ
のマスクスライスＬＳＩも実用化されている。このＥＣ
ＬマスクスライスＬＳＩは目的に応じた高速処理が可能
であり、さらに小型になるという特徴を有している。
ている。これらの高速処理にはエミッタカップルドロジ
ック（以下ＥＣＬと呼ぶ）が一般的によく用いられてい
る。一方、半導体集積回路の技術の進歩により、ＥＣＬ
のマスクスライスＬＳＩも実用化されている。このＥＣ
ＬマスクスライスＬＳＩは目的に応じた高速処理が可能
であり、さらに小型になるという特徴を有している。
（３）従来技術と問題点
ＥＣＬ回路は電圧値によって入力信号がハイ（Ｈ）レベ
ル、ロー（Ｌ）レベルを判別するため基準電圧を必要と
する。またＥＣｌ−回路を駆動するための電流源を必要
とするものもある。そのため、ＥＣＬ回路には基準電圧
を発生し、さらに駆動用の電流源を有するバイアス回路
が必要である。
ル、ロー（Ｌ）レベルを判別するため基準電圧を必要と
する。またＥＣｌ−回路を駆動するための電流源を必要
とするものもある。そのため、ＥＣＬ回路には基準電圧
を発生し、さらに駆動用の電流源を有するバイアス回路
が必要である。
従来、マスクスライスＬＳＩにおけるＥ ＣＩ−回路の
バイアス回路は各セル内に配置され、セル内のゲート回
路に基準電圧と駆動用バイアス電流を供給していた。第
１図（ａｌ、 （ｂ）はマスクスライスＬＳＩのセル構
成並びにセル内の配置図を示す。
バイアス回路は各セル内に配置され、セル内のゲート回
路に基準電圧と駆動用バイアス電流を供給していた。第
１図（ａｌ、 （ｂ）はマスクスライスＬＳＩのセル構
成並びにセル内の配置図を示す。
ＬＳＩのチップＣＨＰ上に例えば５×５のセルＣが配置
し、その外周にポンディングパッドＢＰが配置している
。各セルＣは第１図（ｂｌに示す如く４個のゲート回路
Ｇがバイアス回路ＢＣをはさんで構成してなる。■セル
は例えば４個のＯＲ。
し、その外周にポンディングパッドＢＰが配置している
。各セルＣは第１図（ｂｌに示す如く４個のゲート回路
Ｇがバイアス回路ＢＣをはさんで構成してなる。■セル
は例えば４個のＯＲ。
ＮＯＲゲートとバイアス回路ＢＣからなるその回路によ
ってＯＲ，ＮＯＲゲートが動作する。
ってＯＲ，ＮＯＲゲートが動作する。
他の従来の構成においては、ＬＳＩ外部の回路と結合す
る外部用セルとＬＳＩ内部での論理処理を行う内部用セ
ルに分けられ、これらのセルが前述のバイアス回路をそ
れぞれ有する。外部用セルは外部回路とのロジックレベ
ルを一定に保つため、基準の電圧レベル値を出力するバ
イアス回路を有し、内部用セルは外部回路との結合がな
いため簡単なバイアス回路を有していた。
る外部用セルとＬＳＩ内部での論理処理を行う内部用セ
ルに分けられ、これらのセルが前述のバイアス回路をそ
れぞれ有する。外部用セルは外部回路とのロジックレベ
ルを一定に保つため、基準の電圧レベル値を出力するバ
イアス回路を有し、内部用セルは外部回路との結合がな
いため簡単なバイアス回路を有していた。
第２図はそのセル構成を示す。インターナルセルＩＮＣ
の外周にエクスターナルセルＥＸＣが配置し、さらにそ
の外部にポンディングパッドＢＰが配置している。
の外周にエクスターナルセルＥＸＣが配置し、さらにそ
の外部にポンディングパッドＢＰが配置している。
第３図は外部用セルＥＸＣ，内部用セルＩＮＣの各ゲー
ト回路Ｇが必要とする基準電圧値を発生するバイアス回
路ＢＣの回路構成を示す。バイアス回路ＢＣの出力ＶＢ
Ｂは各ゲート回路の基準入力端子に入力している。
ト回路Ｇが必要とする基準電圧値を発生するバイアス回
路ＢＣの回路構成を示す。バイアス回路ＢＣの出力ＶＢ
Ｂは各ゲート回路の基準入力端子に入力している。
第４図（８）はバイアス回路ＢＣ１（ｂｌ、 （Ｃ１は
ゲート回路Ｇ、（ｄｌは前記バイアス回路、ゲート回路
のセル上の構成をそれぞれ示す。バイアス回路ＢＣはト
ランジスタＴｒ＋’、Ｔｒ２’と抵抗ｒｌ。
ゲート回路Ｇ、（ｄｌは前記バイアス回路、ゲート回路
のセル上の構成をそれぞれ示す。バイアス回路ＢＣはト
ランジスタＴｒ＋’、Ｔｒ２’と抵抗ｒｌ。
ｒ２．ｒ３よりなりトランジスタによる負帰還回路によ
って定電圧ｖｅ８を発生し第４図（ｄｌに示すようにセ
ル上のゲート回路Ｇの中間に配置する。第４図（ｂｌの
ゲート回路はトランジスタＴ ｒ Ｇ ＋ 。
って定電圧ｖｅ８を発生し第４図（ｄｌに示すようにセ
ル上のゲート回路Ｇの中間に配置する。第４図（ｂｌの
ゲート回路はトランジスタＴ ｒ Ｇ ＋ 。
ＴｒＧ＋＋、、抵抗ＲＧ ＋ 〜ＲＧ ３よりなり、ト
ランジスタＴｒＧ３．ＴｒＧａのベースが第４図（ｄ）
における入力Ｇ、８であり、トランジスタＴｒＧ１’の
エミッタが第４図（ｄｌにおける正出力Ｇ十、トランジ
スタＴ ｒ Ｇ ２のエミッタが負出力Ｇ−である。
ランジスタＴｒＧ３．ＴｒＧａのベースが第４図（ｄ）
における入力Ｇ、８であり、トランジスタＴｒＧ１’の
エミッタが第４図（ｄｌにおける正出力Ｇ十、トランジ
スタＴ ｒ Ｇ ２のエミッタが負出力Ｇ−である。
またトランジスタＴ ｒ Ｇ ｌｉのベースにバイアス
回路ＢＣの出力■酔が入力する。第４図ｔＣ）のゲート
回路は（ｂ）に示したゲート回路のトランジスタＴｒＧ
３．Ｔｒ’Ｇａ、ＴｒＧ５のエミッタと抵抗ＲＧ３間に
トランジスタＴ ｒ Ｇ ６を挿入したものであり、そ
のゲートは駆動用のバイアス人力■。５となる。
回路ＢＣの出力■酔が入力する。第４図ｔＣ）のゲート
回路は（ｂ）に示したゲート回路のトランジスタＴｒＧ
３．Ｔｒ’Ｇａ、ＴｒＧ５のエミッタと抵抗ＲＧ３間に
トランジスタＴ ｒ Ｇ ６を挿入したものであり、そ
のゲートは駆動用のバイアス人力■。５となる。
前述の従来の方式は複数個のゲート例えば４個のゲート
に１個のバイアス回路から基準電圧を供給している。こ
の供給方式は複数の基準電圧発生回路を有するため多く
の電力を必要とする問題を有している。
に１個のバイアス回路から基準電圧を供給している。こ
の供給方式は複数の基準電圧発生回路を有するため多く
の電力を必要とする問題を有している。
理想的には１個のバイアス回路よりチップ上の全ゲート
に電圧を供給する方式が望まれる。しかしながら、バイ
アス回路の駆動能力等によって一つのバイアス回路から
は前述のように複数個例えば４個程が供給される。
に電圧を供給する方式が望まれる。しかしながら、バイ
アス回路の駆動能力等によって一つのバイアス回路から
は前述のように複数個例えば４個程が供給される。
（４）発明の目的
本発明は前記問題を解決するものであり、その目的は消
費する電力が少なく、電源電圧の変動によって誤動作し
ないＥＣＬのマスクスライスＬＳＩの基準レベル供給回
路を構成する集積回路を提供することにある。
費する電力が少なく、電源電圧の変動によって誤動作し
ないＥＣＬのマスクスライスＬＳＩの基準レベル供給回
路を構成する集積回路を提供することにある。
（５）発明の構成
本発明の特徴とするところは、複数の内部セルと、該複
数の内部セルに対して共通に設けられ、所定電圧を発生
ずるバイアスセルと、該バイアスセルで発生した該所定
電圧を該内部セルに供給するバイアスバッファ回路を有
することを特徴とする集積回路にある。
数の内部セルに対して共通に設けられ、所定電圧を発生
ずるバイアスセルと、該バイアスセルで発生した該所定
電圧を該内部セルに供給するバイアスバッファ回路を有
することを特徴とする集積回路にある。
（６）発明の実施例
以下図面を用いて本発明の詳細な説明する。
第５図は本発明の第１の実施例のセルの構成を示す。チ
ップＣＨＰ上にエクスターナルセルＥＸＣ，基準電圧発
生用バイアスセルＳＢＣ，複数のインターナルセルＩＮ
Ｃが順次配置している。
ップＣＨＰ上にエクスターナルセルＥＸＣ，基準電圧発
生用バイアスセルＳＢＣ，複数のインターナルセルＩＮ
Ｃが順次配置している。
エクスターナルセルＥＸＣは外部回路との結合用のセル
であり、そのバイアス電圧はバイアスセルＳＢＣより入
力する。インターナルセルＩＮＣは内部ロジック回路に
おけるセルであり、インターナル用バイアスバッファＩ
ＮＢを有している。インターナル用バイアスバッファＩ
ＮＢはバイアスセルＳＢＣより得られる基準電圧をイン
ターナルセル内（ｊ）’ｙニート回路に入力１−るため
のバッファ回路である。１個の基準電圧発生用バイアス
セルＳＢＣは複数のインターナルセルの各バイアスバッ
ファＩＮＢに基準電圧を出力する。
であり、そのバイアス電圧はバイアスセルＳＢＣより入
力する。インターナルセルＩＮＣは内部ロジック回路に
おけるセルであり、インターナル用バイアスバッファＩ
ＮＢを有している。インターナル用バイアスバッファＩ
ＮＢはバイアスセルＳＢＣより得られる基準電圧をイン
ターナルセル内（ｊ）’ｙニート回路に入力１−るため
のバッファ回路である。１個の基準電圧発生用バイアス
セルＳＢＣは複数のインターナルセルの各バイアスバッ
ファＩＮＢに基準電圧を出力する。
第６図は本発明の第２の実施例の回路構成図を示す。バ
イアスセルＳＢＣ内の基準電圧発生用バイアスセルＳＢ
Ｃは基準電圧■８８′を発生し、インターナルバッファ
ＩＮＢを介してインターナルセルＩＮＣ内のゲート回路
Ｇに基準電圧■８Ｂを出力する。
イアスセルＳＢＣ内の基準電圧発生用バイアスセルＳＢ
Ｃは基準電圧■８８′を発生し、インターナルバッファ
ＩＮＢを介してインターナルセルＩＮＣ内のゲート回路
Ｇに基準電圧■８Ｂを出力する。
第７図は本発明の第３の実施例の回路図を示す。
バイアスセルＳＢＣ部は基準電圧発生バイアス回路５Ｂ
ＣＣを構成し、第１の電源■ｃｏと第２の電源■旺は抵
抗Ｒ１とトランジスタＴｒ２の直列回路、抵抗Ｒ２，Ｒ
３とトランジスタＴｒ＋と抵抗Ｒ４とトランジスタＴｒ
３と抵抗Ｒ６の直列回路、トランジスタＴｒａとダイオ
ードＤ、＋、Ｄ２と抵抗Ｒ９とトランジスタＴｒｓと抵
抗Ｒ８とダイオードＤ３のそれぞれの直列回路によって
接続しており、さらにインターナル用バイアスバッファ
回路群ｌＮＢ５によってそれぞれトランジスタのＴ ｒ
ｎ ｏ とダイオードＤｎｏ、Ｄｎ＋と抵抗Ｒｎｏ
とトランジスタＴｒｎ＋と抵抗Ｒｎ＋とダイオードＤｎ
２の直列回路によって接続している。
ＣＣを構成し、第１の電源■ｃｏと第２の電源■旺は抵
抗Ｒ１とトランジスタＴｒ２の直列回路、抵抗Ｒ２，Ｒ
３とトランジスタＴｒ＋と抵抗Ｒ４とトランジスタＴｒ
３と抵抗Ｒ６の直列回路、トランジスタＴｒａとダイオ
ードＤ、＋、Ｄ２と抵抗Ｒ９とトランジスタＴｒｓと抵
抗Ｒ８とダイオードＤ３のそれぞれの直列回路によって
接続しており、さらにインターナル用バイアスバッファ
回路群ｌＮＢ５によってそれぞれトランジスタのＴ ｒ
ｎ ｏ とダイオードＤｎｏ、Ｄｎ＋と抵抗Ｒｎｏ
とトランジスタＴｒｎ＋と抵抗Ｒｎ＋とダイオードＤｎ
２の直列回路によって接続している。
また、抵抗Ｒ２と抵抗Ｒ３の接続点はトランジスタＴｒ
ａのベースとトランジスタＴｒ１ｏ〜Ｔｒｎｏ、抵抗Ｒ
１とトランジスタＴｒ２のコレクタの接続点はトランジ
スタＴ ｒ ５１ Ｔ ｒ Ｉ＋Ｔｒ ＋ ｏ−Ｔｒ
ｎ ｏのベースにそれぞれ接続している。さらにトラン
ジスタＴ ｒ ２のベースはトランジスタＴｒ３のコレ
クタに接続している。トランジスタＴｒ＋のエミッタは
抵抗Ｒ４を介してトランジスタＴｒ２のベースに接続し
、そのコレクタはトランジスタＴｒ＋のコレクタに接続
している。トランジスタＴｒ２のベースは抵抗Ｔｒ５を
介して電源ｖＦＥに接続している。トランジスタＴ ｒ
＋ （７）ニア し’）少電流が増加すると当然エミ
ッタ電流も増加する。エミッタ電流が増加することによ
りトランジスタＴｒ２のベース電流も増加する。
ａのベースとトランジスタＴｒ１ｏ〜Ｔｒｎｏ、抵抗Ｒ
１とトランジスタＴｒ２のコレクタの接続点はトランジ
スタＴ ｒ ５１ Ｔ ｒ Ｉ＋Ｔｒ ＋ ｏ−Ｔｒ
ｎ ｏのベースにそれぞれ接続している。さらにトラン
ジスタＴ ｒ ２のベースはトランジスタＴｒ３のコレ
クタに接続している。トランジスタＴｒ＋のエミッタは
抵抗Ｒ４を介してトランジスタＴｒ２のベースに接続し
、そのコレクタはトランジスタＴｒ＋のコレクタに接続
している。トランジスタＴｒ２のベースは抵抗Ｔｒ５を
介して電源ｖＦＥに接続している。トランジスタＴ ｒ
＋ （７）ニア し’）少電流が増加すると当然エミ
ッタ電流も増加する。エミッタ電流が増加することによ
りトランジスタＴｒ２のベース電流も増加する。
さらに、そのコレクタ電流が増加する。これによりトラ
ンジスタＴｒ＋のベース電圧が低下しトランジスタＴｒ
＋のコレクタ電流は減少する。すなわち、トランジスタ
Ｔｒ＋、Ｔｒ２と抵抗Ｒ４は負帰還の回路を構成してお
りトランジスタＴｒ＋のコレクタに流れる電流はほぼ一
定となる。すなわちこの回路構成によって抵抗Ｒ２，Ｒ
３に流れる電流は電源電圧によらずほぼ一定となり、ト
ランジスタＴｒ ａ、Ｔｒ ＋ ｏＡ＋Ｔｒｎ ａのベ
ース電流が一定となる。トランジスタＴｒ４．Ｔｒｉ。
ンジスタＴｒ＋のベース電圧が低下しトランジスタＴｒ
＋のコレクタ電流は減少する。すなわち、トランジスタ
Ｔｒ＋、Ｔｒ２と抵抗Ｒ４は負帰還の回路を構成してお
りトランジスタＴｒ＋のコレクタに流れる電流はほぼ一
定となる。すなわちこの回路構成によって抵抗Ｒ２，Ｒ
３に流れる電流は電源電圧によらずほぼ一定となり、ト
ランジスタＴｒ ａ、Ｔｒ ＋ ｏＡ＋Ｔｒｎ ａのベ
ース電流が一定となる。トランジスタＴｒ４．Ｔｒｉ。
〜Ｔｒｎｏのエミッタは第１のバイアス電圧として出力
しており、前述の理由によりこの出力もほぼ一定となる
。
しており、前述の理由によりこの出力もほぼ一定となる
。
トランジスタＴｒ ａ、 Ｔｒ ＋ ｏ−Ｔｒ’ｎ ｏ
のエミッタにはダイオードＤＩ、Ｄ２１ ＤＩ ｏ〜
Ｄｎｏ・ Ｄ＋＋〜Ｄｎ＋が接続されて第２バイアス電
圧として出力しており、この電圧も当然の結果はぼ一定
となる。例えば第１の電源電圧が約−１，３Ｖであるな
らば第２の電源電圧は約−２，８Ｖとなる。
のエミッタにはダイオードＤＩ、Ｄ２１ ＤＩ ｏ〜
Ｄｎｏ・ Ｄ＋＋〜Ｄｎ＋が接続されて第２バイアス電
圧として出力しており、この電圧も当然の結果はぼ一定
となる。例えば第１の電源電圧が約−１，３Ｖであるな
らば第２の電源電圧は約−２，８Ｖとなる。
トランジスタＴｒ ５． Ｔ ｒ ＋ ＋ 〜ＴＲｎ
＋のエミッタは第３の電源電圧として出力している。こ
の電圧もほぼ一定となり、第１の電源電圧が約−１，３
■のときには約−３，７Ｖを出力する。
＋のエミッタは第３の電源電圧として出力している。こ
の電圧もほぼ一定となり、第１の電源電圧が約−１，３
■のときには約−３，７Ｖを出力する。
トランジスタＴＲ３は温度補償用のトランジスタであり
、ダイオードＤ３と関係して温度補償を行う。例えばチ
ップ上のダイオードの接合面積とトランジスタのエミッ
ターベース間の接合面積を変えて、そこに流れる電流が
温度によって変化することにより補償を行っている。前
述の補償はダイオードの接合、トランジスタのエミッタ
ーベース間の接合に流れる電流密度によって温度特性が
変化することを利用したものである。これらの動作は１
９７３年１０月発行のＩＥＥＥジャーナルオブソリノド
ステートサーキソトの３６２頁乃至３６７頁に掲載の論
文［従来のＥＣＬの欠点を除去した完全補償ＥＣＬＪ
（著者ミラー、オウエンズ及びフェルホフシュタット
）に開示さている。
、ダイオードＤ３と関係して温度補償を行う。例えばチ
ップ上のダイオードの接合面積とトランジスタのエミッ
ターベース間の接合面積を変えて、そこに流れる電流が
温度によって変化することにより補償を行っている。前
述の補償はダイオードの接合、トランジスタのエミッタ
ーベース間の接合に流れる電流密度によって温度特性が
変化することを利用したものである。これらの動作は１
９７３年１０月発行のＩＥＥＥジャーナルオブソリノド
ステートサーキソトの３６２頁乃至３６７頁に掲載の論
文［従来のＥＣＬの欠点を除去した完全補償ＥＣＬＪ
（著者ミラー、オウエンズ及びフェルホフシュタット
）に開示さている。
前述の回路において、第１のバイアス電圧はＥＣＬ回路
のＨレベル、Ｌレベルを判別する基準電圧として用いら
れる。第２のバイアス電圧はＥＣＬの入力が複数個直列
接続した場合、すなわちシリーズゲートの場合の基準電
圧である。第３のバイアス電圧は各デー１−回路を動作
させるためのバイアス用として用いられる。なお、第２
．第３のバイアス電圧は使用する各ゲート回路によって
は必要としない場合がある。
のＨレベル、Ｌレベルを判別する基準電圧として用いら
れる。第２のバイアス電圧はＥＣＬの入力が複数個直列
接続した場合、すなわちシリーズゲートの場合の基準電
圧である。第３のバイアス電圧は各デー１−回路を動作
させるためのバイアス用として用いられる。なお、第２
．第３のバイアス電圧は使用する各ゲート回路によって
は必要としない場合がある。
バイアスバッファ回路群ｌＮＢ５は複数のバイアスバッ
ファＩＮＢよりなり、１（固のノマイアス回路ＩＮＢは
トランジスタＴｒｎｏ、Ｔｒｎ＋、ダイオードＤｎｏ、
Ｄｒｚ＋ Ｄｎｚ、抵抗Ｒｎ ｎ。
ファＩＮＢよりなり、１（固のノマイアス回路ＩＮＢは
トランジスタＴｒｎｏ、Ｔｒｎ＋、ダイオードＤｎｏ、
Ｄｒｚ＋ Ｄｎｚ、抵抗Ｒｎ ｎ。
Ｒｎ＋よりなる。このバイアスバッファ回路群ｌＮＢ５
の動作については、前述したが更に詳しく説明すると、
トランジスタＴｒ＋ｏ＝Ｔｒｎ。
の動作については、前述したが更に詳しく説明すると、
トランジスタＴｒ＋ｏ＝Ｔｒｎ。
はエミッタホロアを構成し、エミッタが内部セルの基準
電圧の出力端子となっている。エミッタホロアであるの
で、このトランジスタは電流増幅動作で電圧利得はほぼ
１となり、電圧”８８′とほぼ等しい電圧を出力する。
電圧の出力端子となっている。エミッタホロアであるの
で、このトランジスタは電流増幅動作で電圧利得はほぼ
１となり、電圧”８８′とほぼ等しい電圧を出力する。
トランジスタＴｒｏｔ〜Ｔｒｎ＋もエミッタホロアを構
成し、電圧ＶｃＳ ′が印加されているので、そのエミ
ッタはその電圧にほぼ等しい電圧用が出力する。すなわ
ち、外部用基準電圧出力も同様の回路を有しており内部
セル用基準電圧並びにバイアス電圧と外部用基準電圧電
圧はほぼ等しい電圧値となる。
成し、電圧ＶｃＳ ′が印加されているので、そのエミ
ッタはその電圧にほぼ等しい電圧用が出力する。すなわ
ち、外部用基準電圧出力も同様の回路を有しており内部
セル用基準電圧並びにバイアス電圧と外部用基準電圧電
圧はほぼ等しい電圧値となる。
（７）発明の効果
前述より明らかなように本発明は複数個のゲートセルに
一つの基準電圧発生機能を有するバイアスセルＳＢＣを
有し、そのバイアス回路の基準電圧出力をバイアスバッ
ファ回路を介して各ゲート回路Ｇに電圧供給するもので
あり、従来のものと比較してバイアス回路の数が少なく
、消費電力が低下している。さらに、本発明によれば基
準電圧発生回路の数も少なくなっているので電源変動に
対するＬＳＩの信頼性も高くなる。
一つの基準電圧発生機能を有するバイアスセルＳＢＣを
有し、そのバイアス回路の基準電圧出力をバイアスバッ
ファ回路を介して各ゲート回路Ｇに電圧供給するもので
あり、従来のものと比較してバイアス回路の数が少なく
、消費電力が低下している。さらに、本発明によれば基
準電圧発生回路の数も少なくなっているので電源変動に
対するＬＳＩの信頼性も高くなる。
第１図、第２図は従来のチップにおけるセル構成図、第
３図はバイアス供給の回路構成図、第４図（ａ）はバイ
アス回路、第４図（ｂｌ、 （Ｃ）はゲート回路、第４
図（ｄｌはセル上のバイアス回路、ゲート回路の配置構
成図、第５図は本発明の第１の実施例のセル配置構成図
、第６図は本発明の第２の実施例のバイアス供給の回路
構成図、第７図は本発明の第３の実施例のバイアス回路
図である。 ＥＸＣ・・・エクスターナルセル、 ＳＢＣ・・・バイ
アスセル、ハ゛イアス回路、 ＩＮＢ・・・インター
ナルハソファ、 Ｇ・・・ゲート回路、ＲＩ”Ｒｅ’、
Ｒ＋ ｏ−Ｒｎ ｏ、 Ｒ＋ ＋〜Ｒｎ ＋ ０
・・抵抗、 Ｄ Ｉ〜Ｄ ３．Ｄ ＋ ｏ〜Ｄｎ ｏ。 ＤＩＩ−Ｄｎｌ、Ｄ１２〜Ｄｎ２・・・ダイオード、
Ｔｒ ＋〜Ｔｒ ５．Ｔｒ Ｉ ｏ−Ｔｒｎ ｏ。 Ｔｒ１１〜Ｔｒｎ１゛・°トランジスタ。 第４図（Ｃ） −３１３− 第５ｒｙｊ ＨＰ
３図はバイアス供給の回路構成図、第４図（ａ）はバイ
アス回路、第４図（ｂｌ、 （Ｃ）はゲート回路、第４
図（ｄｌはセル上のバイアス回路、ゲート回路の配置構
成図、第５図は本発明の第１の実施例のセル配置構成図
、第６図は本発明の第２の実施例のバイアス供給の回路
構成図、第７図は本発明の第３の実施例のバイアス回路
図である。 ＥＸＣ・・・エクスターナルセル、 ＳＢＣ・・・バイ
アスセル、ハ゛イアス回路、 ＩＮＢ・・・インター
ナルハソファ、 Ｇ・・・ゲート回路、ＲＩ”Ｒｅ’、
Ｒ＋ ｏ−Ｒｎ ｏ、 Ｒ＋ ＋〜Ｒｎ ＋ ０
・・抵抗、 Ｄ Ｉ〜Ｄ ３．Ｄ ＋ ｏ〜Ｄｎ ｏ。 ＤＩＩ−Ｄｎｌ、Ｄ１２〜Ｄｎ２・・・ダイオード、
Ｔｒ ＋〜Ｔｒ ５．Ｔｒ Ｉ ｏ−Ｔｒｎ ｏ。 Ｔｒ１１〜Ｔｒｎ１゛・°トランジスタ。 第４図（Ｃ） −３１３− 第５ｒｙｊ ＨＰ
Claims (2)
- （１）複数の内部セルと、該複数の内部セルに対して共
通に設けられ、所定電圧を発生するバイアスセルと、該
バイアスセルで発生した該所定電圧を該内部セルに供給
するバイアスバッファ回路を有することを特徴とする集
積回路。 - （２）該内部セルはエミッタ結合論理ゲートを含み、該
所定電圧は該エミッタ結合論理ゲートの基準電圧として
用いられるように構成されていることを特徴とする特許
請求の範囲第１項記載の集積回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112778A JPS594065A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
| EP89202020A EP0348017B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE89202020T DE3382727D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| EP89202021A EP0344873B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE8383303805T DE3381460D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte halbleiterschaltungsanordnung. |
| EP83303805A EP0098173B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE89202021T DE3382726D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| US07/229,724 US4904887A (en) | 1982-06-30 | 1988-08-04 | Semiconductor integrated circuit apparatus |
| US07/325,914 US4952997A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus with internal and external bonding pads |
| US07/325,913 US4891729A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112778A JPS594065A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594065A true JPS594065A (ja) | 1984-01-10 |
| JPH0345545B2 JPH0345545B2 (ja) | 1991-07-11 |
Family
ID=14595258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112778A Granted JPS594065A (ja) | 1982-06-30 | 1982-06-30 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594065A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291666A (ja) * | 1986-06-11 | 1987-12-18 | Canon Inc | 現像剤および現像方法 |
| JPS63226942A (ja) * | 1987-03-16 | 1988-09-21 | Nippon Denso Co Ltd | リニアアレイ |
| JPH02134845A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | Ｅｃｌ型半導体集積回路装置 |
| JPH02146761A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体集積回路装置 |
| JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US6050111A (en) * | 1997-02-26 | 2000-04-18 | Nippon Mayer Co., Ltd. | Guide drive device in warp knitting machine |
| CN111901904A (zh) * | 2020-08-05 | 2020-11-06 | 大陆汽车电子(长春)有限公司 | 可加热玻璃的除霜控制方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-06-30 JP JP57112778A patent/JPS594065A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
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| CN111901904A (zh) * | 2020-08-05 | 2020-11-06 | 大陆汽车电子(长春)有限公司 | 可加热玻璃的除霜控制方法 |
| CN111901904B (zh) * | 2020-08-05 | 2022-07-19 | 大陆汽车电子(长春)有限公司 | 可加热玻璃的除霜控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345545B2 (ja) | 1991-07-11 |
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