JPS63207173A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラトランジスタとＭＯＳトランジス
タを同一基板上に形成した半導体装置に係わり、特にバ
イポーラトランジスタのコレクタ埋込み層と素子分離領
域の反転防止層の形成工程を改良した半導体装置の製造
方法に関する。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に伴
い、Ｍ　ＯＳ型メモリのような半導体記憶装置の高集積
化が進んでいる。ＭＯＳトランジスタ及びＭＯＳキャパ
シタからメモリセルを構成したＤＲＡＭにおいては、高
集積化に伴って情報を記憶するＭＯＳキャパシタの面積
が減少し、従ってＭＯＳキャパシタに蓄えられる電荷の
量が減少する。この結果、メモリ内容が誤って読出され
たり、α線の等の放射線によりメモリ内容が破壊される
と入った問題が生じている。

−このような問題を解決するため、キャパシタ形成領域
に溝を掘って、占有面積を拡大することなく実質的に表
面積を大きくしてＭＯＳＪＦｔパシタの容量を増大させ
、以て蓄積電荷量を増大させて、メモリセルを微細化す
る方法が提案されている。

同様に、素子分離領域の面積が減少することによって素
子間でリークが生じ、素子間分離耐圧が低下するという
ことも大きな問題となっている。このため、素子分離領
域に溝を掘って、絶縁膜を埋込んだり或いは溝の底部の
みを選択的に熱酸化することにより、占有面積を拡大す
ることなく分離耐圧を増大させる方法が提案されている
。

第２図は既に提案されているメモリセル（特開昭５９−
７２１６１号公報）の構造であり、（ａ＞は平面図、（
ｂ）はその矢視Ａ−Ａ’　断面図である。ｐ型Ｓ１基板
４１の素子弁ｗ１領域に溝４２が形成され、この溝４２
により分離された複数の島状領域が配列形成されている
。溝４２の底部には素子分離用の厚い絶縁膜４４が途中
まで埋込み形成されている。さらに、素子分離領域耐圧
を向上させるため、満４２の底部にはｐ＋型型数散層４
３形成されている。メモリキャパシタはこの素子分離用
溝４２の側壁及び上面にキャパシタ絶縁膜４６を形成し
、この溝４２を埋込むようにキャパシタ電極４７を配設
して形成されている。キャパシタ電極４７が対向する基
板Ａ域には対向電極となるｎ型拡散層４５が形成されて
いる。そして、島状半導体領域上にゲート絶縁膜４８を
介してゲート電極４９が形成され、このゲート電極４つ
をマスクとして不純物をイオン注入してソース・ドレイ
ンとなるｎ＋型型数散層５０５１が形成されている。

キャパシタ電極４７及びゲート電極４つは第２図（ａ）
から明らかなように、同じ方向に連続的に配列形成され
、またゲート電極４９はワード線となる。

こうしてＭＯＳキャパシタ及びＭｏＳトランジスタが形
成された基板表面にＣＶＤ絶縁膜５２が堆積され、これ
にコンタクト穴が開けられてワード線と直交する方向の
複数のＭｏＳトランジスタのドレインを共通接続するＡ
Ｑ配線５３が配列形成されてい。なお、このＡρ配線５
３はビット線となる。

このようなメモリセル構造では、素子分離領域とキャパ
シタ形成領域を同一の溝で構成することにより共にそれ
ぞれの占有面積を増大することなく分離耐圧を向上させ
、なおかつキャパシタ容量を増大させることが可能とな
り、高集積したメモリの信頼性向上がはかられるものと
して有望である。また、最近では、上記構造を持つメモ
リ扶セルにおいて高速動作を実現するために、セル部以
外の周辺回路にバイポーラトランジスタを用いることが
試みられている。

しかしながら、この種の装置にあっては次のような問題
があった。即ち、メモリをさらに高集積化するためには
溝の開口に対して側面積を大きくする必要があり、この
ように溝の幅に対する深さの割合が大きくなった場合に
は、溝底部のみに反転を防止するためのｐ１型拡散層を
形成することが困難である。また、セル部分全体を高１
度の基板上に形成することにより、素子分離耐圧を補償
すると云う方法も知られている。しかし、このような場
合には高濃度、高カＯ速でイオン注入を行い、なおかつ
長時間熱拡散を行わなければならない。

そのために、表面のトランジスタ特性に影響を与え、し
きい値がばらつく等、信頼性上大きな問題があった。

また、同一基板上にバイポーラトランジスタを作る場合
、トランジスタのコレクタ電極となるコレクタ埋込み層
形成後のエピタキシャル成長層最適膜厚と、溝底部の反
転防止層形成後のエピタキシャル成長層最適膜厚は一致
していない。即ち、バイポーラトランジスタ部ではエピ
タキシャル成長胴を薄クシコレクタ埋込み層を浅くすれ
ば性能は上がるが、溝底部の反転防止層は微細化に伴い
益々基板表面から深くしなければならない。

（発明が解決しようとする問題点） このように従来、素子分離用溝が深くなると、溝の底部
のみに反転防止層を形成することが困難であった。さら
に、Ｂｉ−ｆｖ１０ｓ構造においては、コレクタ埋込み
層と反転防止層との深さ位置を共に最適化することは困
難であった。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、素子占有面積を拡大することなく十分
な素子力ｗ１耐圧を確保することができ、且つＢ　１−
ＭＯＳ構造におけるコレクタ埋込み層及び反転防止層の
深さ位置を共に最適化することができ、Ｂ　ｉ　−ＭＯ
Ｓ構造のＲＡＭ等の信頼性の向上をはかり得る半導体装
置の製造方法を提供することにある。

［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、２つのエピタキシャル成長層を用いる
ことにより、２つの不純物理込み層の基板表面からの深
さを異ならせることにある。

即ち本発明は、半導体基板に素子分離用の溝を形成する
と共に、該基板にバイボー−ラトランジスタ及びＭＯＳ
素子を形成してなる半導体装置の製造方法において、半
導体基板に不純物を選択的に導入して反転防止層を形成
したのら、上記基板上に第１の半導体膜をエピタキシャ
ル成長し、次いでこの半導体膜に不純物を選択的に導入
して前記バイポーラトランジスタのコレクタ埋込み層を
形成し、次いで第１の半導体膜上に第２の半導体膜をエ
ピタキシャル成長し、しかるのら第１及び第２の半導体
膜を素子分離領域に応じてエツチングし前記第１の埋込
み層に達する溝を形成するようにした方法である。

（作用〉 本発明によれば、素子分離用溝の底面が反転防止層に接
するように形成されるため、素子分離耐圧の向上をはか
ることができる。しがも、この溝に形成するキャパシタ
においては、溝の底面が上記反転防止層に接するように
形成されるため、キャパシタ間のリークだけでなく、α
線によるソフトエラーを抑えることができ、メモリの信
頼性の向−上がはかられる。さらに、この反転防止層を
エピタキシャル成長技術を利用して埋込み形成するため
、従来技術のように長時間の熱拡散を行って高濃度層を
形成する場合に比べて表面のトランジスタ特性はより安
定したものとなる。また、エピタキシャル成長技術によ
る埋込み層を０ＭＯＳに用いた場合には、基板の抵抗を
小さくすることができ、ラッチアップ防止に有効である
。

さらに、本発明の方法によれば、素子分離用溝の反転防
止層とバイポーラトランジスタのコレクタ埋込み層の深
さをそれぞれ独立に決めることができるため、これらを
最適化することができ７、メモリの信頼性、バイポーラ
トランジスタの性能を低下させることなしに、メモリを
構成することが可能である。従って、信頼性及び集積度
の高い［３ｉ　−ＭＯＳ構造の半導体装置を実現するこ
とが可能となる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる　［３１−ＭＯＳ構
造のＤＲＡＭセルの製造工程を示す断面図である。まず
、第１図（ａ）に示す如く、ｐ型５ｉＪｆｉ板１１の表
面に酸化膜１２１を形成し、所定の領域に残したレジス
ト１３１をマスクとして、例えばボロンをドーズ量５Ｘ
１０に３ｃｍ’、加速電圧１５０ＫｅＶでドーピングし
、ｐ＋型埋込み層（反転防止＠）１４を形成する。

次いで、レジスト１３１及び酸化膜１２１を除去したの
ち、第１図（ｂ）に示す如く、雄板１１上に第１のｐ型
エピタキシャル成長１１５を２．５μ面の厚さに形成す
る。その後、第１図（Ｃ）に示す如くエピタキシャル成
長層１５上に酸化膜１２２を形成し、所定領域に残した
レジスト１３２をマスクとして、例えば砒素をドーズ量
５ｘ　１０”　ｃａｒ’　、加速電圧４０ＫｅＶでドー
ピングし、高ｉ１１度のｎ＋型埋込み層（コレクタ埋込
み層）１６を形成する。

次いで、レジスト１３２及び酸化膜１２２を除去したの
ち、第１図（ｄ’）に示す如く、エピタキシャル成長層
１５上に第２のｐ型エピタキシャル成長層１７を形成す
る。続いて、所定の領域に不純物をドーピングすること
により、ｎウェル１８及びｎウェル１９を形成し、素子
弁ｍ領域の一部を酸化することにより素子分離用絶縁１
１！２０を形成する。

次いで、第１図（ｅ）に示す如く、バイポーラトランジ
スタのコレクタ領域にｎ型不純物をドーピングして高濃
度で深いｎ＋型拡散！２２を形成する。さらに、前記素
子分離用絶縁膜２０を形成していない素子分離領域の基
板を反応性イオンエツチング（ＲＩＥ）によりエツチン
グして素子分離用溝２１を形成する。このとき、溝２１
の少なくとも底面の一部或いは全部は前記ｐ＋＋埋込み
Ｂ１４に接するようにする。

次いで、第１図（ｆ）に示す如く、素子分離用溝２１の
底部に所定厚みの素子分離耐圧ｈｕｔ！＄２３を埋込み
形成する。素子分離用絶縁膜２３は例えばＳｉＯ２膜で
ある。続いて、溝２１の側壁部に不純物を導入してｎ型
拡散層２４を形成した後、溝２１の側面及び上面にキャ
パシタ絶縁膜２５を介してキャパシタ電極２６を形成す
る。キャパシタ絶縁ｙ４２５は、例えば熱酸化膜である
。キャパシタ電極２６は、例えばリンをドープした第１
層多結晶シリコン膜を全面に堆積して溝２１内を埋込み
、これを所定形状にパターニングすることにより形成さ
れる。

次いで、不要なキャパシタ絶縁膜２５をエツチング除去
して一旦基板表面を露出させ、第１図（ｑ）に示す如く
、キャパシタ電極２６の表面には層間絶縁１２７１を、
基板露出部にはゲート絶縁ＩＩ！２７２を形成する。こ
の実施例ではゲート絶縁膜２７２は熱酸化膜であるが、
先に形成されているキャパシタ絶縁膜２５を除去せずに
これをそのまま用いることも可能である。

その後、所定領域にｎ型不純物をドーピングしてベース
ロー型拡散層２８を形成する。さらに、所定領域のゲー
ト絶縁１１！２７２をエツチング除去したのち、全面に
ゲート電極材料膜として、例えば砒素をドープした第２
層多結晶シリコン膜を堆積し、熱拡散によりエミッタｎ
＋型拡散！！３０を形成する。さらに、これを所定形状
にパターニングしてゲート電８ｉ２Ｌ１及びエミッタ電
極２９２を形成する。この後、不要なゲート絶縁膜２７
２を除去し、キャパシタ電極２６及びゲート電極２９！
をマスクとして不純物をドーピングすることにより、ｎ
−型拡散層３１をセルフナラインで形成する。

次いで、全面にＣＶＤ−８ｉ０２膜を堆積し、異方性エ
ツチング、例えばＲＩＥにより全面エツチングしてゲー
ト電極２９１の段差を利用してその側壁部のみに選択的
に３ｉ０２膜３２を残置させ、これをマスクに不純物を
ドーピングしてｎ＋型広拡散層３３セルファラインで形
成することにより、ソース・ドレインを形成する。さら
に、所定の位置に不純物をドーピングしてｐ＋型広拡散
層３４形成する。

この実施例では第２層多結晶シリコンの側壁段差部に残
置させたｃｖｏ−ｓ　ｒ○２膜３２をマスクに不純物を
ドーピングしてｎ＋型広拡散層３３形成しているが、ゲ
ート電極２９ｒをマスクに高濃度の不純物をドーピング
して直接ｎ＋型広拡散層形成しソース・ドレインを構成
することも可能である。

次いで、第１（ｑ）に示す如く、層間絶縁膜として例え
ばＣＶＤ−８ｉ　０２　ｐＡ３５を全面に堆積し、所定
の位置をエツチング除去してコンタクトホールを形成す
る。その後、ｌ！ｉｌ！線材料として例えばＡｆｉ模３
６を全面に堆積した後、所定の形状にパターニングする
ことにより配線を行う。

かくして本実施例方法によれば、素子分離用溝２１の底
面がｐ＋＋埋込み層（反転防止層）１４に接するように
形成されるため、素子分離［の面積を拡大することなく
素子分離耐圧の向上をはかることができる。しかも、溝
型キャパシタの底面が埋込み脇１４に接するように形成
されるため、キャパシタ間リークだけでなく、α線によ
るソフトエラーを抑えることができ、メモリの信頼性の
向上をはかることができる。さらに、反転防止のための
埋込み層１４と、バイポーラトランジスタのコレクタ埋
込み層１６を順次に形成することができるので、これら
の埋込み１１４．１６をそれぞれ最適な深さ位置に形成
することができ、且つその工程を簡略化することが可能
となる。

また、反転防止のための埋込み層１４をエピタキシャル
成長技術を利用して形成するため、長時間の熱拡散を行
って拡散層を形成する場合に比べて、基板表面に形成さ
れるＭＯＳｉ−ランジスタの特性は安定したものとなる
。さらに、このエピタキシャル成長技術による埋込み層
を０ＭＯＳに用いた場合には、ラッチアップ防止に非常
に有効であり、ウェル分離幅を小さくすることが可能と
なり、高集積化がはかられる。

即チ、Ｂ　ｉ　−ＭＯＳｆＮ造を用いたＦＣセルＤＲＡ
Ｍにおいては高速動作、高信頼性、８集積化をはかるこ
とが可能であり、信頼性及び集積度の高い半導体装置を
実現することができる。

なお、本発明は上述した実施例に限定されるものではな
い。実施例ではコレクタ埋込み層としての高濃度ｎ＋埋
込み層１６を砒素のドーピングにより形成したが、例え
ばアンチモンの拡散により形成することも可能である。

また、実施例ではキャパシタ電極を第１層多結晶シリコ
ン膜により、ゲート電極及びエミッタ電極を第２層多結
晶シリコン膜により形成したが、これらの材料として高
融点金属或いはそのシリサイド等を用いることができる
。さらに、ゲート電極及びエミッタ電極を第２層多結晶
シリコン膜により形成したが、エミッタ電極を第３層多
結晶シリコン膜で形成することも可能である。

また、反転防止層、コレクタ埋込み層、第１及び第２の
エピタキシャル成長層の導電型は実施例に何等限定され
るものではなく、仕様に応じて適宜変更可能である。例
えば、第１のエピタキシャル成長層及び反転防止層を基
板と同導電型とし、第２のエピタキシャル成長層及びコ
レクタ埋込み層を基板と逆導電型にしてもよい。さらに
、反転防止層及びコレクタ埋込み層を基板と同導電型に
し、第１及び第２のエピタキシャル成長層を基板と逆導
電型にすることも可能である。また、各部の絶縁膜とし
て熱酸化によるＳｉＯ２膜の他に、ＣＶＯによるＳｉ’
０２膜やＳｉ３Ｎ＋等を用いることも可能である。また
、実施例では素子分離用溝の側壁を利用してキャパシタ
面積を稼ぐＤＲＡＭ構造を説明したが、素子分離用溝と
は別にキャパシタ領域の基板表面に溝を掘ってキャパシ
タ面積の拡大をはかることが可能である。その他、本発
明の要旨を逸鋭しない範囲で、種々変形して実施するこ
とができる。

［Ｒ明の効果］ 以上詳述したように本発明によれば、素子分離用溝をそ
の底面が反転防止層に接するように形成しているので、
素子分離領域の面積を拡大することなく、素子分離耐圧
の向上をはかることができる。しかも、２層のエピタキ
シャル成長層の厚さにより反転防止層及びコレクタ埋込
み唐の深さ位置を独立に設定できるので、各埋込み層の
深さを共に最適化することができる。従って、３１−Ｍ
ＯＳ構造の半導体装置の信頼性及び集積度の向上をはか
り得、その有用性は絶大である。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる　Ｂｉ−ＭＯＳ構造
のＤＲＡＭセルの製造工程を示す断面図、第２図は従来
のＤＲＡｆｖＬＩＭ造を示す平面図及び断面図である。 １１・・・ｐ型Ｓｉ基板、１４・・・ｐ＋型埋込み層（
反転防止層）、１５・・・第１のｐ型エピタキシャル成
長層、１６・・・ｎ＋型埋込み層（コレクタ埋込み層）
、１７・・・第２のｐ型エピタキシャル成長層、１８・
・・ｎウェル、１９・・・ｎウェル、２３・・・素子分
離用埋込み絶縁膜、２６・・・キャパシタ電極、２９１
・・・ゲート電極。 出願人代理人　弁理士　鈴江武彦 第１図（２） 第１図（３）

Claims (4)

【特許請求の範囲】
1. （１）半導体基板に素子分離用の溝を形成すると共に、
   該基板にバイポーラトランジスタ及びＭＯＳ素子を形成
   してなる半導体装置の製造方法において、半導体基板に
   不純物を選択的に導入して反転防止層を形成する工程と
   、上記基板上に第１の半導体膜をエピタキシャル成長す
   る工程と、上記半導体膜に不純物を選択的に導入して前
   記バイポーラトランジスタのコレクタ埋込み層を形成す
   る工程と、前記第１の半導体膜上に第２の半導体膜をエ
   ピタキシャル成長する工程と、前記第１及び第２の半導
   体膜を素子分離領域に応じてエッチングし前記第１の埋
   込み層に達する溝を形成する工程とを含むことを特徴と
   する半導体装置の製造方法。
2. （２）前記反転防止層、第１及び第２の半導体膜は前記
   基板と同導電型であり、前記コレクタ埋込み詞は前記基
   板と逆導電型であることを特徴とする特許請求の範囲第
   １項記載の半導体装置の製造方法。
3. （３）前記溝の底部に、素子分離用絶縁膜を埋込み形成
   することを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。
4. （４）前記溝の側壁部分の一部に、キャパシタ絶縁膜を
   介してキャパシタ電極を形成することを特徴とする特許
   請求の範囲第１項記載の半導体装置の製造方法。