JPS6366798A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は大容量の半導体記憶装置に係り、特にメモリ
セルアレイ内に不良セルが存在しているか否かをそれ自
体で自動的に判定する自己診断機能を介する半導体記憶
装置に関する。

（従来の技術） 従来、半導体記憶装置（以下、半導体メモリと称する）
を用いてシステムを構成する場合に、これらの半導体メ
モリに不良セルがないかどうかのチェックは各メモリチ
ップを動作させてチップ外部からメモリセルを一つずつ
選択し、選択したセルに対しであるデータを書込み、こ
れが正しく読み出せるかどうかにより行なっている。

しかしながら、半導体メモリの大容二化と低価格化の進
行により、半導体メモリを使用するシステムの数は飛躍
的に増加し、同時に１システム当たりの半導体メモリの
容量も菓大なものになってきている。このため、例えば
、システムの動作開始時に各半導体メモリに不良がない
かどうかをチェックするために必要な時間も美大なもの
となっている。この結果、システムのスタートアップが
遅くなり、使い勝手が悪くなる恐れがある。しかも、シ
ステムのスタートアップ時に無駄な時間が費やされるこ
とは、単にシステムの稼働率が低下するだけではなく、
そのシステムを動作させようとする時には必ず一定時間
待たされることになる。

また、保守点検の頻度を高めれば高める程、このような
弊害が顕著となる。

（発明が解決しようとする問題点） このように従来の半導体記憶装置では、その記憶装置を
用いたシステムの動作開始時のチェック時間が莫大なも
のとなり、システムのスタートアップが遅くなるという
欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、個々で内部セルに不良が発生してい
ないか否かを自動的に判定することができ、もってこの
記憶装置を用いたシステムの動作開始時のチェック時間
の大幅な短縮が図れ、システムのスタートアップを早く
することができる半導体記憶装置を提供することにある
。

［発明の構成］ （問題点を解決するための手段） この発明の半導体記憶装置は、複数個のメモリセルを有
するメモリセルアレイと、上記メモリセルアレイ内の１
個以上のメモリセルを選択するメモリセル選択手段と、
上記メモリセル選択手段で選択されたメモリセルに対す
るデータの書込み制御もしくは選択されたメモリセルか
らのデータ読み出し制御を行なうデータ読出し書込み制
御手段と、起動後に上記データ読出し書込み制御手段に
より上記メモリセルアレイ内の各メモリセルに対して所
定データを順次、書込ませ、かつ古込み後にそれを読み
出させ、読出しデータに誤りが発生しているか否かを検
出することにより自己診断を行う自己診断制御手段と、
通常動作で使用される複数本の外部端子に所定の信号が
所定の順序とレベルで入力されたことを検出して１１記
自己診１新制御手段を起動させる起動制御手段とから構
成されている。

（作用） この発明の半導体記憶装置では、外部から所定の信号が
所定の順序、レベルで入力されたことが起動制御手段で
検出されることにより自己診断制御手段が起動される。

この自己診断制御手段の起動後はデータ読出し書込み制
御手段によりメモリセルアレイ内の各メモリセルに対し
て所定データが順次、書込まれ、かつ書込み後にそれが
読み出される。そして、読出しデータに誤りが発生して
いるか否かが検出され、誤りが発生していれば外部に対
してその旨が出力される。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の半導体記憶装置を１ワードが１ビツ
ト構成のダイナミック型ランダム・アクセス・メモリ（
Ｄ−ＲＡＭ）に実施した場合の、全件の（Ｉ＋４成を示
すブロック図である。

図において、１０は図示しない複数個のダイナミック型
メモリセルが行列状に配置されたメモリセルアレイであ
る。このメモリセルアレイ１０ではロウデコーダ１１の
デコード出力に応じて１列分のｎ個のメモリセルが同時
に選択され、これらｎ個のメモリセルの記憶データがセ
ンスアンプ１２に供給される。このセンスアンプＩ２に
は上記メモリセルアレイ１０の１行分のメモリセルに対
応したｎ個の図示しないセンス増幅器が設けられており
、これらｎ個のセンス増幅器でセンスされた中の一つの
セルデータがカラムデコーダ１３のデコード出力に応じ
て選択される。また、Ｌ４はデータ人出力バッファであ
る。このデータ人出力バッファ！４は、データの読み出
し動作の際には、上記選択された一つのセルデータをＤ
　ｏｕｔとして外部に出力し、データの書き込み動作の
際には、後述するデータマルチプレクサ１５からのデー
タをセンスアンプ１２の対応するセンス増幅器に供給す
る。データの書き込み動作の際は、この後、メモリセル
アレイ内Ｏ内の対応するセルにデータ書き込みが行われ
る。

すなわち、上記メモリセルアレイＩＯの中のいずれか一
つのメモリセルが上記ロウデコーダ１１及びカラムデコ
ーダ１３の各デコード出力に基づいて選択され、データ
人出力バッファ１４を介して１ビット分のデータの読み
出し、もしくは書き込みが行われる。

上記ロウデコーダ１１及びカラムデコーダ１３にはアド
レスバッファ／マルチプレクサ１Ｂから出力されるアド
レスが供給される。このアドレスバッファ／マルチプレ
クサ１Ｂには、図示しないｌ（数本の外部端子を介して
時分割的に入力される複数ビットのロウアドレス及びカ
ラムアドレスからなる外部アドレスＡｄｄと、アドレス
カワンタ１７で発生される内部アドレスとが並列に供給
される。そして、このアドレスバッファ／マルチプレク
サ１Ｂは、後述する自己診断制御回路１８からの制御信
号に基づき上記外部アドレスＡｄｄと内部アドレスの一
方を選択し、選択したアドレスから相補なレベルのアド
レスを発生して上記ロウデコーダ１１及びカラムデコー
ダ１３に供給する。

上記データマルチプレクサ１５には、図示しない外部端
子を介して外部データＤｉｎ及び後述する書′込みデー
タ発生回路１９で発生される自己診断用の内部データと
が並列に供給される。そして、このデータマルチプレク
サ１５は、後述する自己診断制御回路１８からの制御信
号に基づき上記外部データＤｉｎと内部データのいずれ
か一方を選択し、選択したデータを上記データ人出力バ
ッファ１４に供給する。

上記アドレスカウンタ１７は、自己診断動作時に、後述
する自己診断制御回路１８からの制御信号に基づき複数
ビットのロウアドレス及びカラムアドレスからなる上記
内部アドレスを順次発生する。また、上記書込みデータ
発生回路１９は、自己診断動作時に、後述する自己診断
制御回路１８からの制御信号に基づき、」二足メモリセ
ルアレイＩＯに書込むべき上記内部データを順次発生す
る。

２０は故障診断／故障信号発生回路である。この回路２
０には、自己診断動作時に、上記データ人出カバラフ７
１４を介して上記メモリセルアレイｌＯから読み出され
る読み出しデータ及びデータマルチプレクサ１５から選
択出力される上記書込みデータ発生回路１９からの内部
データが供給される。そして、この故障診断／故障信号
発生回路２０は、両データの比較を行ない、両データが
不一致のときには上記メモリセルアレイ１０内に不良セ
ルが存在しているとして、この旨を外部に知らせるため
の故障信号Ｆａｉｌを発生し、外部に出力する。

自己診断制御回路１８は、後述する起動制御回路２１か
らの起動信号を受けて自己診断動作を開始し、自己診断
動作の開始後は上記アドレスカウンタ１７、書込みデー
タ発生回路１９、アドレスバッファ／マルチプレクサ１
Ｂ、データマルチプレクサ１５及び故障診断／故障信号
発生回路２０に対して制御信号を供給し、それぞれの回
路の動作を制御する。

上記起動制御回路２１にはＤ　−ＲＡ　Ｍとしての通常
の動作で使用されるカラムアドレスストローブ信号ＣＡ
Ｓ、ロウアドレスストローブ信号ＲＡＳ。

ライトイネーブル信号Ｗ　Ｅ及び上記外部アドレスＡｄ
ｄそれぞれが外部端子を介して供給されている。

そして、この起動制御回路２１はこれら入力される各種
制御信号の入力順序、レベルなどが一定の条件にされた
ときに上記自己診断制御回路１８に対して起動信号を出
力する。

次に上記のような構成の記憶装置の動作を説明する。

まず、ＲＡＭとしての通常のデータ書き込み、読み出し
などの動作は、従来の場合と同様に、ＲＡＳＳＣＡＳ、
ＷＥなどの各種制御信号に基づいて行われる。

次に自己診断動作を行なう場合には、外部から供給する
」二足ＲＡＳ、ＣＡＳ、ＷＥなどの各種制御信号及び外
部アドレス信号Ａｄｄを所定の条件で入力する。例えば
、第２図のタイミングチャートに示すように、通常の動
作の際にはまず、ＲＡＳを始めに“０″レベルに下げ、
この後、ＣＡＳを“０”レベルに下げるところを、まず
、ＣＡＳを“０”レベルに下げた後にＲＡＳをｍＯ“レ
ベルに下げる。そして、ＲＡＳが“０”レベルのときに
ＷＥを“０”レベルに下げる。さらに、ＲＡＳ及びＷＥ
が共に“０”レベルのときに、外部アドレス信号Ａｄｄ
の任意の２ビツトの信号（Ａｉ。

Ａｊ）を（０，１）に設定することにより、起動制御回
路２１が自己診断動作を行なうことを感知し、起動信号
を発生する。

この起動信号が入力すると、自己診断制御回路１８が自
己診断動作を開始し、アドレスカウンタ１７、書込みデ
ータ発生回路１９、アドレスバッファ／マルチプレクサ
１Ｂ、データマルチプレクサ１５及び故障診断／故障信
号発生回路２０に対して制御信号を供給する。この制御
信号が供給されることにより、アドレスカウンタ１７は
上記メモリセルアレイ１０内の全てのメモリセルを選択
するためのロウアドレス及びカラムアドレスからなる内
部アドレスを順次発生すると共に、書込みデータ発生回
路１９は例えば始めに“０”レベルデータを連続して発
生する。この自己診断動作の期間中、上記２ビツトの外
部アドレス（Ａｔ、Ａｊ）は（１，１）に設定しておく
。

他方、自己診断制御回路１８からの制御信号が供給され
ることにより、アドレスバッファ／マルチプレクサｔｅ
は上記アドレスカウンタ１７で発生される内部アドレス
を選択し、ロウデコーダ１１及びカラムデコーダ１３に
供給する。また、データマルチプレクサ１５は上記書込
みデータ発生回路１９で発生される内部データを選択し
、データ人出力バッファ１４に供給する。ここで、始め
のサイクルではデータ人出力バッファ１４はデータ書込
みモードに設定される。このため、ロウデコーダ１１及
びカラムデコーダ１３により選択される各メモリセルに
対して“０”レベルデータの書き込みが順次行われる。

そして、メモリセルアレイ１０内の全てのメモリセルに
対して“０“レベルデータの書込みが完了した後の次の
サイクルでは、データ人出力バッファ１４がデータ読出
しモードに設定され、また、アドレスカウンタ１７はメ
モリセルアレイ１０内の全てのメモリセルを選択するた
めのロウアドレス及びカラムアドレスからなる内部アド
レスを再び始めから順次発生する。そして、このサイク
ルでは、データ人出力バッファ１４を介して各メモリセ
ルから順次読み出されるセルデータと、データマルチプ
レクサＩ５で選択されている書込みデータ発生回路１９
からの“０”レベルデータとの一致、不一致が故障診断
／故障信号発生回路２０で順次検出される。ここで、故
障診断／故障信号発生回路２０は、メモリセルからの読
み出しデータと、書込みデータ発生回路■９からのデー
タとが一致しているときには故障信号Ｆａｉｌは出力し
ない。他方、メモリセルからの読み出しデータと、書込
みデータ発生回路■９からのデータとが不一致の場合に
は所定のタイミングで故障信号Ｆａｉｌを出力する。

次のサイクルでは書込みデータ発生回路Ｉ９は“１゛レ
ベルデータを連続的に発生し、この“１゜レベルデータ
について上記と同様に全てのメモリセルに対して書き込
み、読み出し動作が行われ、データの検出結果に応じ、
所定のタイミングで故障信号Ｆａｉｌが出力される。

そして、全てのセルの検出が終了すると、第２図のタイ
ミングチャートに示すように、ＣＡＳを″０ルベルに下
げた後にＲＡＳを″０＃レベルに下げ、さらにＲＡＳ及
びＷＥが共に“０“レベルのときに、上記２ビツトの外
部アドレス信号（Ａｉ、Ａｊ）を（０，０）に設定する
ことにより、起動制御回路２１が自己診断が終了したこ
とを感知し、これにより自己診断制御回路１８の動作を
停止させる。

ここで、ＭＯＳダイナミックＲＡ　ＭやスタティックＲ
ＡＭなどの半導体メモリが複数個、システムに組込まれ
た実使用状態で、各メモリが不良となる場合は、これま
でほとんどがメモリセルアレイｌＯの単一ビット不良、
単一行不良、単一列不良など、セルの酸化膜の劣化や断
線などによる故障であることが知られている。すなわち
、トランジスタの特性が時間の経過と共に劣化していき
、ＲＡ　Ｍとしては一応動作するものの、やがて仕様を
満たさなくなるというような不良はほとんど発生しない
。従って、実使用状態での故障チェックは、チップ選別
時のような複雑な試験はもはや不要である。従って、上
記実施例のように標準的な条件で単に全てのメモリセル
に正しく　１″し・ベルデータもしくは“０”レベルデ
ータを書き込むことができ、これを正しく読み出すこと
ができるか否かを確認するという簡単なものでも必要か
つ十分である。

従って、上記実施例の記憶装置を複数個を用いてシステ
ムを構成する際には、全ての半導体メモリに対して信号
ＲＡＳ、ＣＡＳ、ＷＥ及び外部アドレス信号Ａｄｄを所
定の条件で並列に供給することにより、全てのメモリで
同時に自己診断動作を行なわせることができる。このた
め、従来装置のように、各メモリについて１個ずつ直列
に試験を行なう場合に比べ、システム内のメモリの故障
診断に必要な時間は、システムで使用しているメモリの
個数をＮとすれば、従来の１／Ｈに短縮することができ
る。このことは、単にシステムテストに要する時間の短
縮化が図れるのみではなく、このメモリを使用したシス
テムの動作開始時の始業点検などに特に効果があり、極
端に長い時間待たなくても始業点検が行なえるので、使
用者の作業効率が大幅に上昇すると共に、頻繁に点検す
ることが可能になるため、常にシステムの高信頼性を保
つことができる。

第４図ないし第６図はそれぞれ上記実施例装置の各部分
の具体的な構成を示す回路図である。

第４図は上記アドレスカウンタ１７及び書込みデータ発
生回路１９の具体的な構成を示すものである。

ここで、上記両回路は前段のＱ及びΦ出力信号が後段の
入力として供給される如く直列接続されたセットリセッ
ト型フリップフロップもしくは分周回路などからなる２
０個のカウンタ３０１ないし３０２ｏで構成されており
、１段目のカウンタ３０□には入力信号として前記自己
診断制御回路１８で自己診断動作中に、例えば信号ＣＡ
Ｓに基づいて発生されるクロック信号ＣＫ、ＣＫが供給
される。

これら各段のカウンタ３０はこのクロック信号ＣＫ。

ＣＫを順次１／２分周する。そして、１段目から９段目
のカウンタ３０１ないし３０９の９ビツトの出力信号は
前記内部アドレスのうちのロウアドレスａＯＲ，ａＯＲ
ないしａ３Ｒ，ａ８Ｒとして前Ｊ己アドレスバッファ／
マルチプレクサ１６に供給され、１０段目から１８段目
のカウンタ３０□０ないし３０□８の９ビツトの出力信
号は前記内部アドレスのうちのカラムアドレスａＯｃ、
ａｒｃないしａ８Ｃ，ａ８Ｃとして前記アドレスバッフ
ァ／マルチプレクサ１６に供給される。また、１９段目
のカウンタ３０１９の出力信号は前記データ人出力バッ
ファ１４でデータ書込みモード、読出しモードを設定す
るための書き込み／読み出し信号Ｗ／Ｒとして使用され
る。さらに、２０段目のカウンタ３０２ｏは前記書込み
データ発生回路１９に相当するものであり、この出力信
号は前記内部データＤとして前記データマルチプレクサ
１５に供給される。

このような構成の回路では、自己診断制御回路１８が起
動される前では全てのフリップフロップ３０のＱ出力信
号が“０゛レベル、Φ出力信号が“１”レベルになって
いる。従って、それぞれ９ビツトの内部ロウアドレス及
び内部カラムアドレスは共にすべてのビットが“０”レ
ベルであり、書き込み／読み出し信号Ｗ／Ｒも“０”レ
ベルであり、前記データ人出力バッファ１４はデータ書
込みモードにされており、さらに書込みデータ発生回路
１９で発生される内部データは“０”レベルになってい
る。

この状態で自己診断制御回路１８が起動され、クロ・ツ
ク信号ＣＫ、ＣＫを発生すると、まず、内部ロウアドレ
スが順次変化していく。この内部アドレスがアドレスバ
ッファ／マルチプレクサ１６を経由してロウデコーダ１
１及びカラムデコーダ１３に供給されることにより、メ
モリセルアレイ１０内のメモリセルは、カラムアドレス
の全てのビットか“０”レベルに対応した１行分のｎ個
のセルの中から、そのときのロウアドレスに対応したも
のが順次１個ずつ選択されていく。このとき、各メモリ
セルに書込まれるデータＤは“０＃レベルである。そし
て、ロウアドレス及びカラムアドレスが一巡すると、書
き込み／読み出し信号Ｗ／Ｒが“１”レベルになり、今
度は前記データ人出力バッファ１４がデータ読出しモー
ドにされる。このデータ読出しモードの際にも自己診断
制御回路１８はクロック信号ＣＫ、ＣＫを発生するため
、上記と同様にまず、内部ロウアドレスが順次変化して
いく。この内部アドレスがロウデコーダ１１及びカラム
デコーダ１３に供給されることにより、予め“０゜レベ
ルデータが書き込まれたメモリセルアレイ１０内のメモ
リセルから、データが順次読み出され、故障診断／故障
信号発生回路２０に供給される。このとき、書込みデー
タ発生回路１９に相当する２０段目のカウンタ３０２ｏ
で発生される内部データはまだ“０”レベルのままにな
っており、この内部データはデータマルチプレクサ１５
を介して上記故障診断／故障信号発生回路２０に供給さ
れている。

このため、この回路２０は両データの一致、不一致を検
出し、不一致を検出すると、その後の所定のタイミング
で故障信号Ｆａｉｌを出力する。

この状態で再びロウアドレス及びカラムアドレスが一巡
すると、書き込み／読み出し信号Ｗ／Ｒが再び“０７レ
ベルになり、さらに今度は２０段目のカウンタ３０２ｏ
の出力データＤが“０＃レベルから“１”レベルに変わ
る。すなわち、これにより、前記データ人出力バッファ
１４が再びデータ書込みモードにされ、このとき書込ま
れる内部データは“１”レベルとなる。そして、上記と
同様に°ｌ°レベルデータがメモリセルアレイ１０内の
全てのメモリセルについて行われ、さらにロウアドレス
及びカラムアドレスが一巡すると、書き込み／読み出し
信号Ｗ／Ｒが“０”レベルになり、再び“１”レベルデ
ータについて故障診断が故障診断／故障信号発生回路２
０で行われる。

このように、この回路ではロウアドレス及びカラムアド
レスが４巡する期間にメモリセルアレイ１０内の全ての
セルについて１０″レベルデータの書き込み、読み出し
、“１＠レベルデータの書き込み、読み出しが行われ、
データの読み出し時に不良セルの確認が行われる。なお
、通常、ダイナミックＲＡＭではメモリセルのリフレッ
シュを行なうためにリフレッシュカウンタが設けられて
おり、このリフレッシュカウンタではメモリセルアレイ
ＩＯにおいて全てのメモリセルを列１１位で選択し、１
列分のセルデータを前記センスアンプ１２に並列に供給
することによって行われる。従って、このリフレッシュ
カウンタではロウアドレスのみを発生すればよいので、
独自にリフレッシュカウンタを設けず、このアドレスカ
ウンタ１７の一部、すなわちフリップフロップ３０、な
いし３０９の出力をリフレッシュのために使用すること
ができる。

第５図は上記アドレスバッファ／マルチプレクサ１６の
マルチプレクサ部分もしくはデータマルチプレクサ１５
のそれぞれ１ビット分の具体的なｌｊ〜成を示すもので
ある。この回路は、一端に前記外部アドレスＡｄｄの１
ビット分、もしくは外部データＤ１ｎが供給されるＭＯ
Ｓスイッチ４Ｌと、一端に前記アドレスカウンタ１７で
発生される内部アドレスａの１ビット分、もしくは前記
書き込みデータ発生回路１９て発生される内部データＤ
が供給され、他端が上記ＭＯＳスイッチ４１の他端と共
通接続されたＭ　ＯＳスイッチ４２と、前記自己診断制
御回路１８で発生されるクロック信号ＣＫと同期したク
ロック信号φ及びこの自己診断制御回路１８で発生され
自己診断動作期間中か否かを示す信号Ｔが供給されるノ
アゲート回路４３と、上記クロック信号φと上記信号Ｔ
の逆位相の信号Ｔが供給されるノアゲート回路４４とか
ら構成されている。そして、一方のノアゲート回路４３
の出力はＭＯＳスイッチ４１のゲートに、他方のノアゲ
ート回路４４の出力はＭ　ＯＳスイッチ４２のゲートに
それぞれ供給されている。

この回路において、自己診断動作期間中では信号Ｔか“
１”レベルに、信号Ｔが１０”レベルにされる。従って
、一方のノアゲート回路４３の出力はクロック信号φに
かかわらず常に“０“レベルにされ、ｈｉ　ｏ　ｓスイ
ッチ４１は閉じられたままの状態になる。他方のノアゲ
ート回路４４の出力はクロック信号φが“０”レベルに
される毎に“１”レベルにされ、これに同期してＭＯＳ
スイッチ４２が開かれる。従って、信号Ｔが０”レベル
にされている自己診断動作期間では、アドレスバッファ
／マルチプレクサ１Ｂは内部アドレスａを、データマル
チプレクサ１５は内部データＤをそれぞれ選択する。ま
た、信号Ｔが“０”レベルにされている通常動作期間、
すなわち、外部データＤｉｎの書き込みもしくはセルデ
ータを読み出しＤｏｕＬとして出力する期間では、７ド
レスバツフア／マルチプレクサ１６は外部アドレスＡｄ
ｄを、データマルチプレクサ１５は外部データＤｉｎを
それぞれ選択する。

第６図は上記故障診断／故障信号発生回路２０の故障診
断部分の具体的な構成を示すものである。

この回路は、一方の入力データとしてメモリセルからの
読み出しデータＲＤが、他方の入力データとして前記書
込みデータ発生回路１９からのデータＤがそれぞれ供給
される排他的論理和ゲート回路（イクスクルーシブ・オ
アゲート回路）５０で（１４成されている。すなわち、
この回路において、両人カデータＲＤとＤのレベルが同
じであれば排他的論理和ゲート回路５０の出力Ｅは“０
”レベルとなり、データＲＤとＤのレベルが異なれば排
他的論理和ゲート回路５０の出力Ｅは“１“レベルとな
る。

そして、前記故障診断／故障信号発生回路２ｏは、この
ゲート回路５０の出力Ｅが一度でも“１”レベルになれ
ば、全てのセルについて検出を行なった後に、前記メモ
リセルアレイＩＯに不良セルが存在しているとして前記
故障信号Ｆａｌｌを発生する。

このようにこの実施例装置では上記したような大きな効
果を得ることかできるにもかかわらず、従来装置に対し
てわずかな回路を追加するだけでよく、従って、回路設
計が比較的容易に行なえ、かつ集積回路化した際のチッ
プ面積の増加も比較的少なくすることができる。

なお、この発明は上記実施例に限定されるものでなく種
々の変形が可能であることはいうまでもない。例えば上
記実施例装置では自己診断動作中にメモリセルアレイ１
０内の全てのセルにまず所定データを書込み、その後、
読み出すようにしているが、これはメモリセル１個にデ
ータを書込み、その直後に読み出すようにしてもよい。

この場合にも、まず“０″レベルのデータを書き込み、
次にこれを読み出す動作を全セルについて行ない、その
後に“１２レベルのデータを書き込み、次にこれを読み
出す動作を全セルについて行なう方法や、“０”レベル
データを書き込み、これを読み出し、次に“１”レベル
のデータの書き込み、これを読み出す動作を１個のセル
について順次行ない、この動作を全セルについて行なう
方法を用いることが可能である。

また、書込みデータ発生回路１９は“０“レベルデータ
及び”１＃レベルデータを連続的に発生する場合につい
て説明したが、これは自己診断時に書込みを行なうデー
タとして全て“０″レベル、“１”レベルという一様の
パターンではなく、“０”レベルデータと“１”レベル
データとが交互に現われる市松模様パターン、いわゆる
チェッカーボードパターンなどを使用することもできる
。

第７図は上記のようなチェッカーボードパターンを発生
する場合の前記書込みデータ発生回路１９の具体的構成
を示す回路図である。この回路は、前記第４図に示すア
ドレスカウンタ１７で発生される最下位ビットの内部カ
ラムアドレスａＯｃ及び同じくアドレスカウンタ１７で
発生される最下位ビットの内部ロウアドレスａＯＲとが
供給される排他的論理和ゲート回路６１と、この回路６
１の出力及び前記第２図に示すアドレスカウンタ１７の
最終段フリップフロップ３０２ｏで発生されるデータＤ
とが供給される排他的論理和ゲート回路６２とで構成さ
れている。

この回路で、まず始めの状態ではカウンタ３０２ｏで発
生されるデータＤが“０ルベル、カラムアドレスａＯｃ
及びロウアドレスａＯＲも共に“０”レベルである。従
って、ゲート回路６２から始めに出力されるデータは“
０”レベルである。

次にロウアドレスａＯＲか“１″レベルになると、ゲー
ト回路６１の出力が“１°レベルに反転し、さらにこれ
に続いてゲート回路６２の出力データが“１”レベルに
反転する。以下、アドレスカウンタ１７に前記クロック
信号ＣＫが供給される毎にロウアドレスａＯＲが交互に
反転し、これにより内部データＤも１ビツト毎に反転し
たものとなる。

そして、ロウアドレスが一巡し、次に再びロウアドレス
が始めから変化する際には、カラムアドレスの最下位ビ
ットａＯＣは、″１″レベルに反転しているので、この
カラム（行）においてゲート回路６２から始めに出力さ
れるデータは“１ｍ　レベルデータである。次にロウア
ドレスａＯＲが“１＃レベルになると、ゲート回路６２
の出力データが″０″レベルに反転する。以下、アドレ
スカウンタ１７に前記クロック信号ＣＫが供給される毎
にロウアドレスａＯＲが交互に反転し、これにより内部
データＤも１ビツト毎に反転したものとなる。

そして、始めのカラムと次のカラムではデータが交互に
入れ代わった状態で書き込みが行われる。

この結果、この書込みデータ発生回路がらの出力データ
を用いれば、チェッカーボードパターンによる自己診断
を行なうことかできる。

また、上記実施例では故障信号Ｆａｉｌは全てのセルに
ついて検出を行なった後に出力する場合について説明し
たが、これはデータの不一致か検出された時点で出力し
てもよい。また、その際にはこの後の自己診断動作は中
止するようにしてもよい。

さらに、上記実施例では自己診断時にメモリセルに書き
込むべきデータは記憶装置内部に設けられた書込みデー
タ発生回路１９で発生する場合について説明したが、こ
れは記憶装置の外部からデータＤｉｎとして供給するよ
うにしてもよい。同様に、自己診断時にメモリセルをア
ドレス指定するために使用されるアドレスは記憶装置内
部に段けられたアドレスカウンタ１７で発生する場合に
ついて説明したが、これは記憶装置の外部からアドレス
Ａｄｄとして供給するようにしてもよい。このように外
部アドレスを使用することにより、不良アドレスを直ち
に認識することができるという効果を得ることができる
。

またさらに、上記実施例装置では１ビット書き込み、読
み出しのダイナミックＲＡ　Ｍの場合を説明したか、こ
れは１ビツト構成のものに限らず、４ビツトや８ビツト
構成のちのにも実施か可能であることはいうまでもない
。また、ダイナミックＲＡ　Ｍに限らずスタティックＲ
ＡＭに適用しても大きな効果を得ることができる。

また、起動制御回路２１で自己診断動作の開始及び終了
を感知するための入力条件としては必ずしも前記第２図
のタイミングチャートによらすともよく、この他に、例
えば第３図のタイミングチャートに示すように、自己診
断動作の開始時と終了時にのみライトイネーブル信号Ｗ
Ｅを“０”レベルに下げ、このとき前記２ビツトの外部
アドレス信号（Ａｉ、Ａｊ）を（０，１）もしくは（１
゜１）に設定することによりｊｌなうようにしてｂよい
。

［発明の効果］ 以上説明したようにこの発明によれば、個々で内部セル
に不良が発生していないか否かを自動的に判定すること
ができ、もってこの記憶’ｊｉ　ＩＸｊを用いたシステ
ムの動作開始時のチェック時間の大幅な短縮が図れ、シ
ステムのスタートアップを早くすることができる半導体
記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図及び第３図はそれぞれ上記実施例装置の異なる動
作を示すタイミングチャート、第４図ないし第６図はそ
れぞれ上記実施例装置の一部分の具体的な構成を示す四
路図、第７図はこの発明の変形例による回路図である。 ｌＯ・・・メモリセルアレイ、１１・・・ロウデコーダ
、１２・・・センスアンプ、１３・・・カラムデコーダ
、１４・・・データ人出力バッファ、１５・・・データ
マルチプレクサ、１６・・・アドレスバッファ／マルチ
プレクサ、１７・・・アドレスカウンタ、１８・・・自
己診断制御回路、１９・・・書込みデータ発生回路、２
０・・・故障診断／故障信号発生回路、２１・・・起動
制御回路、３０・・・カウンタ、４１゜４２・・・Ｍ　
ＯＳスイッチ、４３．４４・・・ノアゲート回路、５０
、６１．６２・・・排他的論理和ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １　複数個のメモリセルを有するメモリセルアレイと、
   上記メモリセルアレイ内の１個以上のメモリセルを選択
   するメモリセル選択手段と、上記メモリセル選択手段で
   選択されたメモリセルに対するデータの書込み制御もし
   くは選択されたメモリセルからのデータ読み出し制御を
   行なうデータ読出し書込み制御手段と、起動後に上記デ
   ータ読出し書込み制御手段により上記メモリセルアレイ
   内の各メモリセルに対して所定データを順次、書込ませ
   、かつ書込み後にそれを読み出させ、読出しデータに誤
   りが発生しているか否かを検出することにより自己診断
   を行う自己診断制御手段と、通常動作で使用される複数
   本の外部端子に所定の信号が所定の順序とレベルで入力
   されたことを検出して上記自己診断制御手段を起動させ
   る起動制御手段とを具備したことを特徴とする半導体記
   憶装置。 ２　前記自己診断制御手段は、前記メモリセルアレイ内
   のメモリセルをアドレス指定するためのアドレスを順次
   発生するアドレスカウンタと、前記メモリセルに書込む
   べきデータを発生する書込みデータ発生回路と、前記メ
   モリセルに書込まれるデータとデータの書込みが行われ
   たメモリセルから読み出されるデータとを比較するデー
   タ比較回路と、起動後に上記アドレスカウンタ、書込み
   データ発生回路及びデータ比較回路それぞれの動作を制
   御する制御回路とから構成されている特許請求の範囲第
   １項に記載の半導体記憶装置。 ３　前記メモリセルアレイ内の各メモリセルがダイナミ
   ック型セルで構成され、前記アドレスカウンタの一部が
   これら各メモリセルのリフレッシュ動作を行なう際に使
   用されるリフレッシュ用アドレスを発生するように構成
   されている特許請求の範囲第２項に記載の半導体記憶装
   置。 ４　前記自己診断制御手段には、データに誤りが発生し
   ていることが検出された際にその旨を外部に出力する故
   障信号出力手段が備えられている特許請求の範囲第１項
   に記載の半導体記憶装置。 ５　前記起動制御手段で検出される所定の信号が一部も
   しくは全部の外部アドレス信号を含んでいる特許請求の
   範囲第１項に記載の半導体記憶装置。 ６　前記アドレスカウンタの下位複数桁が前記メモリセ
   ルをアドレス指定するためのロウアドレスとして使用さ
   れ、その上位複数桁が前記メモリセルをアドレス指定す
   るためのカラムアドレスとして使用される特許請求の範
   囲第２項に記載の半導体記憶装置。 ７　前記書込みデータ発生回路は前記アドレスカウンタ
   の最上位桁出力が供給されるように構成されている特許
   請求の範囲第６項に記載の半導体記憶装置。 ８　前記アドレスカウンタが直列接続された複数個のセ
   ットリセット型フリップフロップで構成されている特許
   請求の範囲第２項に記載の半導体記憶装置。 ９　前記アドレスカウンタが直列接続された複数個の分
   周回路で構成されている特許請求の範囲第２項に記載の
   半導体記憶装置。 １０　前記起動制御手段は前記外部端子を介して入力さ
   れるカラムアドレスストローブ信号及びロウアドレスス
   トローブ信号を検出し、ロウアドレスストローブ信号よ
   りも先にカラムアドレスストローブ信号が入力されたこ
   とを検出して前記自己診断制御手段を起動させる特許請
   求の範囲第１項に記載の半導体記憶装置。 １１　前記起動制御手段は前記外部端子を介して入力さ
   れるカラムアドレスストローブ信号、ロウアドレススト
   ローブ信号及びライトイネーブル信号を検出し、ロウア
   ドレスストローブ信号よりも先にカラムアドレスストロ
   ーブ信号が入力されたときにライトイネーブル信号のレ
   ベルに基づいて前記自己診断制御手段を起動させる特許
   請求の範囲第１項に記載の半導体記憶装置。 １２　前記起動制御手段は前記外部端子を介して入力さ
   れるカラムアドレスストローブ信号、ロウアドレススト
   ローブ信号、ライトイネーブル信号及び外部アドレス信
   号を検出し、ロウアドレスストローブ信号よりも先にカ
   ラムアドレスストローブ信号が入力され、ライトイネー
   ブル信号が所定レベルにされている期間に外部アドレス
   信号が所定のレベルの組合わせにされたときに前記自己
   診断制御手段を起動させる特許請求の範囲第１項に記載
   の半導体記憶装置。