JPS63102098A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 光肌■技街分団 本発明はメモリ　アレイ及びメモリをテストするための
機能を持つ集積回路に関する。

光尻■狡街呵片景 “埋込みメモリ”あるいは“アプリケーションスペシフ
ソイク　メモリ”と呼ばれる論理回路を集積したメモリ
　アレイのテストは、従来の離散メモリ集積回路（ＩＣ
）よりはるかに複雑なテストを要求する。これはメモリ
　アレイ自体へのアクセスが制限されるためである。つ
まり、入力／出力端子は通常そのＩＣが遂行することを
意図される論理機能のためにもっばら使用される。従っ
て、テストは通常介在論理回路を通じてのデータの書込
み及び読出しに制限され、これは必ずしも完全なテスト
を提供しない。さらに、エラーが検出された場合でも、
しばしば、論理回路が悪いのか、メモリ　アレイが悪い
のか判明しない場合がある。この情報は、例えば、その
新たな設計を再設計する場合に、あるいは製造の際に処
理条件を監視するために非常に有効である。

メモリ　アレイ自体をテストするための１つの方法とし
て、集積回路上にメモリ　アレイのための専用のテスト
　パッドを提供する方法がある。

しかし、この方法では集積回路面積が増大し、通常、経
済性の問題を含む。さらに、大きなメモリアレイをテス
トするためには膨大な時間か必要となる。これに加え、
パッケージ　テストがウェーハ　テストのように完全に
遂行できず、パンケージ　テスト　レベルで欠陥を検出
できる能力が落る。周知のもう１つの方法においては、
集積回路上にアレイ内に書き込まれる即知のテスト　ビ
ット　シーケンスを生成するためのテスト発生器が搭載
さる。テスト　ビットがアレイから読み出され、記号認
識回路内で既知のパターンと比較される。ただし、先行
技術によるこの方法は、通常、使用される記号がワース
トケース条件を十分に反映してないため要求されるレベ
ルの完全なテストを実現するに至ってない。

テスト回路をメモリと同−ＩＣ上に搭載する場合、その
テスト回路もテストすることが必要である。しかし、通
常、先行技術によるテスト方法ではこれは非常に困難で
ある。最後に、先行技術による記号発生及び認識回路の
カスタム論理設計はレギュラーでない。従って、ＣＡ　
Ｄ　（ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ　ｄｅｓｉｇｎ）
　、特に回路をブロックにグループ化するＣＡＤを使用
する場合、分離が困難となる。

光凱■黴要 本発明はメモリ　アレイを含む集積回路のテストに関す
る。本発明においては、テスト情報が順次メモリ語アド
レス内に物理的に隣接するメモリ位置にチｘ　’７カー
ボード（ｃｈｅｃｈｅｒｂｏａｒｄ）パターンが生成さ
れるよう書き込まれる。交差結合された２つのインバー
タを持つ静的メモリの場合は、個々のインバータがメモ
リ位置であるとみなされる。メモリ　アドレス発生器を
使用して個々の位置に適当なテスト　ビットが提供され
る。期待データ発生器及び比較器回路を使用して任意の
メモリ位置から読み出された情報がその位置に書き込ま
れた情報と比較される。別の方法として、この目的に記
号解析回路を使用することもできる。また、個々のテス
ト結果を通知するためのテスト標識の数を削減するため
にデータ圧縮回路を含むこともできる。

夫藷± 以下の詳細な説明はメモリ　アレイ及びメモリのための
自己テスト機能を持つ集積回路に関する。

他の回路をこのＩＣ上に含めて、メモリを別名“理込み
メモリ　（ｅｍｂｅｄｄｅｄ　ｍｅｍｏｒｙ）　”とも
呼ばれるいわゆる“アプリケーション　スペシフツイク
（ａｐｐｌｉｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ）　　″
メモリとすることも可能である。必要であれば、本発明
による自己テスト機能を離散（つまり、スタンド　アロ
ン）メモリ　チップとともに搭載することもできる。本
発明は複数ビット語がアクセスされる静的メモリとの関
連において説明される。本発明による技術は最初にチェ
ッカーボード　パターン（交互する１”と０”）をメモ
リ　アレイ内の物理メモリ位置内に書き込む。交差結合
されたセルを持つ静的メモリの場合は、これは、この交
互パターンが隣接するインバータの電圧状態がこの交互
パターンを定義するように書き込まれることを意味する
。このテスト　シーケンスは、任意のアドレス位置くこ
れは複数ビットを含むこともできる）から情報を読み出
し、この情報をその位置に対する既知のテスト情報と比
較する。このテストが次に次のメモリ　アドレスに関し
て遂行され、そのメモリ　アレイ内の全てのメモリ　ア
ドレス位置がテストされるまで反復される。必要であれ
ば、次にこのテストを逆方向（つまり、最後のメモリア
ドレス位Ｗ）から反復する。本発明による順次読出し比
較技術は、先行技術による技術、つまり、期待されるテ
スト値と比較するためにメモリ　アレイ全体（あるいは
大部分）が読み出される方法とは対照的であることに注
意する。

本発明による方法においては、故障の検出は以下のテス
ト条件に従って遂行される。条件１：個個のセルが０か
ら１．１からＯの遷移を経て、これらの遷移の個々の後
に読み出される。条件２：（物理的に）隣接する個々の
全てのベアのセルｉ及びｊに対して、テスト回路がセル
ｉに１そしてセルｊに０、セルｉにＯそしてセルｊに１
を書き込み、これら書込みの個々の後に読み出す。この
書込みシーケンスはここでいわゆる“チェッカーボード
（ｃｈｅｃｋｅｒｂｏａｒｄ）　　”パターンと呼ばれ
るパターンを生成する。条件３：個々のメモリ　セルが
、論理１及びＯを書き込だ後に二度読み出される。条件
４：異なる論理値（つまり、０１及び１０ペア）を持つ
データにて幾つかのメモリ語が隣接する入力データ　ラ
インの個々のベア上に書き込まれ読み出される。

さらに他の条件を課すことも可能である。例えば、セル
に書き込だ後、セルから読み出す前に保持時間遅延を挿
入することもできる。これは静的メモリを動的メモリの
ように挙動させる原因となる断線をテストする。動的メ
モリの場合はコンデンサ保持時間が導入される。

第１図には典型的なランダムアクセスメモリの配列が示
されるが、ここではメモリ　アレイが複数のセグメント
に分割される。個々のセグメントは複数の隣接する列を
含む。任意の読出しあるいは書込みアクセス動作におい
て個々のセグメントから１つの列が選択される。従って
、ここに示される設計は４ビツト　アクセスを提供する
。ここで、本発明による方法は、任意の数の複数ビット
に同時に、あるいは以下に示されるように１つのビット
のみにアクセスする設計に対して有効である。任意のメ
モリ　アドレスの所でアクセスされる情報はここでは“
語”と呼ばれ、ここでは、４ビット語が示される。任意
の語を選択するためには、アクセス入力回路が行デコー
ダに行の特定の１つを選択するためにアドレス　ビット
（Ａ３・・・Ａ５）を加え、また個々のセグメントから
列の特定の１つを選択する列デコーダにアドレス　ビッ
ト（ＡＩ・・・Ａ３）を加える。選択された行と列の交
点によって物理配列内の語の位置が決定される。語アド
レスから物理語位置への１つの可能なデータ　ビット　
マツピング計画が第２図に示される。アドレス（ＡＤＤ
）が示されるが、個々のアドレスは４つのビット（ＤＩ
・・・Ｄ４）を含む。

例えば、アドレスＡＤＤ５は物理的に行２、列４．８．
１２及び１６内に位置する。以下の説明は第２図のマツ
ピングに関するが、他のマツピングも可能である。

本発明においては、交差結合されたインバータを持つメ
モリ　セルの場合、メモリ　アレイに最初に書き込まれ
るチェッカー　ボード　テストパターンは、セルのみで
なくインバータ位置によって定義される。例えば、第３
図には、２つの６トランジスタ“フルＣＭＯ３”静的メ
モリ　セルが示されるが、本発明の目的においては（２
つの負荷抵抗体を含む）４つのトランジスタ静的セルが
対象となる。個々のセルは２つの交差結合されたインバ
ータを含み、それぞれトランジスタ３゜２−３０３及び
３０４−３０５がインバータＩＮ■１及びＩＮＶ２を形
成する。これらインバータは交差結合され、これによっ
て、ノード３０７が高値のときノード３０８が低値とな
り、ノード３゜７が低値のときノード７０８が高値とな
るような双安定電圧状態を生成する。ノード３０７はア
クセス　トランジスタ３０１を通じて“真”ビットライ
ンＤＩによってアクセスされ、一方、ノード３０８はア
クセス　トランジスタ３０６を通じて“補数”ビット　
ラインＤＩ　　（ＢＡＲ）によってアクセスされる。イ
ンバータＩＮＶ２は隣接するメモリ　セル内のインパー
クＩＮＶ３に物理的に隣接することに注意する。従って
、本発明による方法に従ってアレイにチェッカーボード
　パターンを書き込むにあたって、ノード３０８はノー
ド３０９と反対の電圧状態におかれる。これは示される
２つの隣接する両方に“１”を書き込むか、あるいは任
意のセルの蓄積されたメモリ状態が“真”ビット　ライ
ンによってアクセスされたノードによって定義されるこ
とから両方のセルに“０”を書き込むことによって達成
される。本発明の方法によって当分野において周知のノ
ードの所に反対の電圧状態を生成する交差結合トランジ
スタを使用する動的セルを含む動的メモリ　セルアレイ
をテストすることも可能である。

“真”及び“補数”ビット　ラインのパターンか示され
るように行全体を通じて続くものとすると、行（第３図
の水平軸）に沿って電圧状態の所望の物理チェッカーボ
ード　パターンを得るためにセルの１つの行全体が物理
的に全て“１”あるいは全て“０”にて書き込まれる。

ただし、あるメモリ設計においては、′真”及び“補数
”ビット　ラインは対称軸Ａ−Ａに沿って隣接するセル
間で鏡像関係にある。従って、このような設計において
は、行に沿った物理インバータ位置内のチエソカーボー
ド電圧パターンを得るために任意の行内のセルが交互す
る論理“１”及び“０”によって書き込まれる。ビット
　ラインの他の構成も可能であり、物理チェッカーボー
ド　パターンを得るためにセル内に書き込まれる論理情
報が対応して変化される。また、チェッカーボードを得
るために、第３図に示されるように蓄積される電圧状態
が縦軸内でも交互されることに注意する。つまり、行２
（行１の下の行）内のセルは行１内の電圧状態と反対の
電圧状態を持つことに注意する。

従って、行ｌ内に全て論理“１”が蓄積されている場合
は、行２内に全て論理“Ｏ”が蓄積され、残りの全ての
行について同様にされる。第２図の構成及び第３図のメ
モリ　セルに対する蓄積電圧状態が第４図に示されるが
、ここには個々のインバータの状態が示される。個々の
メモリ　セルに対して、真ビット　ラインによってアク
セスされるインバータは“マスタ″　（Ｍ）と呼ばれ、
補数ビット　ラインによってアクセスされるインバータ
は“スレーブ（Ｓ）と呼ばれる。

アレイをチェッカーボード　パターンに初期化した後、
アレイが逆のパターン（“逆チェッカーボード”）にて
書き込まれる。つまり、■とＯがその後の７レイを通じ
てのバスによって交換される。これは個々のセルに関し
て０と１との状態の間の遷移をテストする。次に、逆方
向のバスによって最初のチェッカーボード　パターンが
セルに書き込まれ、順方向のテストによってチェックさ
れたのと反対側の隣接するセルの遷移がチェックされる
。

上の条件を達成するための好ましい読出し及び書込み動
作のシーケンスは以下の通りである。ここで、ペアの動
作（例えば、書込み・読出し）は次のアドレスに移動す
る前に任意の語アドレスに関して遂行される動作を意味
する。つまり、アドレス　カウンタが順方向では１桁だ
け増分され、逆方向では１桁だけ減分される。この例に
おいては、個々の読出しあるいは書込みが４ビツトをア
クセスする。示されるごとく、テストは、最初のメモリ
　アドレス（順方向）、あるいは最後のメモリ　アドレ
スから開始し、（逆方向）、全メモリ　アレイを通じて
数回バスすることによって遂行される。“最初の”メモ
リ　アドレスは従来は０・・・０アドレスであるとされ
、“最後の”メモリアドレスは従来は１・・・１アドレ
スであるとされた。

しかし、このような指定は本発明においては反転するこ
とも可能である。さらに、初期チェッカーボード　パタ
ーンは１から始ることもＯから始めることもできること
に注意する。

テーブル 自己テスト　シーケンス 動作　　　　　　パターン　　　　アドレス方向書込み
・読出し　チェッカーボード　　　順方向読出し・書込
み　逆チェッカーボード　　順方向読出し・読出し　逆
チェッカーボード　　順方向読出し・書込み　チェッカ
ーボード　　　逆方向読出し・読出し　チェッカーボー
ド　　　逆方向必要であればさらに別の動作を順あるい
は逆方向にて加えることも可能である。このシーケンス
の１つの重要な特徴は“二重読出し”である。つまり、
２つの読出し動作が任意のメモリ語に対して（書込み動
作を介在することなく）順次的に遂行される。この二重
読出しは読出し動作自体が語内に蓄積された情報に作用
するか否か決定するためのテストを提供する。必要であ
れば追加の読出しく例えば、三重読出し）を遂行するこ
とも可能である。

１度に１つのメモリ　アドレスについて動作されること
の大きな意義はその位置から読み出された情報がその位
置に書き込まれた情報と簡単に比較できることにある。

さらに、順次メモリ位置に関して動作を遂行することに
よって、アドレスカウンタによって語アドレス及び語に
書き込まれるテスト情報の両方を簡単に生成することが
できる。第１図に再び戻り、アドレス　レジスタは自己
テスト　モードにおいてアドレス　カウンタとして機能
する。読出し／書込みレジスタ（ＣＩ）及び制御レジス
タ（Ｃ２・・・Ｃ４）は、システムクロツクの制御下に
おいて、遂行されているテスト動作が読出しであるか書
込みであるか決定する。

そしてアドレス　ビットＡＩ・・・Ａ５がテスト中にメ
モリ　アレイを通じて望ましいアドレス　シーケンスが
生成されるように増分（あるいは減分）される。さらに
、制御レジスタ　ビットＣ２、Ｃ３及びＣ４が上のテス
ト内の５つのメモリ　テスト動作のどれが実行されてい
るか決定するために使用される。データ　イン発生器（
Ｄａｔａ　Ｉｎ　Ｇｅｎ−ｅｒａｔｏｒ）は個々の語に
読み込まれる実際のテストデータ（この例においては語
当たり４ビツト）を生成し、一方、期待データ発生器（
ＥｘｐｅｃｔｅｄＤａｔａ　Ｇｅｎｅｒａｔｏｒ）は比
較器内で比較のための同一のテスト語を生成する。期待
データ発生器の機能をデータ　イン発生器と結合するこ
ともできる。

ただし、データ　イン発生器の自己チェックを提供する
ためには分離することが要求される。比較器は読出し動
作中にメモリ　アレイから読み出されたテスト語の個々
のビットの比較を遂行する。

読み出されたビットが期待データ発生器からのビソトと
同一である場合は、“合格”信号が比較器から送られ、
そうでない場合は、“不合格”信号が送られる。好まし
い実施態様においては、データ圧縮（Ｄａｔａ　Ｃｏｍ
ｐｒｅｓｓｉｏｎ）回路に比較器の出力が送られ、アレ
イ全体内のテスト語の１つが不合格となると、“標識”
が“不合格”状態にセットされ、この集積回路の外部端
子に送くられる。これによって、必要であれば、集積回
路がパッケージ化されシステムとして動作しているとき
の自己テストの遂行が可能とされる。テスト回路によっ
て追加のテストを提供し、比較器の完全なテスト及び互
いに隣接する全てのデータ列のテストを行なうこともで
きる。このテストはその語内のゼロの個々のビット位置
に対して書込み及び読み出されるデータ語内の論理１の
欄に論理０を送くる。

次にデータ語内の論理ゼロの欄に論理１が送られる同様
のテストが行なわれる。

ここに示されるテスト比較器の代わりとして、記号解析
技術を使用することも可能である。この場合は、テスト
下の語の個々の読出しに対して、レジスタの前の内容と
の論理“ＯＲ”を遂行した後、情報がテスト　レジスタ
内に置かれる。次にテスト　レジスタ内の個々のビット
が読出し専用メモリ　（ＲＯＭ）内に蓄積された期待値
と比較される。この読出し専用メモリはテスト回路と同
一チップ上に搭載することも、外部チップ上に提供する
こともできる。こうして、テスト　レジスタを調べる前
に数個の語を結合して、テスト　データを“圧縮”し、
テスト下の語から読み出された全てのビットでなく、よ
り少いビットの検査で済ませることが可能となる。

【図面の簡単な説明】

第１図は本発明によるメモリ　アレイ及びテストのため
の各種の回路を示し； 第２図は論理アドレス及び物理位置を示すメモリ　セル
の典型的な配列を示し； 第３図は個々が２つのインバータを含む静的メモリ　セ
ルの略図を示し；そして 第４図は第２図の配列を持つ第３図のセルに対する物理
的電圧状態を示す。 〔主要部分の符号の説明〕 ３０２−３０５・・・・・・・・・トランジスタ３０７
．３０８・・・・・・・・・ノードＣ１・・・・・・・
・・読出し／書込みレジスタＣ２−Ｃ４・・・・・・・
・・制御レジスタ出　願　人　：　アメリカン　テレフ
ォンアンド　テレグラフ　カム

Claims (1)

1. 【特許請求の範囲】 １、メモリセルのアレイ、及び該アレイ内の情報語にそ
   れに加えられた個々の語アドレスに応答してアクセスす
   るためのアドレスデコーディング回路を含む集積回路に
   おいて、該集積回路がさらに 該デコーディング回路に順次語アクセスを供給するため
   のアドレスカウンタ手段、個々の語にテスト情報を書込
   み該アレイの物理的に隣接するメモリ位置内に交互する
   論理１と０のテスト電圧状態のチェッカーボードパター
   ンを生成するための手段、語にテスト情報を書き込だ後
   に個々の語を読み出すための手段、及び該アレイ内の語
   から読み出されたテスト情報を圧縮するための手段から
   成る自己テスト回路を含むことを特徴とする集積回路。 ２、特許請求の範囲第１項に記載の集積回路において、
   さらに 該アレイの物理的に隣接するメモリ位置内に交互する１
   及び０の逆チェッカーボードパターンを書き込むための
   手段が含まれることを特徴とする集積回路。 ３、特許請求の範囲第１項に記載の集積回路において、
   さらに 任意の語から該テスト情報を該任意の語への書込み動作
   の介在なしに少なくとも２度読み出すための手段が含ま
   れることを特徴とする集積回路。 ４、特許請求の範囲第１項に記載の集積回路において、
   該アドレスカウンタ手段が先頭のメモリ語アドレスから
   開始し最終のメモリアドレスで終る少なくとも１つのア
   ドレスの順方向テストシーケンス、及び最終のメモリ語
   アドレスから開始し先頭のメモリ語アドレスで終わる少
   なくとも１つのアドレスの逆方向シーケンスを供給する
   ことを特徴とする集積回路。 ５、特許請求の範囲第１項に記載の集積回路において、
   該自己テスト回路が順方向書込み・読出し；順方向読出
   し・書込み；順方向読出し・読出し；逆方向読出し・書
   込み；及び逆方向読出し・読出しから成る任意の語アド
   レスシーケンスのテスト動作を提供することを特徴とす
   る集積回路。 ６、特許請求の範囲第１項に記載の集積回路において、
   該語にテスト情報を書き込むための手段が該アドレスカ
   ウンタ手段によって制御されることを特徴とする集積回
   路。 ７、特許請求の範囲第１項に記載の集積回路において、
   個々の語が複数のメモリセルから構成されることを特徴
   とする集積回路。 ８、特許請求の範囲第１項に記載の集積回路において、
   個々のメモリセルがペアの交差結合されたインバータを
   含む静的メモリセルであることを特徴とする集積回路。 ９、特許請求の範囲第１項に記載の集積回路において、
   個々のメモリセルがペアの交差結合されたトランジスタ
   を含む動的メモリセルであることを特徴とする集積回路
   。 １０、特許請求の範囲第１項に記載の集積回路において
   、さらに 期待データ発生器、及び個々の語から読み出されたテス
   トデータを該期待データ発生器によって生成されるデー
   タと比較するための比較器が含まれることを特徴とする
   集積回路。 １１、特許請求の範囲第１項に記載の集積回路において
   、さらに 個々の語から読み出されたテストデータが 正しいか否か決定するための記号解析回路が含まれるこ
   とを特徴とする集積回路。