JPH0377376A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0377376A JPH0377376A JP21342789A JP21342789A JPH0377376A JP H0377376 A JPH0377376 A JP H0377376A JP 21342789 A JP21342789 A JP 21342789A JP 21342789 A JP21342789 A JP 21342789A JP H0377376 A JPH0377376 A JP H0377376A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
導電体膜パターンの形成方法に関し、
逆テーパ状の段差と交差して形成された導体膜パターン
の短絡を防止することを目的とし、逆テーパ形状の薄膜
パターンを有する基板上に多結晶シリコン膜を堆積し異
方性エンチングを行って該薄膜パターン端部に該多結晶
シリコン膜からなる側壁を形成する工程と、該側壁の全
部あるいは少なくともその表面を酸化するか、又は該側
壁を絶縁膜で覆う工程と、この上に導電体膜を堆積し選
択的にエツチングすることにより該薄膜パターンと交差
しかつ互いに分離された導電体膜パターンを形成する工
程を含むように構成する。
の短絡を防止することを目的とし、逆テーパ形状の薄膜
パターンを有する基板上に多結晶シリコン膜を堆積し異
方性エンチングを行って該薄膜パターン端部に該多結晶
シリコン膜からなる側壁を形成する工程と、該側壁の全
部あるいは少なくともその表面を酸化するか、又は該側
壁を絶縁膜で覆う工程と、この上に導電体膜を堆積し選
択的にエツチングすることにより該薄膜パターンと交差
しかつ互いに分離された導電体膜パターンを形成する工
程を含むように構成する。
〔産業上の利用分野］
本発明は半導体装置の製造方法に係り、特に導電体膜パ
ターンの形成方法に関する。
ターンの形成方法に関する。
［従来の技術〕
半導体ＩＣの構成要素であるＭＯＳ）ランジスタのソー
１７１１４７間リーク電流は通常１０− ’ ”Ａ程度
の極めて微小な値とすることが要求される。
１７１１４７間リーク電流は通常１０− ’ ”Ａ程度
の極めて微小な値とすることが要求される。
しかし従来、上記リーク電流を安定して微小な値に抑え
そのバラツキを小さくすることは難しく、半導体ＩＣの
特性劣化の原因となっていた。リーク電流の増大は以下
に述べるようにゲート電極パターンの端部形状が逆テー
パ状となっていることにその一因がある。
そのバラツキを小さくすることは難しく、半導体ＩＣの
特性劣化の原因となっていた。リーク電流の増大は以下
に述べるようにゲート電極パターンの端部形状が逆テー
パ状となっていることにその一因がある。
第３図（ａ）〜（Ｃ）は従来のＭＯＳ）ランジスタの工
程断面図、第４図はＭＯ３Ｉ−ランジスタの平面図であ
り、第４図中ＡＡ’断面図が第３図（Ｃ）に対応してい
る。第３図（ａ）に示すように、まずｐ型半導体基板１
１上にフィールド酸化膜１２で分離された活性領域を形
成しその表面に熱酸化膜１３を形成する。
程断面図、第４図はＭＯ３Ｉ−ランジスタの平面図であ
り、第４図中ＡＡ’断面図が第３図（Ｃ）に対応してい
る。第３図（ａ）に示すように、まずｐ型半導体基板１
１上にフィールド酸化膜１２で分離された活性領域を形
成しその表面に熱酸化膜１３を形成する。
ついで多結晶シリコン膜を堆積し選択的にエツチングす
ることによりゲート電極１４を形成する。このエツチン
グによってゲート電極１４の端部形状が図中に示したよ
うに逆テーパ状に整形された場合、ゲート電極１４の端
部には逆テーパ領域Ｋが生じることになる。以上のよう
にしてゲート電極１４を形成した後、熱処理してゲート
電極１４の表面を酸化膜１５で覆う。続いてゲート電極
１４をマスクとし熱酸化膜１５を通してｎ型不純物のイ
オン注入を行いソース拡散層１６ａおよびドレイン拡散
Ｊｉ１６ｂを形成する。ついで同図（ｂ）に示すように
ソース拡散層１６ａおよびドレイン拡散１ｉ １６ｂ上
の熱酸化膜１３を窓開けし、全面にＡＩ膜あるいは不純
物のドープされた多結晶シリコン膜からなる導電体膜１
８を堆積するが、この場合には当然のことながら逆テー
パ領域に内も上記導電体膜１８で埋め込まれることにな
る。ついで同図（Ｃ）に示すように導電体膜１８をバタ
ーニングしてソース電極１８ａおよびドレイン電極１８
ｂを分離・形成する。パターン精度向上のため上記バタ
ーニングは通常反応性イオンエツチング（ＲＩ Ｅ）法
を用いた異方性エツチングによって行う。そのため、逆
テーパ領域に内に埋め込まれた導電体膜は逆テーパ領域
上部のひさしがマスクとなって除去されずに残る。この
ようにして逆テーパ領域に内に残された導電体膜が第４
図に見られるようにソース電極１８ａ とドレイン電極
１８ｂを導通させ、その結果ソース／ドレイン間のリー
ク電流が増加する。
ることによりゲート電極１４を形成する。このエツチン
グによってゲート電極１４の端部形状が図中に示したよ
うに逆テーパ状に整形された場合、ゲート電極１４の端
部には逆テーパ領域Ｋが生じることになる。以上のよう
にしてゲート電極１４を形成した後、熱処理してゲート
電極１４の表面を酸化膜１５で覆う。続いてゲート電極
１４をマスクとし熱酸化膜１５を通してｎ型不純物のイ
オン注入を行いソース拡散層１６ａおよびドレイン拡散
Ｊｉ１６ｂを形成する。ついで同図（ｂ）に示すように
ソース拡散層１６ａおよびドレイン拡散１ｉ １６ｂ上
の熱酸化膜１３を窓開けし、全面にＡＩ膜あるいは不純
物のドープされた多結晶シリコン膜からなる導電体膜１
８を堆積するが、この場合には当然のことながら逆テー
パ領域に内も上記導電体膜１８で埋め込まれることにな
る。ついで同図（Ｃ）に示すように導電体膜１８をバタ
ーニングしてソース電極１８ａおよびドレイン電極１８
ｂを分離・形成する。パターン精度向上のため上記バタ
ーニングは通常反応性イオンエツチング（ＲＩ Ｅ）法
を用いた異方性エツチングによって行う。そのため、逆
テーパ領域に内に埋め込まれた導電体膜は逆テーパ領域
上部のひさしがマスクとなって除去されずに残る。この
ようにして逆テーパ領域に内に残された導電体膜が第４
図に見られるようにソース電極１８ａ とドレイン電極
１８ｂを導通させ、その結果ソース／ドレイン間のリー
ク電流が増加する。
以上の工程において、ゲート電極１４のバターニングを
ＲＩＥ法による異方性エツチングによって行えばパター
ン端部は通常は垂直形状となり、逆テーパ形状が生しる
ことは稀である。しかしながら、エツチング途中におけ
るエツチング条件の変動等に起因して僅かに生じる逆テ
ーパ形状を完全に防ぐことは困難であり、特にＭＯＳト
ランジスタのソー１７１１４７間リーク電流は、前述し
たように１０−” Ａ程度の微小な値であるためわずか
な逆テーパ形状が生じた場合にも上記リーク電流を増加
させる。
ＲＩＥ法による異方性エツチングによって行えばパター
ン端部は通常は垂直形状となり、逆テーパ形状が生しる
ことは稀である。しかしながら、エツチング途中におけ
るエツチング条件の変動等に起因して僅かに生じる逆テ
ーパ形状を完全に防ぐことは困難であり、特にＭＯＳト
ランジスタのソー１７１１４７間リーク電流は、前述し
たように１０−” Ａ程度の微小な値であるためわずか
な逆テーパ形状が生じた場合にも上記リーク電流を増加
させる。
また、以上述べたような問題はＭＯＳ）ランジスタを製
造する場合に限らず、一般に半導体基板上の薄膜パター
ンに交差する導体膜パターンを形成する場合に起こり素
子特性の劣化を招く。
造する場合に限らず、一般に半導体基板上の薄膜パター
ンに交差する導体膜パターンを形成する場合に起こり素
子特性の劣化を招く。
そこで本発明は逆テーパ状の段差と交差して形成された
導体膜パターンの短絡を防止することを目的とする。
導体膜パターンの短絡を防止することを目的とする。
［課題を解決するための手段］
上記課題の解決は、逆テーパ形状の薄膜パターンを有す
る基板上に多結晶シリコン膜を堆積し異方性エツチング
を行って該薄膜パターン端部に該多結晶シリコン膜から
なる側壁を形成する工程と、該側壁の全部あるいは少な
くともその表面を酸化するか、又は該側壁を絶縁膜で覆
う工程と、この上に導電体膜を堆積し選択的にエツチン
グすることにより該薄膜パターンと交差しかつ互いに分
離された導電体膜パターンを形成する工程を含むことを
特徴とする半導体装置の製造方法によって達成される。
る基板上に多結晶シリコン膜を堆積し異方性エツチング
を行って該薄膜パターン端部に該多結晶シリコン膜から
なる側壁を形成する工程と、該側壁の全部あるいは少な
くともその表面を酸化するか、又は該側壁を絶縁膜で覆
う工程と、この上に導電体膜を堆積し選択的にエツチン
グすることにより該薄膜パターンと交差しかつ互いに分
離された導電体膜パターンを形成する工程を含むことを
特徴とする半導体装置の製造方法によって達成される。
［作 用］
本発明では、まず薄膜パターンを有する基板上に段差被
覆性に優れた多結晶シリコン膜を堆積することによって
上記３膜パターンの端部の逆テーパ領域を上記多結晶シ
リコン膜で完全に埋め込む。
覆性に優れた多結晶シリコン膜を堆積することによって
上記３膜パターンの端部の逆テーパ領域を上記多結晶シ
リコン膜で完全に埋め込む。
ついで多結晶シリコン膜を異方性エツチングすることに
よって逆テーパ領域に埋め込まれた多結晶シリコンを薄
膜パターン端部に側壁として残す。
よって逆テーパ領域に埋め込まれた多結晶シリコンを薄
膜パターン端部に側壁として残す。
以上の工程によって薄膜パターン端部の逆テーパ形状を
完全に解消することができる。次に、以上のようにして
形成した側壁の全部あるいは少なくともその表面を酸化
するか、又は上記側壁を絶縁膜で覆うことによって次の
工程でこの上に堆積された導電体膜と上記多結晶シリコ
ンとを分離・絶縁する。
完全に解消することができる。次に、以上のようにして
形成した側壁の全部あるいは少なくともその表面を酸化
するか、又は上記側壁を絶縁膜で覆うことによって次の
工程でこの上に堆積された導電体膜と上記多結晶シリコ
ンとを分離・絶縁する。
ついで４体膜を堆積し異方性エツチングによってバター
ニングした場合、薄膜パターン端部の逆テーパ形状が解
消されているため上記薄膜パターン端部の導電体膜は完
全にエンチング除去される。
ニングした場合、薄膜パターン端部の逆テーパ形状が解
消されているため上記薄膜パターン端部の導電体膜は完
全にエンチング除去される。
従って導電体膜パターンがリークを生じることがな（な
る。また、側壁を構成する多結晶シリコンは先の工程で
導電体膜パターンと絶縁されているため、導電体膜パタ
ーンが上記多結晶シリコンを通してリークすることもな
い。
る。また、側壁を構成する多結晶シリコンは先の工程で
導電体膜パターンと絶縁されているため、導電体膜パタ
ーンが上記多結晶シリコンを通してリークすることもな
い。
（実施例〕
本発明に係る方法をＭＯ３Ｉ−ランジスタの製造工程に
適用した実施例について、第１図の工程断面図を参照し
て説明する。
適用した実施例について、第１図の工程断面図を参照し
て説明する。
まず同図（ａ）に示すように、ｐ型半導体基板ｌ上にフ
ィールド酸化膜２で分離された活性領域を形成しその表
面に熱酸化膜３を形成した後、通常のＣＶＤ法を用いて
多結晶シリコン膜を堆積しＲＩＥ法による異方性エツチ
ングを行いゲート電極４を形成する。上記エツチング途
中のエツチング条件の変動等によりゲート電極４の端部
形状が逆テーパ状に整形された場合には図中に示したよ
うに逆テーパ領域Ｋが生じる。その後、熱処理してゲー
ト電極４の表面を酸化することにより酸化膜５を形成す
る。続いてゲート電極４をマスクとし熱酸化膜３を通し
てｎ型不純物、例えばリン（Ｐ）のイオン注入を行いソ
ース拡散層６ａおよびドレイン拡散層６ｈを形成する。
ィールド酸化膜２で分離された活性領域を形成しその表
面に熱酸化膜３を形成した後、通常のＣＶＤ法を用いて
多結晶シリコン膜を堆積しＲＩＥ法による異方性エツチ
ングを行いゲート電極４を形成する。上記エツチング途
中のエツチング条件の変動等によりゲート電極４の端部
形状が逆テーパ状に整形された場合には図中に示したよ
うに逆テーパ領域Ｋが生じる。その後、熱処理してゲー
ト電極４の表面を酸化することにより酸化膜５を形成す
る。続いてゲート電極４をマスクとし熱酸化膜３を通し
てｎ型不純物、例えばリン（Ｐ）のイオン注入を行いソ
ース拡散層６ａおよびドレイン拡散層６ｈを形成する。
ついで全面に多結晶シリコン膜８を堆積した後、ＲＩＥ
法を用いた異方性エツチングを行い同図（ｂ）に示すよ
うに、ゲート電極４の端部に多結晶シリコン膜からなる
側壁７を形成し逆テーパ形状を解消する。続いて酸化性
ガス雰囲気中で熱処理し側壁７を酸化する。この際、側
壁７を構成する多結晶シリコン膜を全て酸化する必要は
なく、その表面を酸化するだけでも後の結果には影響し
ない。あるいは、上記側壁７を酸化することなくその表
面にＣＶＤ法を用いて酸化膜を形成してもよい。ついで
同図（Ｃ）に示すようにソース拡散Ｆｉ６ａおよびドレ
イン拡散層６ｂ上の酸化膜３を窓開けし全面にＡｌ膜あ
るいは多結晶シリコン膜からなる導電体膜８を堆積する
。ついで同図（ｄ）に示すように導電体膜８をＲＩＥ法
を用いた異方性エツチングによりバターニングしてソー
ス電極８ａおよびドレイン電極８ｂを形成する。第２図
は以上の工程によって形成されたＭＯＳトランジスタの
平面図を示したものであり、同図中ＡＡ’断面図が第１
図（ｄ）に対応している。第２図に見られるようにゲー
ト電極４の端部の逆テーパ領域には多結晶シリコン膜か
らなる側壁７で構成され、かつこの多結晶シリコン膜は
先の工程で導電体膜８とは絶縁されているため、ソース
電極８ａとドレイン電極８ｂとの間でリークが生しるこ
とはない。
法を用いた異方性エツチングを行い同図（ｂ）に示すよ
うに、ゲート電極４の端部に多結晶シリコン膜からなる
側壁７を形成し逆テーパ形状を解消する。続いて酸化性
ガス雰囲気中で熱処理し側壁７を酸化する。この際、側
壁７を構成する多結晶シリコン膜を全て酸化する必要は
なく、その表面を酸化するだけでも後の結果には影響し
ない。あるいは、上記側壁７を酸化することなくその表
面にＣＶＤ法を用いて酸化膜を形成してもよい。ついで
同図（Ｃ）に示すようにソース拡散Ｆｉ６ａおよびドレ
イン拡散層６ｂ上の酸化膜３を窓開けし全面にＡｌ膜あ
るいは多結晶シリコン膜からなる導電体膜８を堆積する
。ついで同図（ｄ）に示すように導電体膜８をＲＩＥ法
を用いた異方性エツチングによりバターニングしてソー
ス電極８ａおよびドレイン電極８ｂを形成する。第２図
は以上の工程によって形成されたＭＯＳトランジスタの
平面図を示したものであり、同図中ＡＡ’断面図が第１
図（ｄ）に対応している。第２図に見られるようにゲー
ト電極４の端部の逆テーパ領域には多結晶シリコン膜か
らなる側壁７で構成され、かつこの多結晶シリコン膜は
先の工程で導電体膜８とは絶縁されているため、ソース
電極８ａとドレイン電極８ｂとの間でリークが生しるこ
とはない。
〔発明の効果］
以上のように本発明によれば、逆テーパ状の段差を有す
る薄膜パターンを交差する導体膜パターンを形成した場
合にも、導体膜パターン間でリークが生じることがなく
なるため、半導体装置の信頼性を向上させる上で有益で
ある。
る薄膜パターンを交差する導体膜パターンを形成した場
合にも、導体膜パターン間でリークが生じることがなく
なるため、半導体装置の信頼性を向上させる上で有益で
ある。
第１図（ａ）〜（ｄ）は本発明の実施例を示す工程断面
図、 第２図は本発明の実施例を示す平面図、第３図（ａ）〜
（Ｃ）は従来例の問題点を示す工程断面図、 第４図は従来例の問題点を示す平面図、である。 図において、 １．１１は半導体基板、 ２．１２はフィールド酸化膜、 ３．１３は熱酸化膜、 ４．１４はゲート電極、 ５．１５は酸化膜、 ６ａ、１６ａはソース拡散層、 ６ｂ、 １６ｂはドレイン拡散層、 ７は側壁、 ８．１８は導電体膜、 ８ａ、 １８ａはソース電極、 ８ｂ、１８ｂはドレイン電極、 である。 彷ｐｗ＋の辻演４たを示ナエ柔律πめ図従来例の問題点
を示す平面図 第 四
図、 第２図は本発明の実施例を示す平面図、第３図（ａ）〜
（Ｃ）は従来例の問題点を示す工程断面図、 第４図は従来例の問題点を示す平面図、である。 図において、 １．１１は半導体基板、 ２．１２はフィールド酸化膜、 ３．１３は熱酸化膜、 ４．１４はゲート電極、 ５．１５は酸化膜、 ６ａ、１６ａはソース拡散層、 ６ｂ、 １６ｂはドレイン拡散層、 ７は側壁、 ８．１８は導電体膜、 ８ａ、 １８ａはソース電極、 ８ｂ、１８ｂはドレイン電極、 である。 彷ｐｗ＋の辻演４たを示ナエ柔律πめ図従来例の問題点
を示す平面図 第 四
Claims (2)
- （１）逆テーパ形状の薄膜パターン（４）を有する基板
（１）上に多結晶シリコン膜を堆積し異方性エッチング
を行って該薄膜パターン（５）の端部に該多結晶シリコ
ン膜からなる側壁（７）を形成する工程と、該側壁（７
）の全部あるいは少なくともその表面を酸化する工程と
、この上に導電体膜（８）を堆積し選択的にエッチング
することにより該薄膜パターン（５）と交差しかつ互い
に分離された導電体膜パターン（８ａ）、（８ｂ）を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - （２）前記多結晶シリコン膜からなる側壁を絶縁膜で覆
う工程を含むことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21342789A JPH0377376A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21342789A JPH0377376A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377376A true JPH0377376A (ja) | 1991-04-02 |
Family
ID=16639049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21342789A Pending JPH0377376A (ja) | 1989-08-19 | 1989-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290873B1 (ko) * | 1993-12-09 | 2001-09-17 | 김영환 | 박막트랜지스터제조방법 |
| US11211465B2 (en) | 2014-03-13 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device having gate dielectric and inhibitor film over gate dielectric |
-
1989
- 1989-08-19 JP JP21342789A patent/JPH0377376A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290873B1 (ko) * | 1993-12-09 | 2001-09-17 | 김영환 | 박막트랜지스터제조방법 |
| US11211465B2 (en) | 2014-03-13 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device having gate dielectric and inhibitor film over gate dielectric |
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