JPH03286536A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH03286536A
JPH03286536A JP2089503A JP8950390A JPH03286536A JP H03286536 A JPH03286536 A JP H03286536A JP 2089503 A JP2089503 A JP 2089503A JP 8950390 A JP8950390 A JP 8950390A JP H03286536 A JPH03286536 A JP H03286536A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
oxide film
transistor
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2089503A
Other languages
English (en)
Inventor
Takehisa Yamaguchi
偉久 山口
Masahiro Shimizu
雅裕 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2089503A priority Critical patent/JPH03286536A/ja
Priority to US07/676,580 priority patent/US5134452A/en
Priority to KR1019910005401A priority patent/KR950003937B1/ko
Publication of JPH03286536A publication Critical patent/JPH03286536A/ja
Priority to US07/878,387 priority patent/US5275960A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体装置に関し、特にＭＯ５型半導体装
置のゲート絶縁膜の特性改善に関するものである。
［従来の技術］ 半導体集積回路装置において、ＭＯ３型電界効果トラン
ジスタは重要な構成要素の１つである。
半導体集積回路装置の高集積化に伴い、ＭＯ３型電界効
果トランジスタの種々の構造のものが提案されている。
たとえば、ポリシリコンからの不純物の拡散を利用して
ソース・ドレインを形成するトランジスタ（ＰＳＤトラ
ンジスタ）がある。このＰＳＤ）ランジスタはソース・
ドレインの浅い接合が自己整合で形成されるため、高集
積化に適する利点を有している。
従来のＰＳＤ）ランジスタについて説明する。
以下に説明するＰＳＤトランジスタは、たとえば特開昭
６１−１６５７３号公報に開示されている。
第１１Ｇ図は、ＰＳＤトランジスタの断面構造図である
。第１１Ｇ図を参照して、ｐ型シリコン基板１の主表面
の所定領域には素子分離用の厚いフィールド酸化膜２が
形成されている。フィールド酸化膜２に囲まれたｐ型シ
リコン基板ｌの主表面領域には所定の距離を隔てた１対
のｎ型不純物領域３．３が形成されている。工対のｎ型
不純物領域３．３の表面上には導電性を有する多結晶シ
リコンからなるソース・ドレイン電極層６．６が接続さ
れている。ソース・ドレイン電極層６．６はフィールド
酸化膜２の上部にまで延在している。
１対のｎ型不純物領域３．３に挾まれたｐ型シリコン基
板１の主表面領域はトランジスタのチャネル領域ＩＯを
構成する。チャネル領域１０の表面上には比較的膜厚の
薄いゲート絶縁膜４ａ、４ｂが形成されている。さらに
、ゲート絶縁膜４ａ。
４ｂの表面上には導電性を付与されたポリシリコンから
なるゲート電極５が形成されている。ゲート電極５はゲ
ート絶縁膜４ｂによってソース・ドレイン電極層６と絶
縁分離されている。さらに、ゲート電極５の一部はこの
ソース・ドレイン電極ｊ１６．６の上部に延在している
。ＰＳＤ）ランジスタの表面上は厚い層間絶縁層７に覆
われている。
層間絶縁層７の中にはソース・ドレイン電極層６゜６に
達するコンタクトホール８が形成されている。
配線Ｍ９はこのコンタクトホール８を通してソース・ド
レイン電極層６．６に接続されている。
このＰＳＤトランジスタ構造の特徴は、ｎ型不純物領域
３．３がソース・ドレイン電極層６．６に自己整合して
形成されていることである。また、ゲート電極５の一部
がソース・ドレイン電極層６゜６の上部に延在している
ことである。
次に、ＰＳＤトランジスタの製造工程について説明する
。第１１Ａ図ないし第１１Ｇ図は、ＰＳＤトランジスタ
の製造工程を示す製造工程断面図である。まず、第１１
Ａ図を参照して、ｐ型シリコン基板ｌの主表面上の所定
領域にＬＯＧＯ３（Ｌｏｃａｌ　　０ｘｉｄａｔｉｏｎ
　　ｏｆ　　５ｉ１ｉｃｏｎ）法を用いて厚いフィール
ド酸化膜２を形成する。次に、ｐ型シリコン基板１の主
表面上にポリシリコン層６を堆積し、導電性付与のため
の不純物イオンを注入する。
次に、第１１Ｂ図に示すように、化学気相成長（ＣＶＤ
）法によりシリコン酸化膜１１をポリシリコン層６表面
上に堆積する。
さらに、第１１Ｃ図を参照して、ゲートが形成されるべ
き部分のシリコン酸化膜１１およびポリシリコン層６を
プラズマドライエツチング法により選択的に除去し、開
口部１２を形成する。開口部１２の内部においてｐ型シ
リコン基板１の表面が露出する。
さらに、第１１Ｄ図を参照して、酸化雰囲気中で加熱処
理し、開口部１２内の露出したｐ型シリコン基板１表面
および開口部１２に面するポリシリコン層６側面上にシ
リコン酸化膜４ａ、４ｂを形成する。その後、窒素雰囲
気中で加熱処理を施し、ポリシリコン層６中に導入した
不純物をｐ型シリコン基板１中に拡散する。これにより
ｎ型不純物領域３．３が形成される。
さらに、第１１Ｅ図を参照して、絶縁層１１およびゲー
ト絶縁層４ａ、４ｂの表面上にドープトポリシリコン層
５を堆積する。
さらに、第１１Ｆ図を参照して、リソグラフィ法および
エツチング法を用いてポリシリコン層５および絶縁層１
１を所定の形状にパターニングし、ゲート電極５および
絶縁層１１ｂを形成する。
その後、第１１Ｇ図を参照して、厚い層間絶縁層７を形
成した後、ソース・ドレイン電極層６゜６に達するコン
タクトホール８を形成する。そして、コンタクトホール
８を通してソースφドレイン領域６に接続されるアルミ
ニウム配線層９を形成する。以上の工程によりＰＳＤ）
ランジスタが製造される。
［発明が解決しようとする課題］ ところが、上記のような方法により製造される従来のＰ
ＳＤトランジスタでは、ゲート絶縁膜４ａの膜厚が不均
一となリデート耐圧が劣化するといつ問題があった。こ
れについて以下に説明する。
第１２図は、第１１Ｂ図に示される工程でのチャネル領
域１０を含む部分断面構造図である。ｐ型シリコン基板
１表面には基板が外気と接触することにより生じる自然
酸化膜や、あるいはＣＶＤ反応炉内への搬入時の外気の
巻込みなどに起因する巻込酸化膜などの酸化膜１６が付
随的に形成されている。したがって、酸化膜１６の表面
はｐ型シリコン基板ｌの表面状態より平坦性において悪
化している。このような酸化膜１６の表面上にＣＶＤ法
によりポリシリコン層６を形成すると、ポリシリコン層
６の表面はグレインの形状に対応して荒れた表面が形成
される。また、ポリシリコン層６の表面上に形成される
絶縁層１１の表面の状態は、ポリシリコン層６の表面形
状を反映して同様に荒れた状態となる。
次に、第１３図は第１１Ｃ図に示す開口部１２形成後の
拡大断面図である。荒れた表面形状を有する絶縁層１１
およびポリシリコンｊ１６をエツチング除去すると、ｐ
型シリコン基板１表面のチャネル領域１０表面もこれら
の表面形状を反映して起伏の激しい凹凸面に形成される
。特に、ポリシリコン層６とシリコン基板上とはエツチ
ングの選択性がないためにシリコン基板上表面も連続的
にエツチングされるためである。
第１４図は、第１１Ｄ図に示す工程によりゲート絶縁膜
４ａ、４ｂが形成されたＰＳＤトランジスタのチャネル
の部分拡大図である。荒れた表面形状を有するチャネル
領域ＩＯの表面上に熱酸化法によりシリコン酸化膜を形
成すると、急峻な凹凸においてシリコン酸化膜の膜厚が
薄くなり、極端な場合にはエツジ転位が形成される。そ
して、ゲート絶縁ＪＩ４ａ全体としては膜厚が不均一に
なる。このために、膜厚の薄い部分において耐圧か劣化
し、ゲート酸化膜４ａ全体としてのゲート耐圧の劣化を
生じさせる。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、絶縁耐圧の優れた絶縁層を有す
る半導体装置を提供することを目的とする。
［課題を解決するための手段］ この発明による半導体装置は、単結晶シリコン°雁と、
この単結晶シリコン層の表面上に化学気相成長法により
形成された絶縁層と、さらに絶縁層の表面上に形成され
単結晶シリコン層との間に所定の電圧を印加するための
電極層とを備えている。
さらに、他の発明による半導体装置は、主表面を有する
第１導電型の単結晶シリコン屓を備える。
単結晶シリコン層の主表面中には互いに間を隔てて形成
された１対の第２導電型の不純物領域が形成されている
。１対の不純物領域の表面上には１対の導電層が形成さ
れ、また１対の不純物領域の間に位置する単結晶シリコ
ン屑の表面上には、化学気相成長法により形成された第
１絶縁層が形成されている。第１絶縁層の表面上には、
その一部が導電層の表面上に第２絶縁層を介して形成さ
れたゲート電極層が形成されている。
この発明による半導体装置の製造方法は、単結晶シリコ
ン層の表面上に化学気相成長法を用いて絶縁層を形成し
、さらに絶縁層の表面上に電極層を形成する工程を有し
ている。
［作用］ 化学気相成長法により形成される絶縁層、たとえばシリ
コン酸化膜あるいはシリコン窒化膜は熱酸化膜などに比
べて下層の被覆性に優れ、均一な膜厚に形成することが
できる。したがって、下層の単結晶シリコン屑表面が荒
れた状態であっても均一な膜厚に形成することができ、
絶縁耐圧を良好に維持することが可能となる。
［実施例コ 以下、この発明の実施例について図を用いて説明する。
第１図は、この発明の第１の実施例によるＰＳＤトラン
ジスタの断面構造図である。第１図を参照して、ｐ型シ
リコン基板ｌの主表面上の所定領域はＬＯＣＯＳ法によ
り膜厚の厚いフィールド酸化膜２が形成されている。フ
ィールド酸化膜２に囲まれたｐ型シリコン基板１表面中
にはソース・ドレイン領域となる１対のｎ型不純物領域
３．３が形成されている。ｎ型領域３．３は相対的に低
濃度の領域と、相対的に高濃度の領域からなるいわゆる
ＬＤＤ　（Ｌｉｇｈｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒ　ａ
　ｉ　ｎ）構造を構成している。ｎ型不純物領域３．３
の間に位置するｐ型シリコン基板１表面領域はトランジ
スタのチャネル領域１０となる。ｎ型不純物領域３．３
の表面上には導電性を有するポリシリコンからなるソー
ス・ドレイン電極層６゜６が形成されている。ソース・
ドレイン電極Ｍ６゜６はさらにフィールド酸化膜２の上
部に延在している。チャネル領域１０の表面上にはゲー
ト絶縁膜４ａ、４ｂを介在してゲート電極５が形成され
ている。ゲート電極５は導電性を有するポリシリコンか
らなる。ゲート電極５の一部は絶縁層１１を介在してソ
ース・ドレイン領域６．６の上部に乗り上げた構造を有
している。ＰＳＤトランジスタの表面上は厚い層間絶縁
層７に覆われている。
層間絶縁層７中にはソース・ドレイン電極層６゜６に達
するコンタクトホール８が形成されている。
層間絶縁層７の表面上にはたとえば、アルミニウム、高
融点金属などからなる配線層９．９が形成されており、
この配線層はコンタクトホール８を通してソース・ドレ
イン電極層６．６に接続されている。
ゲート絶縁層４ａ、４ｂはＣＶＤ法により形成されたシ
リコン酸化膜あるいはシリコン窒化膜、さらにはシリコ
ン酸化膜とシリコン窒化膜との複合膜からなる。ＣＶＤ
絶縁膜は熱酸化膜に比べ被覆性に優れ、均一な膜厚を得
ることができる。これによりゲート絶縁耐圧の向上が図
られる。
次に、第１図に示すＰＳＤトランジスタの製造工程につ
いて説明する。第２Ａ図ないし第２Ｈ図は、ＰＳＤトラ
ンジスタの製造工程断面図である。
まず、第２Ａ図を参照して、ｐ型シリコン基板１の表面
上の所定領域にＬＯＣＯ３法用いたフィールド酸化膜２
を形成する。次に、シリコン基板１表面上にＣＶＤ法を
用いて膜厚２００ＯＡのポリシリコン層６を堆積する。
さらに、その表面上に膜厚２００ＯＡのシリコン酸化膜
１１を堆積する。
次に、第２Ｂ図を参照して、フォトリソグラフィ法およ
びエツチング法を用いてシリコン酸化膜１１およびポリ
シリコン層６を選択的に除去し、ゲート形成用の開口部
１２を形成する。エツチングはたとえば反応性イオンエ
ツチング（ＲＩ　Ｅ）が用いられる。このエツチング後
の開口部１２周辺の拡大図は、「従来の技術」の章で説
明した第１３図に示される構造と同様に、チャネル領域
１０の表面が荒れた表面状態となっている。
さらに、第２Ｃ図を参照して、ＣＶＤ法を用いて開口部
１２の内部およびシリコン酸化膜１１の表面上に膜厚１
５０Ａのシリコン酸化膜４ａ１４ｂを形成する。このＣ
ＶＤプロセスは、モノシラン（ＳｉＨａ）と酸化二窒素
（Ｎ２０）のガスを８５０℃の温度下で酸化反応させる
ことにより約６．５分程度でシリコン酸化、膜か形成さ
れる。このシリコン酸化膜の形成状態を第３図に示す。
図示されるように、ＣＶＤ法により形成されたシリコン
酸化膜４ａは、荒れた表面形状を有するシリコン基板ｌ
のチャネル領域１０上においてもその表面を十分に被覆
し、かつ均一な膜厚で形成できる性質を備えている。
次に、第２Ｄ図を参照して、シリコン基板１上の全面に
ＣＶＤ法を用いて膜厚３５００Ａのポリシリコン層５を
形成する。
さらに、第２Ｅ図を参照して、フォトリソグラフィ法お
よびエツチング法を用いてポリシリコン層５およびシリ
コン酸化膜１１を所定の形状にパターニングし、ゲート
電極５を形成する。ゲート電極５は断面の両端部がシリ
コン酸化膜１１を介在してソース・ドレイン電極層６．
６の表面上に乗り上げた丁字形に形成される。
さらに、第２Ｆ図を参照して、まず、ゲート電極５をマ
スクとしてソース・ドレイン電極６の内部にドーズ量１
Ｏ１４／ｃｍ２以下の低濃度のリンイオン１３を回転斜
めイオン注入法により注入する。そのイオン注入により
ゲート電極５に覆われたソース・ドレイン領域６．６の
部分にも低濃度のリンイオン１３が導入される。次に、
ゲート電極５をマスクとしてソース・ドレイン電極層６
゜６中にドーズ量１０１５／ｃｍ２程度の高濃度の砒素
イオン１４を垂直にイオン注入する。これにより、ゲー
ト電極５に覆われた部分を除くソース・ドレイン電極層
６．６の領域に高濃度の砒素イオンが注入される。
さらに、第２Ｇ図を参照して、高温熱処理を施し、ソー
ス・ドレイン電極層６．６中に含まれた高濃度の砒素イ
オン１４および低濃度のリンイオン１３をｐ型シリコン
基板１表面中に拡散させる。
ソース・ドレイン電極ＪＩ６．６中のゲート電極５に覆
われた領域からは低濃度のリンが拡散され、ゲート電極
５に覆われていない領域からは高濃度の砒素あるいはリ
ンが拡散する。これによって相対的に低濃度の拡散領域
３ａと相対的に高濃度の拡散領域３ｂからなるＬＤＤ構
造のソース・ドレイン領域３．３が形成される。
その後、第２Ｈ図を参照して、全面に厚い層間絶縁層７
を形成し、所定の煩域にコンタクトホール８を形成する
。さらに、層間絶縁層７の表面上には配線層９が形成さ
れる。配線層９はコンタクトホール８を通してソース・
ドレイン電極層６゜６に接続される。
以上の工程により製造されたＰＳＤ）ランジスタと、従
来の方法により形成されたＰＳＤトランジスタのゲート
耐圧試験の結果を第４図および第５図に示す。第４図は
、この発明によるＰＳＤトランジスタのゲート耐圧を示
し、第５図は、従来のＰＳＤトランジスタのゲート耐圧
を示している。
両図の比較から明らかなように、本発明によるＰＳＤト
ランジスタのゲート絶縁膜は、従来のものに比べてはる
かに高い絶縁耐圧を有している。
次に、この発明の第１の実施例の変形例を示す第２の実
施例について説明する。第６図に示す第２の実施例は、
第１図に示す第１の実施例に比べて、ソース・ドレイン
電極層６．６とゲート電極５との間に形成されるケート
絶縁層４ｂの膜厚か、ゲート絶縁層４ａの膜厚に比べて
大きく形成されるものである。第７Ａ図および第７Ｂ図
は、第２の実施例において、第１の実施例の製造工程に
さらに追加される製造工程の断面図を示している。
すなわち、第１の実施例において、第２Ｂ図に示す工程
の後、第７Ａ図および第７Ｂ図の工程が行なわれる。ま
ず、第７Ａ図を参照して、シリコン基板１上の全面にシ
リコン酸化膜４ｏを堆積する。
次に、第７Ｂ図を参照して、シリコン酸化膜４０をＲＩ
Ｅなどを用いて異方性エツチングする。
これにより、開口部１２内の側壁にのみシリコン酸化膜
のサイドウオールスペーサ４　ｃ　ｓ　４　ｃが形成さ
れる。
この後、第１の実施例の第２Ｃ図に示す工程が行なわれ
る。すなわち、開口部１２内に露出したシリコン基板１
表面上およびサイドウオールスペーサ４ｃ上およびシリ
コン酸化膜１１の表面上にＣＶＤ法によるシリコン酸化
膜４ａ、４ｂが形成される。
この実施例においては、第１の実施例に比べて、ゲート
電極５とソース・ドレイン電極層６．６との間の絶縁耐
圧が向上する。なお、この実施例については同一発明者
による先の出願（特願平１−８６０１１）に開示されて
いる。
次に、この発明の第３の実施例について第８図を用いて
説明する。第８図は、いわゆる５ｏｌ（Ｓｉｌｉｃｏｎ
　　ｏｎ　　１ｎｓｕｌａｔｏｒ）構造のＭＯＳトラン
ジスタの断面構造図である。
ＳＯＩ構造は、第１の多結晶シリコン基板１の表面上に
絶縁層２０が形成され、絶縁層２ｏの表面上にさらに第
２の単結晶シリコン層２１が形成されている。第２の単
結晶シリコン層２１の表面は比較的凹凸形状に構成され
る。したがって、その表面上に熱酸化によるゲート酸化
膜を構成すると、従来の技術について説明したと同様の
問題か生しる。したがって、第２の単結晶シリコン層２
１表面上に形成されるＭＯＳトランジスタは、ゲート絶
縁層４がＣＶＤ法で形成される。
さらに、この発明の第４の実施例について説明する。第
９図は、いわゆるＳＰＥ　（Ｓｏ　１　ｉ　ｄｐｈａｓ
ｅ　　ｅｐｉｔａｘｙ）上に形成されたＭＯＳトランジ
スタの断面構造図である。シリコン基板１表面上には固
相エピタキシャル層２２が形成されている。そして、Ｍ
ＯＳトランジスタはこの固相エピタキシャル層２２表面
に形成されている。第１０Ａ図および第１０Ｂ図は、固
相エピタキシャル層２２の製造工程を示す断面図である
。
第１０Ａ図を参照して、シリコン基板１表面上にはＣＶ
Ｄ法によりポリシリコン層２２ａが堆積される。そして
、ポリシリコン層２２ａに対してシリコンイオン１９を
ドーズ量１０”／ｃｍ２でイオン注入し、アモルファス
化する。
次に、第１０Ｂ図を参照して、アニール処理を行ないア
モルファス化したシリコン層２２ａを単結晶化する。こ
れによっで単結晶シリコンからなる固相エピタキシャル
層２２が形成される。また、この固相エピタキシャル層
２２の表面にＭＯＳ）ランジスタを形成する際、上記の
ＳＯ■と同様に表面凹凸形状に起因するゲート耐圧の劣
化の問題がある。したがって、固相エピタキシャル層２
２の表面上にはＣＶＤ法によるゲート絶縁層４が形成さ
れる。これにより熱酸化によるゲート絶縁層に比べて絶
縁耐圧の優れたＭＯＳトランジスタを形成することがで
きる。
なお、上記実施例においては、ゲート絶縁層としてＣＶ
Ｄ法によるシリコン酸化膜について説明したが、モノシ
ラン（Ｓ　１Ｈｓ　）とアンモニウム（ＮＨ３）ガスを
用いたＣＶＤ窒化膜を用いても構わない。さらに、ＣＶ
Ｄ酸化膜を形成した後、窒化処理を施して、その表面に
窒化膜を形成した複合膜を用いても構わない。
［発明の効果］ このように、この発明によれば、単結晶シリコン層表面
上にＣＶＤ法によるゲート絶縁層を形成することにより
、絶縁耐圧が向上した高信頼性を有する半導体装置を実
現できる。
【図面の簡単な説明】
第１図は、この発明の第１の実施例によるＰＳＤトラン
ジスタの断面構造図である。第２Ａ図、第２Ｂ図、第２
Ｃ図、第２Ｄ図、第２Ｅ図、第２Ｆ図、第２Ｇ図および
第２Ｈ図は、第１図に示すＰＳＤ）ランジスタの製造工
程断面図である。第３図は、第２Ｃ図に示すＰＳＤトラ
ンジスタの部分拡大図である。第４図および第５図は、
第１の実施例および従来のＰＳＤ）ランジスタのゲート
耐圧分布図である。 第６図は、この発明の第２の実施例によるＰＳＤトラン
ジスタの断面構造図である。第７Ａ図、第７Ｂ図は、第
６図に示すＰＳＤトランジスタの主要な製造工程断面図
である。 第８図は、この発明の第３の実施例によるＳＯＩ構造に
形成されたＭＯＳトランジスタの断面構造図である。 第９図は、この発明の第４の実施例によるＳＰＥ層上に
形成されたＭＯＳトランジスタの断面構造図である。第
１０Ａ図および第１０Ｂ図は、第９図のＭＯＳトランジ
スタの主要な製造工程断面図である。 第１１Ａ図、第１１Ｂ図、第１１Ｃ図、第１１Ｄ図、第
１１Ｅ図、第１１Ｆ図および第１．１０図は、従来のＰ
ＳＤトランジスタの製造工程断面図である。第１２図は
、第１１Ｂ図の部分断面拡大図である。第１３図は、第
１１Ｃ図に示すＰＳＤトランジスタの部分断面拡大図で
ある。第１４図は、第１１Ｄ図に示すＰＳＤ　トランジ
スタの部分断面拡大図である。 図において、］はｐ型シリコン基板、２はフィールド酸
化膜、３はｎ型不純物領域、４ａ、４ｂはゲート絶縁層
、５はゲート電極、６はソース・ドレイン電極層、１０
はチャネル領域、１１は絶縁層、２０は絶縁層、２１は
単結晶シリコン層、２２は固相エピタキシャル層を示し
ている。 なお、図中同一符号は、同一または相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）単結晶シリコン層と、 前記単結晶シリコン層の表面上に化学気相成長法により
    形成された絶縁層と、 前記絶縁層の表面上に形成され、前記単結晶シリコン層
    との間に所定の電圧を印加するための電極層とを備えた
    、半導体装置。
  2. （２）主表面を有する第１導電型の単結晶シリコン層と
    、 前記単結晶シリコン層の主表面中に互いに間を隔てて形
    成された１対の第２導電型の不純物領域と、 前記不純物領域の表面上に形成された１対の導電層と、 前記１対の不純物領域の間に位置する前記単結晶シリコ
    ン層の表面上に化学気相成長法により形成された第１絶
    縁層と、 前記第１絶縁層上に形成され、その一部が前記導電層の
    表面上に第２絶縁層を介在して形成されたゲート電極層
    とを備えた、半導体装置。
  3. （３）単結晶シリコン層表面上に形成された絶縁層と、
    前記絶縁層の表面上に形成され前記シリコン単結晶との
    間に所定の電圧を印加するための電極層とを有する半導
    体装置の製造方法であって、 前記単結晶シリコン層の表面上に化学気相成長法を用い
    て絶縁層を形成する工程と、 前記絶縁層の表面上に電極層を形成する工程とを備えた
    、半導体装置の製造方法。
JP2089503A 1990-04-03 1990-04-03 半導体装置およびその製造方法 Pending JPH03286536A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2089503A JPH03286536A (ja) 1990-04-03 1990-04-03 半導体装置およびその製造方法
US07/676,580 US5134452A (en) 1990-04-03 1991-03-29 MIS type FET semiconductor device with gate insulating layer having a high dielectric breakdown strength
KR1019910005401A KR950003937B1 (ko) 1990-04-03 1991-04-03 반도체 장치 및 그 제조방법
US07/878,387 US5275960A (en) 1990-04-03 1992-05-28 Method of manufacturing MIS type FET semiconductor device with gate insulating layer having a high dielectric breakdown strength

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2089503A JPH03286536A (ja) 1990-04-03 1990-04-03 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH03286536A true JPH03286536A (ja) 1991-12-17

Family

ID=13972579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2089503A Pending JPH03286536A (ja) 1990-04-03 1990-04-03 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US5134452A (ja)
JP (1) JPH03286536A (ja)
KR (1) KR950003937B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283710A (ja) * 1991-12-06 1993-10-29 Intel Corp 高電圧ｍｏｓトランジスタ及びその製造方法
US5712177A (en) * 1994-08-01 1998-01-27 Motorola, Inc. Method for forming a reverse dielectric stack
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
KR100233832B1 (ko) * 1996-12-14 1999-12-01 정선종 반도체 소자의 트랜지스터 및 그 제조방법
US5783479A (en) * 1997-06-23 1998-07-21 National Science Council Structure and method for manufacturing improved FETs having T-shaped gates
US6593617B1 (en) * 1998-02-19 2003-07-15 International Business Machines Corporation Field effect transistors with vertical gate side walls and method for making such transistors
US6720632B2 (en) * 2000-06-20 2004-04-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device having diffusion layer formed using dopant of large mass number
FR2823597A1 (fr) * 2001-04-12 2002-10-18 St Microelectronics Sa Procede de fabrication d'un transistor mos a longueur de grille tres reduite, et transistor mos correspondant
US6403485B1 (en) 2001-05-02 2002-06-11 Chartered Semiconductor Manufacturing Ltd Method to form a low parasitic capacitance pseudo-SOI CMOS device
US6534405B1 (en) * 2001-10-01 2003-03-18 Taiwan Semiconductor Manufacturing Company Method of forming a MOSFET device featuring a dual salicide process
US6551883B1 (en) * 2001-12-27 2003-04-22 Silicon Integrated Systems Corp. MOS device with dual gate insulators and method of forming the same
JP2004119644A (ja) * 2002-09-26 2004-04-15 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
KR100712524B1 (ko) * 2005-08-09 2007-04-30 삼성전자주식회사 확장된 게이트 표면적을 갖는 드라이브 트랜지스터를구비한 ｃｍｏｓ 이미지 센서 및 그 제조방법
RU2677500C1 (ru) * 2018-03-07 2019-01-17 Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" Способ изготовления полупроводникового прибора
RU2734094C1 (ru) * 2020-05-02 2020-10-12 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора
RU2748455C1 (ru) * 2020-07-08 2021-05-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" Способ изготовления полупроводникового прибора
RU2752125C1 (ru) * 2020-11-20 2021-07-23 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3899474A (en) * 1971-07-05 1975-08-12 Inst Francais Du Petrole Process for manufacturing hydrogenated polymers from conjugated diolefins
US3899373A (en) * 1974-05-20 1975-08-12 Ibm Method for forming a field effect device
US4466172A (en) * 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
JPS5632768A (en) * 1979-08-24 1981-04-02 Mitsubishi Electric Corp Semiconductor device
US4697330A (en) * 1983-02-23 1987-10-06 Texas Instruments Incorporated Floating gate memory process with improved dielectric
JPS6116573A (ja) * 1984-07-03 1986-01-24 Matsushita Electronics Corp Ｍｉｓ型半導体装置の製造方法
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
US4771012A (en) * 1986-06-13 1988-09-13 Matsushita Electric Industrial Co., Ltd. Method of making symmetrically controlled implanted regions using rotational angle of the substrate
US4791074A (en) * 1986-08-29 1988-12-13 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor apparatus
US4758530A (en) * 1986-12-08 1988-07-19 Delco Electronics Corporation Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers
JPS63181468A (ja) * 1987-01-23 1988-07-26 Fujitsu Ltd Ｍｉｓ型電界効果トランジスタ
JPS63316476A (ja) * 1987-06-18 1988-12-23 Seiko Instr & Electronics Ltd 半導体装置およびその製造方法
JPS64765A (en) * 1987-06-23 1989-01-05 Seiko Epson Corp Semiconductor device
US4803173A (en) * 1987-06-29 1989-02-07 North American Philips Corporation, Signetics Division Method of fabrication of semiconductor device having a planar configuration
JPH0196969A (ja) * 1987-10-08 1989-04-14 Nec Corp 太陽電池保護装置
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
US5021851A (en) * 1988-05-03 1991-06-04 Texas Instruments Incorporated NMOS source/drain doping with both P and As
US5175118A (en) * 1988-09-20 1992-12-29 Mitsubishi Denki Kabushiki Kaisha Multiple layer electrode structure for semiconductor device and method of manufacturing thereof
JP2508818B2 (ja) * 1988-10-03 1996-06-19 三菱電機株式会社 半導体装置の製造方法
US4992388A (en) * 1989-12-10 1991-02-12 Motorola, Inc. Short channel IGFET process

Also Published As

Publication number Publication date
KR910019260A (ko) 1991-11-30
KR950003937B1 (ko) 1995-04-21
US5134452A (en) 1992-07-28
US5275960A (en) 1994-01-04

Similar Documents

Publication Publication Date Title
JP4173629B2 (ja) シリコンカーバイドに設けた自己整合パワー電界効果トランジスタ
US5254490A (en) Self-aligned method of fabricating an LDD MOSFET device
JPH03286536A (ja) 半導体装置およびその製造方法
JPH0923010A (ja) 半導体素子及びその製造方法
JP3249892B2 (ja) Ｓｏｉ構造を有する半導体装置の製造方法
US7391077B2 (en) Vertical type semiconductor device
JPH0571174B2 (ja)
US5913115A (en) Method for producing a CMOS circuit
JPS63257231A (ja) 半導体装置の製造方法
KR940011478B1 (ko) 반도체 장치의 제조방법
JPH07161728A (ja) 半導体装置およびその製造方法
JP3277434B2 (ja) トランジスタの製造方法
JPH06224424A (ja) Ｍｏｓトランジスタおよびその製造方法
JPH03297147A (ja) 半導体装置の製造方法
JPH03163832A (ja) 半導体装置
JPH01208865A (ja) 半導体装置の製造方法
JPS62261174A (ja) 半導体装置の製造方法
KR0157910B1 (ko) 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법
JPH06151453A (ja) 高耐圧トランジスタおよびその製造方法
JPH0555585A (ja) 絶縁ゲート形電界効果トランジスタの製造方法
JPH01112770A (ja) 半導体装置の製造方法
JPH03171740A (ja) 半導体装置の製造方法
JPH08125168A (ja) 半導体装置及びその製造方法
JPH03272144A (ja) 半導体装置およびその製造方法
JPH0240921A (ja) バイポーラトランジスタの製造方法