JPS62261174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62261174A JPS62261174A JP61103866A JP10386686A JPS62261174A JP S62261174 A JPS62261174 A JP S62261174A JP 61103866 A JP61103866 A JP 61103866A JP 10386686 A JP10386686 A JP 10386686A JP S62261174 A JPS62261174 A JP S62261174A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路装置の製造方法に関し、特に
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を有するＭＩＳ型トランジスタ（Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ−ｏｘｉｄｅ Ｔｒａｎｓｉｓｔｏ
ｒ）集積回路装置の製造方法に関するものである。
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を有するＭＩＳ型トランジスタ（Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ−ｏｘｉｄｅ Ｔｒａｎｓｉｓｔｏ
ｒ）集積回路装置の製造方法に関するものである。
（従来の技術）
近年、ダイナミックＲＡＭ（記憶保持動作が必要な随時
書込み読出しメモリ）やマイクロコンピュータに代表さ
れる超ＬＳＩの分野では、集積度を向上させるため、素
子寸法がますます微細化している。
書込み読出しメモリ）やマイクロコンピュータに代表さ
れる超ＬＳＩの分野では、集積度を向上させるため、素
子寸法がますます微細化している。
ＭＩＳ型トランジスタのゲート幅が狭くなるにしたがっ
て、ドレインおよびソースを一回の不純物拡散で形成す
る従来の方法では、トレイン・ソ−入射電圧の低下およ
びチャンネルホットエレクトロンによる信頼性の低下が
避けられない、この対策として、ゲート電極の側面に形
成される側壁による陰を利用して２回に分けて不純物を
拡散し、ドレインおよびソースを形成し、ドレインおよ
びソースの不純物濃度分布の傾斜を緩やかにして電界強
度を下げ、これによって耐電圧強度や装置の信頼性を上
げている。これは、通常、ＬＤＤ構造と呼ばれている。
て、ドレインおよびソースを一回の不純物拡散で形成す
る従来の方法では、トレイン・ソ−入射電圧の低下およ
びチャンネルホットエレクトロンによる信頼性の低下が
避けられない、この対策として、ゲート電極の側面に形
成される側壁による陰を利用して２回に分けて不純物を
拡散し、ドレインおよびソースを形成し、ドレインおよ
びソースの不純物濃度分布の傾斜を緩やかにして電界強
度を下げ、これによって耐電圧強度や装置の信頼性を上
げている。これは、通常、ＬＤＤ構造と呼ばれている。
従来のＬＤＤ構造を形成する製造方法について、第２図
（ａ）ないしくｄ）により説明する。第２図（ａ）に示
すように、表面全面に酸化シリコン膜１が形成されたシ
リコン基板２の上に、ゲート電極３をエツチングによっ
て形成した後、不純物を低濃度で拡散させ、低濃度不純
物拡散ドレイン部４および低濃度不純物拡散ソース部５
を形成する。
（ａ）ないしくｄ）により説明する。第２図（ａ）に示
すように、表面全面に酸化シリコン膜１が形成されたシ
リコン基板２の上に、ゲート電極３をエツチングによっ
て形成した後、不純物を低濃度で拡散させ、低濃度不純
物拡散ドレイン部４および低濃度不純物拡散ソース部５
を形成する。
次に、第２図（ｂ）に示すように、ＣＶＤ法（化学的気
相成長法）によってシリコン基板２の全面に酸化シリコ
ン膜６を蒸着した後、プラズマエツチング技術を利用し
て上記の酸化シリコン膜６の異方性エツチングを施すと
、第２図（ｃ）に示すようにゲート１１を極３の側面だ
けに酸化シリコン膜の側壁７が形成される。
相成長法）によってシリコン基板２の全面に酸化シリコ
ン膜６を蒸着した後、プラズマエツチング技術を利用し
て上記の酸化シリコン膜６の異方性エツチングを施すと
、第２図（ｃ）に示すようにゲート１１を極３の側面だ
けに酸化シリコン膜の側壁７が形成される。
次に、第２図（ｄ）に示すように、酸化シリコン膜の側
壁７をマスクとして利用し不純物を高濃度に拡散させ、
高濃度不純物拡散ドレイン部８および高濃度不純物拡散
ソース部９を形成する。
壁７をマスクとして利用し不純物を高濃度に拡散させ、
高濃度不純物拡散ドレイン部８および高濃度不純物拡散
ソース部９を形成する。
（発明が解決しようとする問題点）
上述のような従来のＬＤＤ形成方法では、ゲート電極の
側面に酸化シリコン膜の側壁を形成する時に、ゲート絶
縁膜とＣＶＤ絶縁膜は共に酸化シリコン膜が用いられる
のが通常であるため、プラズマエツチングの工程で終点
制御が困難となり。
側面に酸化シリコン膜の側壁を形成する時に、ゲート絶
縁膜とＣＶＤ絶縁膜は共に酸化シリコン膜が用いられる
のが通常であるため、プラズマエツチングの工程で終点
制御が困難となり。
第２図（ｄ）に示すように、ドレイン部４と８およびソ
ース部５と９でシリコン基板２が露出し、シリコン基板
２に損傷や不純物汚染を生ずるという問題があった。ま
た、２回目のドレイン部およびソース部の高濃度不純物
拡散の時に、上記の露出したシリコン基板２にイオン注
入が行われ、シリコン基板２に損傷を与えるという問題
もあった。
ース部５と９でシリコン基板２が露出し、シリコン基板
２に損傷や不純物汚染を生ずるという問題があった。ま
た、２回目のドレイン部およびソース部の高濃度不純物
拡散の時に、上記の露出したシリコン基板２にイオン注
入が行われ、シリコン基板２に損傷を与えるという問題
もあった。
本発明は上記の問題点を解決するもので、シリコン基板
の損傷や不純物による汚染の少ないＭＩＳ型トランジス
タ集積回路装置の製造方法を提供するものである。
の損傷や不純物による汚染の少ないＭＩＳ型トランジス
タ集積回路装置の製造方法を提供するものである。
（問題点を解決するための手段）
上記の問題点を解決するために、本発明は、ＣＶＤによ
って酸化シリコン膜を蒸着する前に、窒化シリコン膜を
蒸着するものである。
って酸化シリコン膜を蒸着する前に、窒化シリコン膜を
蒸着するものである。
（作 用）
上記の構成により、ゲート電極の側面にシリコン酸化膜
の側壁をプラズマエツチングによって形成する時に、窒
素原子のスペクトルによってプラズマエツチングの終点
を検出することが可能となり、シリコン基板が露出する
前に、プラズマエツチングを終了することができる。
の側壁をプラズマエツチングによって形成する時に、窒
素原子のスペクトルによってプラズマエツチングの終点
を検出することが可能となり、シリコン基板が露出する
前に、プラズマエツチングを終了することができる。
従って、２回目のドレインおよびソースの高濃度不純物
拡散に当って、シリコン基板に直接イオン注入すること
がなく、必ずシリコン酸化膜を介してイオン注入が行わ
れることになり、シリコン基板の損傷を大幅に軽減でき
る。
拡散に当って、シリコン基板に直接イオン注入すること
がなく、必ずシリコン酸化膜を介してイオン注入が行わ
れることになり、シリコン基板の損傷を大幅に軽減でき
る。
（実施例）
本発明の製造方法を第１図（ａ）ないしくｄ）に示す工
程断面図により説明する。
程断面図により説明する。
まず、Ｐ型シリコン基板ｌＯの表面にゲート絶縁膜１１
とゲート電極用導電膜を順次積層した後、フォトリソグ
ラフィ法によりゲート電極用導電膜を所定の形のゲート
電極３に形成し、これをマスクとして利用し上記のＰ型
シリコン基板１０の中に、上記のゲート絶縁膜１１を通
して、約ｌＸｌ０１３ｃｍ−２の燐イオンを注入拡散し
て低濃度不純物拡散ドレイン部４および低濃度不純物拡
散ソース部５を形成すると、第１図（ａ）が得られる。
とゲート電極用導電膜を順次積層した後、フォトリソグ
ラフィ法によりゲート電極用導電膜を所定の形のゲート
電極３に形成し、これをマスクとして利用し上記のＰ型
シリコン基板１０の中に、上記のゲート絶縁膜１１を通
して、約ｌＸｌ０１３ｃｍ−２の燐イオンを注入拡散し
て低濃度不純物拡散ドレイン部４および低濃度不純物拡
散ソース部５を形成すると、第１図（ａ）が得られる。
次に、第１図（ｂ）に示すように、ゲート絶縁膜１１お
よびゲート電極３の表面に、ＣＶＤ法により厚さ１００
人ないし５００人の酸化シリコン１１１２および厚さ５
０００人ないし１００００人の酸化シリコン膜６を順次
蒸着する。
よびゲート電極３の表面に、ＣＶＤ法により厚さ１００
人ないし５００人の酸化シリコン１１１２および厚さ５
０００人ないし１００００人の酸化シリコン膜６を順次
蒸着する。
次に、第１図（ｃ）に示すように、プラズマエツチング
技術を利用して異方性エツチングを行い酸化シリコン膜
６を除去し、下地の窒化シリコン膜１２が露出した時点
を窒素スペクトルによって検出し、プラズマエツチング
を終了すると、自動的にゲート電極３の側面に幅が１０
００人ないし２０００人の酸化シリコン膜の側ｕ７が形
成される。
技術を利用して異方性エツチングを行い酸化シリコン膜
６を除去し、下地の窒化シリコン膜１２が露出した時点
を窒素スペクトルによって検出し、プラズマエツチング
を終了すると、自動的にゲート電極３の側面に幅が１０
００人ないし２０００人の酸化シリコン膜の側ｕ７が形
成される。
次に、第１図（ｄ）に示すように、ゲート電極３および
ゲート絶縁ｗＸｌｌの表面の窒化シリコン膜１２を除去
した後、ゲート電極３および酸化シリコン膜の側壁７を
マスクとして利用し、ゲート絶縁膜１１を通してＰ型シ
リコン基板１０の中に約５Ｘ１０ｉＳ１１の砒素イオン
を注入拡散して、高濃度不純物拡散ドレイン部８および
高濃度不純物拡散ソース部９を形成する。
ゲート絶縁ｗＸｌｌの表面の窒化シリコン膜１２を除去
した後、ゲート電極３および酸化シリコン膜の側壁７を
マスクとして利用し、ゲート絶縁膜１１を通してＰ型シ
リコン基板１０の中に約５Ｘ１０ｉＳ１１の砒素イオン
を注入拡散して、高濃度不純物拡散ドレイン部８および
高濃度不純物拡散ソース部９を形成する。
このようにして形成されたドレインおよびソース部は、
それぞれ低濃度不純物拡散部４および５と高濃度不純物
拡散部８および９から構成され不純物濃度分布の傾斜が
緩やかとなり、ドレイン・ソース間耐電圧の低下、チャ
ンネルホットエレクトロンによる信頼性の低下が共に避
けられる。
それぞれ低濃度不純物拡散部４および５と高濃度不純物
拡散部８および９から構成され不純物濃度分布の傾斜が
緩やかとなり、ドレイン・ソース間耐電圧の低下、チャ
ンネルホットエレクトロンによる信頼性の低下が共に避
けられる。
（発明の効果）
以上説明したように、本発明によれば、ＬＤＤ構造を有
するＭＩＳ型トランジスタの製造工程中に、シリコン基
板の損傷や不純物汚染を大幅に低減することが可能とな
り、信頼性が高く、しかも歩留りの良い半導体集積回路
装置が得られる。
するＭＩＳ型トランジスタの製造工程中に、シリコン基
板の損傷や不純物汚染を大幅に低減することが可能とな
り、信頼性が高く、しかも歩留りの良い半導体集積回路
装置が得られる。
第１図（ａ）ないしくｄ）は本発明によるＭＩＳ型トラ
ンジスタの製造工程を説明するための模型断面図、第２
図（ａ）ないしくｄ）は従来の製造工程を示す模型断面
図である。 １．６・・・酸化シリコン膜、 ２・・・シリコン基板
、 ３・・・ゲート電極、 ４・・・低濃度不純物拡散
ドレイン部、 ５・・・低濃度不純物拡散ソース部、
７ ・・・酸化シリコン膜の側壁、 ８・・・高濃度不
純物拡散ドレイン部、 ９ ・・・高濃度不純物拡散ソ
ース部、１０・・・Ｐ型シリコン基板。 １１・・・ゲート絶縁膜、１２・・・窒化シリコン膜。 第１図 第２図
ンジスタの製造工程を説明するための模型断面図、第２
図（ａ）ないしくｄ）は従来の製造工程を示す模型断面
図である。 １．６・・・酸化シリコン膜、 ２・・・シリコン基板
、 ３・・・ゲート電極、 ４・・・低濃度不純物拡散
ドレイン部、 ５・・・低濃度不純物拡散ソース部、
７ ・・・酸化シリコン膜の側壁、 ８・・・高濃度不
純物拡散ドレイン部、 ９ ・・・高濃度不純物拡散ソ
ース部、１０・・・Ｐ型シリコン基板。 １１・・・ゲート絶縁膜、１２・・・窒化シリコン膜。 第１図 第２図
Claims (1)
- マイナス導電型の半導体基板上にゲート絶縁膜とゲート
電極用導電膜とを順次積層した後、フォトリソグラフィ
法により所定のゲート電極を形成する工程と、上記のゲ
ート電極をマスクとして利用し上記の半導体基板に、こ
れと逆導電型の不純物イオンを低濃度で注入拡散してド
レインおよびソースの低濃度不純物領域を形成する工程
と、上記のゲート絶縁膜とゲート電極の上面に窒化シリ
コン膜と酸化シリコン膜を積層して形成する工程と、異
方性エッチングにより上記の酸化シリコン膜を上記の窒
化シリコン膜が露出するまで除去することによって、上
記のゲート電極の側面に酸化シリコン膜の側壁を自動的
に形成する工程と、上記のゲート絶縁膜とゲート電極上
の窒化シリコン膜を除去する工程と、上記のゲート電極
を酸化シリコン膜の側壁をマスクとして利用し上記の半
導体基板に、これと逆導電型の不純物イオンを高濃度で
注入拡散してドレインおよびソースの高濃度不純物領域
を形成する工程とからなることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103866A JPS62261174A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103866A JPS62261174A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62261174A true JPS62261174A (ja) | 1987-11-13 |
Family
ID=14365362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103866A Pending JPS62261174A (ja) | 1986-05-08 | 1986-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62261174A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228940A (ja) * | 1988-07-19 | 1990-01-31 | Matsushita Electron Corp | Ｍｏｓ型トランジスタの製造方法 |
| JPH0274076A (ja) * | 1988-09-09 | 1990-03-14 | Sony Corp | Ｍｏｓ型トランジスタ |
| EP0899792A2 (en) * | 1997-08-26 | 1999-03-03 | Texas Instruments Incorporated | Transistor with structured sidewalls and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-05-08 JP JP61103866A patent/JPS62261174A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228940A (ja) * | 1988-07-19 | 1990-01-31 | Matsushita Electron Corp | Ｍｏｓ型トランジスタの製造方法 |
| JPH0274076A (ja) * | 1988-09-09 | 1990-03-14 | Sony Corp | Ｍｏｓ型トランジスタ |
| EP0899792A2 (en) * | 1997-08-26 | 1999-03-03 | Texas Instruments Incorporated | Transistor with structured sidewalls and method |
| EP0899792A3 (en) * | 1997-08-26 | 1999-08-25 | Texas Instruments Incorporated | Transistor with structured sidewalls and method |
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