JPH0325870B2 - - Google Patents

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JPH0325870B2
JPH0325870B2 JP18109283A JP18109283A JPH0325870B2 JP H0325870 B2 JPH0325870 B2 JP H0325870B2 JP 18109283 A JP18109283 A JP 18109283A JP 18109283 A JP18109283 A JP 18109283A JP H0325870 B2 JPH0325870 B2 JP H0325870B2
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Description

【発明の詳細な説明】 本発明はメモリ回路に関する。
LSI技術を駆使したMOSランダムアクセスメ
モリ（RAM）はコンピユーターのメインメモリ
に主として使われてきたが、最近のパーソナルコ
ンピユータに代表されるオフイスオートメーシヨ
ン機器に大量に使われるようになつてきた。その
原因はビツト当りの単価が非常に安くなつてきた
ことにより画像処理用、特にCRT（陰極線管を用
いた表示装置）の表示用に使われている。この表
示装置に使われるメモリ装置はCPUとCRTの間
にあつてCPUより表示用データを受取りあるい
はメモリからCPUへデータを送るとともにメモ
リはCRTに対してデータを送る。この時CPUか
らメモリ間のデータのヤリとりはランダムであ
り、そのスピードつまりアクセスタイム及びサイ
クルタイムはCPUのスピードに依存する。これ
に対してメモリからCRTへのデータの転送はシ
ーケンシヤルなアクセスのみでありランダム性は
必要ない。更にはそのスピードはCRTの表示サ
イズに依存する。つまりCRTの分解能かどの程
度必要かによつて決まる。現在8bit系パーソナル
コンピユータによく用いられるCRTの画面サイ
ズは640×400ドツト（dot）でありこの場合、１
画面上には640×400＝256000dotあり、1dotあた
り約45NSのサイクルタイムになる。
現在の表示データ用RAM（以下VRAMと称す）
ではこれらのアプリケーシヨンに対しては非常に
効率の悪い使い方になる。それはCRTの表示期
間中は常にCRTに対して前記の例の場合45NSの
データレイトでデータを送り続ける必要がある。
つまりこの期間中はRAMはCPUとのデータのや
りとりができず、VRAMの書き換えあるいは
CPUがVRAM内容を読むという操作が全くでき
ない。CPUとのデータのやりとりができるのは
CRTの表示期間からはずれるブランキング期間
のみに限られる。従つてシステム全体としての
CPU効率は非常に悪くなる。
このようなシステムに対しては対CPU用の入
出力系と対CRT用の出力系を持つたRAMが最も
適していると言える。このような２系統の入出力
系を持つたRAMをデユアルポートメモリと称し
ており、VRAM専用のメモリとして登場が待た
れている。
第１図を使つてデユアルポートメモリの概要を
説明する。メモリセル部６に対してX0，X1，…
Xmの行入力を持つ行アドレスバツフア１、ワー
ド線を選択する行デコーダ２、そしてこれらは制
御信号Rによつてコントロールされる。Y0，Y1
…，Ynの列入力を持つ列アドレスバツフア３、
特定のビツト線をデータバスライン５と接続する
列デコーダ４、制御信号Cによりコントロール
されデータバスラインのデータを出力OUTとし
て取り出す出力バツフア７および入力データIN
をデータバスライン５に書き込む入力バツフア８
が設けられる。以上は通常のRAMと全く同じで
以下RAM部と呼ぶ。セルアレイ６の各ビツト線
に対応してビツト線毎に記憶ビツトを有するレジ
スタ１０を持ち、ビツト線との間にスイツチング
手段９を置きセルアレイ部とレジスタ間の信号の
伝達をコントロールする。レジスタへのデータの
転送は次の様に行なう。RAM部の任意ワード線
を選択し、センス動作完了時にビツト線は低レベ
ルあるいは高レベルになつておりこの状態でスイ
ツチング手段９を活性化しレジスタ１０に各ビツ
ト線のデータを書込む。このレジスタは一例とし
てはシフトレジスタが考えられ、シフト制御信号
φS1により逐次出力SOがシリアル出力バツフア１
１を介して得られる。スイツチング手段９をスイ
ツチング部、レジスタ１０、シリアル出力バツフ
ア１１を以下シリアル部と称す。従つてRAM部
とシリアル部及びスイツチング部より構成される
チユアルポートRAMは２系統の入出力系を持
ち、かつビツト線からシリアル部レジスタへのデ
ータ転送時（以下データ転送サイクルと称す）を
除いて独立に動作できる。これは前記のCPUと
CRTに係わるVRAMとして適しているが、問題
点はシリアル部出力のデータの自由度が全くない
点である。シリアル部のシフトレジスタ１０はデ
ータ自体をシフトレジスタ列の一端から読み出す
わけで読み出しは常に特定のビツトからしか開始
できない。これはシフトレジスタによるデータ転
送以外の方式、レジスタのレベルをリードバスラ
インを使つて読み出す方式でも同じである。この
問題はCRTの表示方法の制限をもたらす。CRT
の表示技術の一つとしてスクロール機能がある。
これは表示用VRAMエリアのうち一部のみを実
際の表示に使うもので表示データとしてはCRT
の表示サイズよりも大きくVRAM領域を確保し
てその一部を表示するものである。このような機
能に対してはシリアル部の出力はデータ転送後任
意の番地から開始する必要がある。更なる問題は
シリアル出力はブランキング期間以外はCRTの
ドツトレイトで連続的に出てくることが必要で、
RAM部からシリアル部へのデータ転送サイクル
において出力波形に空き時間あるいはアクセスタ
イムの遅れがあつてはならない。
本発明の目的はビデオRAMと呼ばれる画像用
メモリ、特にデユアルポートRAMに関して
RAM部からシリアル部へのデータ転送後、シリ
アル部の読出し開始番地を任意に設定でき、かつ
シリアル部の出力データがこのようなデータ転送
時も遅れることなく連続的に取り出されるメモリ
回路を提供することにある。
本発明の基本回路を第２図に示す。また第３図
に制御信号タイミング、第４図に内部タイミング
論理図を示す。RAM部１００は通常のRAMと
全く同一である。行アドレスバツフア１０１、行
デコーダ１０２によりセル部１０６の任意のワー
ド線WLを行アドレス入力X0，X1，…Xmのレベ
ルに応じて選択する。所定のワード線WLの選択
の後ワード線上と直交するビツト線BL上にセル
１０９の保持レベルに応じた差電圧が生じ、セン
ス動作により微小信号を増幅し低レベルあるいは
高レベルとする。列側の選択は同様にして列アド
レスバツフア１０３、列デコーダ１０４に行なわ
れる。列デコーダ出力により選択ビツト線をＩ／
Ｏバスライン１０５と接続し、書込み時は入力バ
ツフア１０８により、読出し時は出力バツフア１
０７により各機能が逐行される。第５図ａに列ア
ドレスバツフア１０３のバツトを、第５図ｂに列
アドレスバツフア出力により駆動される列デコー
ダ１０５の１ビツトを示す。なおYiは列アドレ
ス入力、refは基準電位で電源電位Vcc＝5Vの時、
約1.5Vにセツトされる。
シリアル部２００はシリアルアクセス用レジス
タ２０１、シリアルアドレス選択用カウンター２
０４、このカウンター出力により１つのレジスタ
の選択を行なうシリアルデコーダ２０３、レジス
タの保持レベルを読出すリードバスライン２０
２、出力バツフア２０６により構成され、更に列
アドレスバツフア１０３よりの出力をカウンタの
制御のためにスイツチング手段２０５を介してカ
ウンターに接続される。第４図に本実施例で用い
るタイミング信号の構成を示す。，は
周知のマルチストローブ方式RAMにおける基本
クロツクであり、それぞれ行系、列系の回路を制
御する。はデータ転送を制御するクロツクで
ある。はレジスタ制御のための基本クロツク
である。
第６図を参照してシリアルカウンタ２０４の説
明を行なう。フリツプフロツプで構成されるバイ
ナリーカウンター３００、インクリメント動作を
行なう制御回路３０２，３０３及びバイナリーカ
ウンター出力を第４図に示すシリアルクロツク
SC系SC１〜SC４と同期をとるためのバツフア３
０１より構成されている。ｎ＋１段のカウンター
の場合この回路がｎ＋１段にあり2n+1のバイナリ
ーカウントを行なうことができる。更にバイナリ
ーカウンター出力Ci，にスイツチングトランジ
スタＱ３００，Ｑ３０１を介して列アドレス出力
Ayi，に接続される。これによりカウンター
出力を列アドレス入力により制御するためで、こ
のスイツチングトランジスタによりシリアル動作
の開始アドレスが列アドレスバツフアで任意に設
定できる。制御タイミングDTはアドレスデータ
を転送する時以外はオフ状態となり完全に切離さ
れる。シリアル制御信号に同期したシリアル
カウンタ出力SAi，は第７図ａに示すシリア
ルデコーダに接続されスイツチング信号SSOを発
生する。シリアルレジスタは第８図に示すような
フリツプフロツプによる保持回路が考えられる。
あるいは単なる容量によるレベル保持回路でも実
現できる。第７図ｂにスイツチングトランジスタ
Ｑ４００，Ｑ４０１によりレジスタデータをリー
ドバツフアライン４０１，４０２に読み出し、デ
ータアンプ４０３により増幅する。シリアル出力
バツフアは第７図ｃによりリードバスライン４０
１，４０２を受けて出力SOを出す。
RAM部からシリアル部へのデータ転送時の内
部動作を説明する。データ転送の制御はによ
り行なわれる。第３図のタイミング図において、
時刻Ａでが立下りデータ転送サイクルがスタ
ートする。の活性化を受け行アドレスＲをセ
ツトした後、行制御信号が活性化するが、
この時の行アドレスはワード線選択のために使わ
れる。によつて実行される内部動作、つま
りリフレツシユ動作は通常サイクルと同じであ
る。アドレス入力は行アドレスを行アドレスバツ
フアにラツチ後、シリアル動作のデータ転送後の
スタートアドレスをセツトし、の立下りで
列アドレスを列アドレスバツフアにラツチする。
通常のRAM部のライト／リードサイクルに必要
なビツト線選択用列アドレスはデータ転送時には
必要でないため、シリアル部でデータ転送直後に
必要なシリアル部のスタートアドレスに使うわけ
である。従つてこのアドレスデータは列アドレス
バツフア１０３で真補信号に変換した後、シリア
ル部カウンターにスイツチングゲート２０５を介
して転送する。ただしシリアル部の連続アクセス
への悪影響をさけるためスイツチングゲートはシ
リアル部制御信号と同期をとつて活性化する。ま
た列制御信号による動作は列アドレスバツ
フアさえ活性化すればよく、それ以降の動作を止
めることができる。ワード線の活性化後、センス
アンプによるビツト線の低レベルあるいは高レベ
ルへのリフレツシユが完了するとを高レベル
にする。この立上り点Ｄからの立下り点Ｅま
での間に次の２つの動作を行なう。
(1) データ転送ゲート１５０をオンし、ビツト線
BLのデータをレジスタ２０１に書き込む。
(2) スイツチングゲート２０５をオンし、列アド
レスバツフア１０３の出力データをカウンター
２０４にセツトする。
この２つの動作をシリアル制御クロツクの
立下りまでに完了することによりデータ転送直後
の１ビツト目の読出しスピードが遅れることな
く、出力データの連続性が保てるわけである。
以上のデータ転送サイクルが終つたあとは、
RAM部およびシリアル部の独立した動作が可能
になる。本実施例ではの立上りでデータ転送
を行なつたが、あるいはの立上り等の
他の制御信号のエツヂでもとの同期をとれば
可能である。更に本実施例ではRAM部及びシリ
アル部はそれぞれ１ビツトのみの入出力として説
明したが、多ビツト入出力を持つデバイスでの適
用はもちろん可能で、その上RAM部とシリアル
部のビツト構成は違つていても問題ない。
他の実施例としてはシリアル部の機能として読
出しのみでなく、書込みを含めた場合も実用的で
ある。この時にはレジスタの低レベルあるいは高
レベルをRAM部のビツト線に転送することによ
り、データ転送が可能である。RAM部が１トラ
ンジスタで構成されるダイナミツク型の場合デー
タ転送後、センス動作を行なうことにより、非常
に効率のよいデータ転送ができる。
以上述べたように、デユアルポートメモリにお
いてシリアル部のデータ転送後のスタートアドレ
スのセツトをRAM部の列アドレスバツフアを使
つて行なうことにより、自由度の大きいシリアル
データをRAM部とは独立して得られ、画像用メ
モリとしての性能が飛躍的に向上する。
【図面の簡単な説明】
第１図は従来のメモリ回路を示す図、第２図は
本発明のデユアルポートメモリ回路を示すブロツ
ク図、第３図は第２図の回路の基本動作をわかり
やすく示したタイミング図である。第４図は本発
明を説明するために用いる基本回路のタイミング
発生のブロツク図である。第５図から第８図は本
発明を実現するために各構成部の具体例を示す図
であり、第５図ａ，ｂは列アドレスバツフア、列
デコーダー、第６図はシリアルカウンター、第７
図ａ，ｂ，ｃはシリアル部のシリアル部のシリア
ルデコーダ、リードバスライン、出力バツフア、
第８図ａ，ｂはレジスタをそれぞれあらわしてい
る。 １００……RAM部、２００……シリアル部。

Claims (1)

    【特許請求の範囲】
  1. １ 行アドレスで選択されるワード線と列アドレ
    スで選択されるビツト線とマトリクス状に配置さ
    れたメモリセルとを有するメモリセルアレイと、
    該セルアレイに対してランダムに書込みと読み出
    しができるランダムアクセス部と、前記ビツト線
    に対応して設けられたデータレジスタ及び前記デ
    ータレジスタのアクセス位置を指定する手段を含
    むシリアル部と、ビツト線データを該レジスタに
    転送するデータ転送部と、該ランダムアクセス部
    の列アドレス信号を該シリアル部の該指定手段に
    印加して該指定手段が最初に指定すべき該データ
    レジスタのアクセス位置を指定する手段と、該指
    定されたアクセス位置から該データレジスタの各
    アクセス位置を連続的に指定する手段とを有する
    ことを特徴とするデユアルポートメモリ回路。
JP58181092A 1983-09-29 1983-09-29 デュアルポ−トメモリ回路 Granted JPS6072020A (ja)

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Application Number Priority Date Filing Date Title
JP58181092A JPS6072020A (ja) 1983-09-29 1983-09-29 デュアルポ−トメモリ回路
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Applications Claiming Priority (1)

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JPS6072020A JPS6072020A (ja) 1985-04-24
JPH0325870B2 true JPH0325870B2 (ja) 1991-04-09

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ID=16094683

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EP (1) EP0135940B1 (ja)
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