JP2659228B2

JP2659228B2 - 半導体メモリ

Info

Publication number: JP2659228B2
Application number: JP23569388A
Authority: JP
Inventors: 正夫中野; 悟川本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1997-09-30
Anticipated expiration: 2012-09-30
Also published as: JPH0283894A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第15、16図）発明が解決しようとする課題課題を解決するための手段作用実施例本発明の原理説明（第１〜３図）本発明の一実施例（第４〜14図）発明の効果〔概要〕シリアルアクセスが可能な半導体メモリに関し、チッ
プに占めるアクセス回路面積の削減と動作速度の向上を
図ることを目的とし、ランダムアクセスメモリのメモリセルアレイの１ワー
ド分に相当する複数のビットセルを備えたシリアルデー
タレジスタと、アドレス信号をデコードし、そのデコー
ド結果に従って前記シリアルデータレジスタの各ビット
セルを順次シリアルにアクセスするデコーダとを有する
半導体メモリにおいて、ｎ個のレジスタをループ状に結
合して１つのシフトレジスタを形成し、該シフトレジス
タを前記アドレス信号の各桁に対応させて複数個備えた
レジスタ群と、クロック信号に従って最下位桁のシフト
レジスタの内容をシフトさせるシフト手段と、下位桁の
シフトレジスタの最上位ビットのレジスタの状態に基づ
いて生成されるキャリを次上位桁のシフトレジスタへと
伝達する伝達手段とを具備し、該レジスタ群の各シフト
レジスタの内容を前記アドレス信号とするように構成し
ている。

〔産業上の利用分野〕

本発明は、半導体メモリに関し、詳しくは、アクセス
回路の回路構成を工夫してチップに占めるアクセス回路
面積の削減および動作速度の向上を意図した半導体メモ
リに関する。

一般に、画像関係の分野で使用されるメモリシステム
には、CPU側からのランダムなデータのアクセスとCRT側
からのシリアルなデータのアクセスとの両立性が求めら
れるため、ランダムアクセスポートとシリアルアクセス
ポートとを備えたいわゆるデュアルポートメモリが使用
される。

〔従来の技術〕

デュアルポートメモリは、ランダムアクセスメモリ
（RAM）と、シリアルアクセスメモリ（SAM）とを備えて
構成され、SAMには、RAMの１ワード分に相当するデータ
を保持するためのデータレジスタが備えられている。そ
して、このデータレジスタの各セルを順次アクセスする
ことにより、SAMを介してRAMを外部アクセスすることが
できるようになっている。

ここで上記データレジスタをアクセスする方法として
次の２つのものがある。

ポインタ方式第15図において、デコーダ１はアドレス信号をデコー
ドしてポインタ２の１つのレジスタに“1"をセットし、
ポインタ２はクロックジェネレータ３からのクロック信
号によってそのセットされた“1"を順次シフトさせてい
く。なお、ポインタ２の各レジスタとシリアルアクセス
メモリ４の各メモリセルとは対をなしており、したがっ
て、ポインタ２の“1"の位置に対応したメモリセルがア
クセスされ、アクセスされたメモリセル内のデータが取
り出され、あるいはこのメモリセルにデータが書き込ま
れる。

デコーダ方式第16図において、アドレスカウンタ５は２進数のアド
レス信号を発生し、プリデコーダ６はこのアドレス信号
を例えば８進数のアドレス信号に変換して内部アドレス
信号を生成する。デコーダ７は内部アドレスをデコード
してシリアルアクセスメモリ８の１つのメモリセルをア
クセスする。すなわち、アドレスカウンタ５のカウント
動作を繰り返すことにより、シリアルアクセスメモリ８
のメモリセルを順次シリアルにアクセスすることができ
る。

〔発明が解決しようとする課題〕

しかしながら、従来のポインタ方式にあっては、シリ
アルアクセスメモリ４のメモリセル数分のレジスタから
なるポインタ２を備える構成となっていたため、例え
ば、RAMが512×512構成であった場合にはシリアルアク
セスメモリ４のメモリセル数も512となるから、必然的
にポインタ２のレジスタ数も512個となり、チップ内に
占めるポインタ２の面積が増大するといった問題点があ
った。

一方、デコーダ方式にあっては、ポインタを必要とし
ないので面積的な問題はないものの、シリアルアクセス
メモリ８をアクセスするまでに外部クロックに従ってクロックジェネレータからの
クロック発生、このクロックによってアドレスカウンタ５作動、アドレスカウンタ５からの信号（２進数データ）を
プリデコーダ６でデータ変換、プリデコーダ６からの内部アドレスをデコーダ７で
デコード、といった〜までの回路動作を要し、動作速度の面で
問題がある。特に、プリデコーダ６の動作に要する時間
が比較的に大きく、全体の動作速度に与える影響が大で
ある。

本発明は、このような問題点に鑑みてなされたもの
で、アクセス回路の回路構成を工夫して、チップ内に占
めるアクセス回路面積の削減と動作速度の向上を図るこ
とを目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するために、ランダムア
クセスメモリのメモリセルアレイの１ワード分に相当す
る複数のビットセルを備えたシリアルデータレジスタ
と、アドレス信号をデコードし、そのデコード結果に従
って前記シリアルデータレジスタの各ビットセルを順次
シリアルにアクセスするデコーダとを有する半導体メモ
リにおいて、ｎ個のレジスタをループ状に結合して１つ
のシフトレジスタを形成し、該シフトレジスタを前記ア
ドレス信号の各桁に対応させて複数個備えたレジスタ群
と、クロック信号に従って最下位桁のシフトレジスタの
内容をシフトさせるシフト手段と、下位桁のシフトレジ
スタの最上位ビットのレジスタの状態に基づいて生成さ
れるキャリを次上位桁のシフトレジスタへと伝達する伝
達手段とを具備し、該レジスタ群の各シフトレジスタの
内容を前記アドレス信号とするように構成している。

〔作用〕

本発明では、２以外の数をｎとするｎ進数の各桁毎に
重みづけされたシフトレジスタが備えられ、また、この
シフトレジスタを構成するレジスタ数はｎ個となってい
る。したがって、例えばｎを８として512×512構成のRA
Mに対応させると、シフトレジスタを構成するレジスタ
数は８個となり、また、８進数で512を表現すると、
8²、8¹、8⁰の３桁で充分であるから、シフトレジスタは
３個でよい。その結果、レジスタ総数は８個×３個＝24
個となり、ポインタ方式の512個に比して大幅にレジス
タ数の削減が図られる。すなわち、チップに占める回路
面積が削減される。

また、各シフトレジスタの内容がｎ進数のアドレス信
号として取り出されるので、プリデコーダが不要とな
り、少なくともプリデコーダに要した動作時間を短縮し
て全体の動作速度を向上させることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

原理説明第１図において、10はランダムアクセスメモリ（RA
M）のメモリセルアレイ、11はメモリセルアレイ10の１
ワード分に相当する複数のビットセルを備えたシリアル
データレジスタ、12はデコーダであり、デコーダ12は２
以外の数をｎとするｎ進数（例えば８進数）のアドレス
信号（以下、内部アドレス）をデコードしてシリアルデ
ータレジスタ11の各ビットセルをアクセスする。

13はレジスタ群であり、レジスタ群13はｎ個のレジス
タ（図示略）をループ状に結合して形成された複数のシ
フトレジスタn⁰、n¹……n^mを備えている。また、14は所
定のクロック信号CKに従って最下位桁のシフトレジスタ
n⁰の内容をシフトさせるシフト手段、15は下位桁のシフ
トレジスタからのキャリを次上位桁のシフトレジスタに
伝達する伝達手段である。

このような構成において、CKが入力される毎にシフト
手段14によってシフトレジスタn⁰の内容がシフトされて
いき（第２図参照）、シフトレジスタn⁰からキャリが発
生すると、シフトレジスタn¹の内容が１つシフトされる
（第３図参照）。そして、シフトレジスタn¹からもキャ
リが発生すると次上位桁のシフトレジスタの内容がシフ
トされ、これがさらに上位桁へと順次移って遂にはシフ
トレジスタn^mの内容がシフトされる。すなわち、n⁰が例
えば０から７までカウントして再び０に戻るとn¹がカウ
ント１となり、これを８回繰り返すとn¹からキャリが発
生することとなる。したがって、レジスタ群13からは、
３桁の８進数データが取り出され、このデータは内部ア
ドレス信号としてデコーダ12に加えられる。

その結果、ｉ）ｎ＝８、内部アドレスを３桁とした場合、レジスタ
群13を構成するレジスタ総数は８×３＝24個となる。し
たがって、例えば512×512構成のRAMを有するシリアル
アクセスメモリを考えた場合、従来のポインタ方式のレ
ジスタ数512に比して大幅にレジスタ数が削減され、チ
ップに占める回路面積を減少させることができる。

ii）また、従来のデコーダ方式と比べるとプリデコーダ
が不要となり、このプリデコーダに要していた動作時間
分が短縮され、動作速度を向上させることができる。

一実施例第４〜14図は本発明に係る半導体メモリの一実施例を
示す図であり、512×４ビット構成のデュアルポートメ
モリに適用した例である。

まず、構成を説明する。第４図において、20はデュア
ルポートメモリであり、デュアルポートメモリ20はラン
ダムアクセスメモリ（RAM）およびシリアルアクセスメ
モリ（SAM）を備え、RAMは、何れも４組の入・出力バッ
ファ21a〜21dと、コラムデコーダ22a〜22dと、センスア
ンプ・I/Oゲート23a〜23dと、メモリセルアレイ24a〜24
dとを含むとともに、コラムプリデコーダ25およびロウ
プリデコーダ26を含むアドレスバッファ27と、ロウデコ
ーダ28とを備えて構成されている。

SAMは、４組のデータレジスタ29a〜29d、シリアルア
クセス回路30a〜30d、およびシリアル入・出力バッファ
31a〜31dを含んで構成されている。なお、32はクロック
ジェネレータ、33はリフレッシュアドレスカウンタ、34
はライトクロックジェネレータ、35は転送コントロール
である。

また、▲▼はロウアドレスストローブ信号、▲
▼はコラムアドレスストローブ信号、▲▼／
▲▼はマスクモードイネーブル／ライトイネーブル
信号、▲▼／▲▼はトランスファイネーブル／
出力イネーブル信号、▲▼はシリアルポートイネー
ブル信号、SASはシリアルアクセスストローブ信号、MD₀
/DQ₀〜MD₀/DQ₃はマスクデータあるいはランダム入・出
力データ、SD₀〜SD₃はシリアル入・出力データ、A₀〜A₈
は外部アドレスである。

本発明は、上記シリアルアクセス回路30a〜30dに関す
るものであり、第５図は代表としてシリアルアクセス回
路30aの要部を示す図である。なお、説明の便宜上以降
の説明ではｎを８として３桁の８進数を用い各桁を各々
n⁰、n¹、n²（但し、n⁰をＡ系、n¹をＢ系、n²をＣ系とい
う）で表すものとする。

SASは波形整形回路40で波形整形され、マスタクロッ
クCLKMとしてタイミング回路41に送られる。タイミング
回路41はシフト手段および伝達手段としての機能を有
し、７つのインバータゲート42〜48と、１つのナンドゲ
ート49とにより構成されている。タイミング回路41はCL
KMと同一周期のクロック信号CLKAおよびその反転信号▲
▼を生成するとともに、キャリ信号CRYが入力
されるとそのタイミングでクロック信号CLKBおよびその
反転信号▲▼を生成する。

50はｎ進数の各桁に対応させて複数個備えられたうち
の１つのシフトレジスタであり、シフトレジスタ50はｎ
個（８個）のカウンタ50a〜50hを備えるとともに、キャ
リ発生回路50iを含み、図示のシフトレジスタ50はＡ系
のアドレスカウンタ（すなわち、桁の重みn⁰のアドレス
カウンタ）を構成する。

第６図はＡ系のシフトレジスタ50のカウンタ50a〜50h
を具体的に示す図である。カウンタ50a〜50hは同一のも
のが用いられ、各々のカウント出力Coは次段のカウント
入力Ciに接続されている。そして、カウンタ50hのCoは
カウンタ50aのCiに接続されこれらによってカウンタ50a
〜50hはループ状に結合されている。なお、各カウンタ5
0a〜50hのCoから取り出されているQA0〜QA7は８進数の
アドレス信号（内部アドレス）のうちのn⁰桁（すなわち
8⁰桁）であり、他のＢ、Ｃ系（8¹桁、8²桁）とともに、
図示しないデコーダに送られてデータレジスタ29a〜29d
のアクセス指定に用いられる。また、各カウンタ50a〜5
0hのカウント入力Ci′に加えられているRA0〜RA7までの
データは、コラムプリデコーダ25からの８進数のアドレ
ス信号であり、このアドレス信号はカウンタ50a〜50hの
初期アドレスとして用いられる。ADSET、▲
▼は初期アドレスセット信号であり、ADSETが“H"で▲
▼が“L"のとき、RA0〜RA7がカウンタ50a〜5
0h内にセットされる。

第７図は代表としてカウンタ50bの構成を示す図であ
る。

カウンタ50bは２つのＰチャネルトランジスタ60、61
と２つのＮチャネルトランジスタ62、63とをトーテムポ
ール接続した第１のゲート64と、２つのＰチャネルトラ
ンジスタ65、66と２つのＮチャネルトランジスタ67、68
とをトーテルポール接続した第２のゲート69と、４つの
Ｐチャネルトランジスタ70、71、72、73と４つのＮチャ
ネルトランジスタ74、75、76、77とにより構成されたス
レーブ側フリップフロップ78とを備え、第１のゲート64
は▲▼が“L"でADSETが“H"のときにRA1（コ
ラムアドレス信号）を取り込み、スレーブ側フリップフ
ロップ78は▲▼が“H"から“L"へ（CLKAが“L"
から“H"）と切り換わると、取り込まれたRA1をラッチ
する。さらに、カウンタ50bは２つのＰチャネルトラン
ジスタ79、80と２つのＮチャネルトランジスタ81、82と
をトーテムポール接続した第３のゲート83と、３つのＰ
チャネルトランジスタ84、85、86と３つのＮチャネルト
ランジスタ87、88、89とにより構成されたマスター側フ
リップフロップ90とを備え、第３のゲート83およびマス
ター側フリップフロップ90は、CLKAが“L"から“H"へ
（▲▼が“H"から“L"）と切り換わると、スレ
ーブ側フリップフロップ78からのRA1をラッチし、ラッ
チしたRA1をQA1として出力する。

第８図はキャリ発生回路50iの構成を醒す図であり、
キャリ発生回路50iはカウンタ50bに含まれているものと
同一構成の第３のゲート83およびマスター側フリップフ
ロップ90を備え、カウンタ50hからのQA7を１クロック分
遅らせてキャリ信号CRYとして出力する。

第９図は冗長アドレス切換回路の要部を示す図であ
り、第10図はそのタイミングチャートである。第９図に
おいて、カウンタ50a、50b（代表して２ビット分を示
す）からの出力QA0、QA1はアドレスアンプ91a、91bに入
力されるとともに、冗長アドレストランスファゲート92
a、92bにも入力されている。トランスファゲート92a、9
2bは冗長アドレスとして予めプログラムされたヒューズ
信号Fuse−ａ、Fuse−ｂ（代表して２ビット分を示す）
が“H"であればこの“H"に該当するQA0、QA1を通過させ
るもので、通過したQA0、QA1はトランスファゲート92
a、92bの出力側でワイヤードOR論理が取られる。したが
って、QA0、QA1の何れか（実際はQA0〜QA7の何れか）１
つが“H"であれば、出力側の信号RAD（Ａ系）が“H"に
なる。RAD（Ａ系）は冗長アドレス判定回路93で他の系
（Ｂ系、Ｃ系）のRBD、RCDとNAND論理が取られ、そのNA
ND論理出力（▲▼）はアドレスアンプ91a、91bに
加えられ、▲▼が“L"のときアドレスアンプ91
a、91bの信号（QA0、QA1）の通過が禁止される。そし
て、インバータゲートを介して出力される▲▼を
反転した信号ROMは図示しないシリアルメモリの冗長セ
ルを活性化させる信号として用いられる。このような構
成によれば、Ａ系、Ｂ系、Ｃ系の各々のQA0〜QA7は、そ
のうちの１つのビットだけが“1"であるから、各系のト
ランスファゲート92a、92bの出力をワイアードOR論理と
することができ、各系からの信号、RAD（Ａ系）、RBD
（Ｂ系）、RCD（Ｃ系）を３本の配線で冗長アドレス判
定回路93に伝えることができる。

第11図はカウンタ50bの回路動作を説明するアドレス
セット時のタイミングチャートである。第11図におい
て、ADSETが“L"から“H"へと変化し、▲▼
が“H"から“L"へと変化する過程で、コラムプリデコー
ダ25からのRA1（この場合、例えば“H"）が第１のゲー
ト64を通過してノード（第７図参照）に現れる。この
RA1はスレーブ側のフリップフロップ78の出力側のノー
ドに伝えられ、そして、CLKA＝“H"、▲▼＝
“L"によって第３のゲート83が開かれると、RA1がノー
ドに現れ、マスター側フリップフロップ90にラッチさ
れる。このようなアドレスセット動作は、RA0、RA2〜RA
7についても同様に行われ、シフトレジスタ50のカウン
タ50a〜50hにシリアルアクセスの初期アドレスがセット
される。

第12図はセットされた初期アドレスをカウントアップ
する動作を示すタイミングチャートである。

ADSET＝“L"、▲▼＝“H"に固定されてい
ると、CLKAの“H"から“L"への変化および▲▼
の“L"から“H"への変化の過程で前段のカウンタ50aか
らのQA0がスレーブ側フリップフロップ78にラッチされ
る。このQA0はCLKA、▲▼の論理反転によりマ
スター側フリップフロップ90にラッチされQA1として出
力される。すなわち、CLKA、▲▼の周期毎に初
期アドレス（RA1）がカウントアップされていく。

第13図はキャリ発生のタイミングチャートである。キ
ャリ発生は、最終段のカウンタ50hの出力QA7が“H"とな
り、その次のCLKA、▲▼でキャリ発生回路50i
からCRYが出力され、このCRYがタイミング回路41に入力
されCLKA、▲▼に同期したCLKB、▲▼
が出力される。カウンタ50a〜50hの全ての出力QA0〜QA7
は、第14図に示すように、CLKA、▲▼のタイミ
ングで１つづつ順にシフトし、これをサイクリックに繰
り返す。但し、第14図の例は、RA0のみが“H"のときで
あり、この例によれば、ADSET＝Ｈ、▲▼＝
ＬのタイミングでQA0が“H"となって初期アドレスセッ
トされる。仮に、RA1のみが“H"であれば、QA1が初期ア
ドレスとしてセットされる。

このように、本実施例によれば、８個のカウンタ50a
〜50hをループ状に結合して１つのシフトレジスタ50を
形成し、このシフトレジスタ50を８進数の各桁（8⁰、
8¹、8²）に対応させて３個備えてレジスタ群としてい
る。また、所定のクロック信号に相当するSASに同期し
たCLKMに従って下位桁のシフトレジスタ50の内容をシフ
トさせるシフト手段としてのタイミング回路41を備える
とともに、このタイミング回路41は下位桁のシフトレジ
スタからのキャリ（CRY）を上位桁のシフトレジスタへ
と伝達する伝達手段の機能も有している。したがって、
３個のシフトレジスタ50（Ａ系）、（Ｂ系）、（Ｃ系）
から取り出される各々の出力QA0〜QA7（Ａ系）、QA0〜Q
A7（Ｂ系）、QA0〜QA7（Ｃ系）はそれぞれ８進数の各桁
に対応し、内部アドレス信号として、データレジスタ29
a〜29dをアクセスするデコーダ（図示略）に出力され
る。その結果、次の効果が得られる。

Ｉ）３個のシフトレジスタ50を構成する全てのカウンタ
50a〜50hの数は、３個×ｎ、すなわち、３×８となり24
個でよい。これは、従来のポインタ方式のレジスタ総数
（例えば、512×512のものであれば、512個）に比して
大幅な削減となり、チップに占めるシリアルアクセス回
路30a〜30dの回路面積を減少させることができる。因み
に、従来のポインタ方式と本実施例のものとを比較した
結果を次表１に示すと、シリアルアクセス回路部分で見ればポインタ方式の55
％に、また、CHIP全体で見ても86％に面積が減少する。

また、欠陥に敏感な面積をＳ、欠陥密度をＤとすれば
歩留りＹは次式で表され、Ｙ＝e^-SD …… 僅かなCHIP面積の減少でも指数関数的に歩留りは向上
し、コストも下がる。次表２は歩留りとコストの比較結
果を示す表である。

II）また、３個のシフトレジスタ50から取り出されるア
ドレス信号は８進数データ信号なので、これはあたかも
プリデコーダを通過したものと同じである。したがっ
て、従来のデコード方式のようにアクセス回路専用のプ
リデコーダを要しないので、プリデコーダ動作時間を短
縮でき、全体の動作速度を向上させることができる。次
表３は従来のデコーダ方式との比較を示す表である。

プリデコーダ動作がアクセスタイムに占める比率は20
％、したがって、本実施例でのアクセスタイムは従来の
デコーダ方式でのアクセスタイムの80％に短縮され、高
速動作が達成される。

なお、上記実施例ではｎを８とし、３桁の８進数を例
としているが、ｎは２以外の数例えばｎ＝16であっても
よく、また、桁数も３桁に限定されない。また、RAMやS
AMも512構成以外であってもよいことは勿論である。

〔発明の効果〕

本発明によれば、上述したようにシリアルアクセス回
路の回路構成を工夫しているので、チップに占めるアク
セス回路面積を削減することができ、また、動作速度を
向上させることもできる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は第１図のレジスタ群を示す図、第３図は第２図の要部を示す図である。第４〜14図は本発明の一実施例を示す図であり、第４図はその全体構成図、第５図はそのＡ系アドレスカウンタとＢ系アドレスカウ
ンタの接続図、第６図はそのカウンタの構成図、第７図はそのカウンタの回路図、第８図はそのキャリ発生回路の回路図、第９図はその冗長アドレスへの切換回路の構成図、第10図はその冗長アドレスセレクト時のタイミングチャ
ート、第11図はそのアドレスセット時のタイミングチャート、第12図はそのカウントアップ時のタイミングチャート、第13図はそのキャリ回路のタイミングチャート、第14図はそのシフトレジスタのタイミングチャートであ
る。第15、16図は従来例を示す図であり、第15図はそのポインタ方式の概念構成図、第16図はそのデコーダ方式の概念構成図である。 10……メモリセルアレイ、 11……シリアルデータレジスタ、 12……デコーダ、 13……レジスタ群、 14……シフト手段、 15……伝達手段、 24a〜24d……メモリセルアレイ、 29a〜29d……データレジスタ（シリアルデータレジス
タ）、 41……タイミング回路（シフト手段、伝達手段）、 50……シフトレジスタ（レジスタ群：但し、ｎ個のうち
の１つ）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−72020（ＪＰ，Ａ) 特開昭52−130563（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ランダムアクセスメモリのメモリセルアレ
イの１ワード分に相当する複数のビットセルを備えたシ
リアルデータレジスタと、アドレス信号をデコードし、そのデコード結果に従って
前記シリアルデータレジスタの各ビットセルを順次シリ
アルにアクセスするデコーダとを有する半導体メモリに
おいて、ｎ個のレジスタをループ状に結合して１つのシフトレジ
スタを形成し、該シフトレジスタを前記アドレス信号の各桁に対応させ
て複数個備えたレジスタ群と、クロック信号に従って最下位桁のシフトレジスタの内容
をシフトさせるシフト手段と、下位桁のシフトレジスタの最上位ビットのレジスタの状
態に基づいて生成されるキャリを次上位桁のシフトレジ
スタへと伝達する伝達手段とを具備し、該レジスタ群の各シフトレジスタの内容を前記アドレス
信号としたことを特徴とする半導体メモリ。