JP3179792B2

JP3179792B2 - マルチ・ポート・ランダム・アクセス・メモリ

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Publication number: JP3179792B2
Application number: JP06495291A
Authority: JP
Inventors: 尚徳浜野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-04
Filing date: 1991-03-28
Publication date: 2001-06-25
Anticipated expiration: 2016-06-25
Also published as: DE4122060A1; DE4122060C2; JPH04212778A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマルチ・ポート・ラン
ダム・アクセス・メモリに関し、特に、グラフィック表
示用途に用いられるデュアル・ポートメモリの構成に関
する。

【０００２】

【従来の技術】情報処理分野においては、処理すべきま
たは処理された画像情報（グラフィック情報）をＣＲＴ
（陰極線管）ディスプレイに表示することが行なわれ
る。このとき、１フレームの画像情報を格納するフレー
ム・バッファと呼ばれるメモリが用いられる。このよう
なフレーム・バッファは通常ビデオＲＡＭ（ＶＲＡＭ）
と呼ばれる。このビデオＲＡＭを用いた画像処理システ
ムの構成および動作について簡単に図８を参照して説明
する。

【０００３】図８において、ビデオ信号処理系は、ＣＰ
Ｕ（中央処理装置）１００と、ＣＲＴディスプレイコン
トローラ１０２と、ビデオＲＡＭ１０４と、ＣＲＴディ
スプレイ１０６を含む。

【０００４】ＣＰＵ１００は、ビデオＲＡＭ１０４へ所
望のデータの書込みまたは所望のデータの読出しを行な
う。ＣＲＴディスプレイコントローラ１０２は、ＣＲＴ
ディスプレイ１０６の水平／垂直同期信号を発生すると
ともに、ビデオＲＡＭ１０４からデータを読出すための
アドレスを発生してビデオＲＡＭ１０４へ与える。

【０００５】ビデオＲＡＭ１０４は、処理されるべきま
たは処理された画像情報を格納しており、この格納され
た画像情報がＣＲＴディスプレイコントローラ１０２の
制御の下に読出されてＣＲＴディスプレイ１０６へ与え
られる。

【０００６】ＣＲＴディスプレイ１０６は、ビデオＲＡ
Ｍ１０４からのデータをその表示画面上に表示する。

【０００７】ビデオＲＡＭ１０４に対しては、ＣＰＵ１
００は、ランダムにアクセスしてリード（読出し）／ラ
イト（書込み）を行なうことができる。これにより、ビ
デオＲＡＭ１０４に格納された情報に所望の演算を行な
った後再びビデオＲＡＭ１０４へデータを書込むことが
できる。一方、ＣＲＴディスプレイ１０６へはビデオＲ
ＡＭ１０４からシリアルに読出されたデータが与えら
れ、この与えられたデータに従った画像がＣＲＴディス
プレイ１０６の画面上に表示される。

【０００８】通常のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）をフレーム・バッファとして用い
た場合、ＣＲＴディスプレイ１０６の画面に表示するた
めのビデオ信号を作成するためには、ＤＲＡＭからつね
に、表示期間中データを読出す必要がある。

【０００９】通常のＤＲＡＭは、１メモリサイクルはリ
ードサイクルかまたはライトサイクルのいずれかに規定
される。したがって、この表示期間中はＣＰＵ１００は
ＤＲＡＭへアクセスすることができず、ＣＰＵ１００の
ビデオＲＡＭ１０４へのアクセス期間は水平または垂直
の帰線期間中の表示期間外に限定される。この結果、Ｃ
ＰＵの待ち時間が多くなり、プログラムの実行速度が遅
くなる。

【００１０】このような通常のＤＲＡＭをフレーム・バ
ッファとして用いた場合の欠点を克服するために、画像
メモリとしてマルチ・ポートＲＡＭ（デュアル・ポート
ＲＡＭ）が広く用いられてきている。このマルチ・ポー
トＲＡＭは、ＣＰＵ１００がランダムにアクセスするこ
とのできる入出力ポート（ＲＡＭポート）と、表示デー
タをＣＲＴディスプレイ・コントローラ１０２の制御の
下にシリアルに読出してＣＲＴディスプレイ１０６へ与
えるためのシリアル入出力ポート（ＳＡＭポート）とを
有している。

【００１１】このマルチ・ポートＲＡＭにおいては、Ｒ
ＡＭポートからＳＡＭポートへ１行分（１水平走査線分
のデータに対応）のデータを転送すれば、表示期間中は
ＳＡＭポートから表示データが読出され、一方その間、
ＲＡＭポートへはＣＰＵ１００がアクセスすることがで
きる。これにより、ＣＰＵの待ち時間が短縮され、プロ
グラムの実行速度が速くなる。

【００１２】図９は従来のマルチ・ポートＲＡＭの全体
の構成の一例を概略的に示す図である。図９に示すマル
チ・ポートＲＡＭは、１つのＲＡＭ入出力ポートと、１
つのＳＡＭ入出力ポートとを有し、通常、デュアル・ポ
ートＲＡＭと呼ばれる。以下、このデュアル・ポートＲ
ＡＭについて説明する。

【００１３】図９において、従来のデュアル・ポートＲ
ＡＭは、ＲＡＭポート部分と、ＳＡＭポート部分とに大
きく分割される。ＲＡＭポート部分は、行および列から
なる２次元アレイ状に配列された複数のメモリセルから
なるメモリセルアレイ１と、外部アドレスに対応して発
生される内部アドレス信号Ａｄｄをデコードし、メモリ
セルアレイ１の対応の行を選択する行デコーダ２と、外
部アドレスに応答して発生される内部アドレス信号Ａｄ
ｄを列アドレスとして受けてメモリセルアレイ１の対応
の列を選択するとともに、選択された列へのデータの入
出力を制御する列デコーダ／ＩＯ制御回路３とを含む。

【００１４】行デコーダ２は、内部ロー・アドレス・ス
トローブ信号ＲＡＳに応答して、与えられた内部アドレ
ス信号Ａｄｄを行アドレスとして取込んでデコードし、
メモリセルアレイ１の対応の行を選択する。

【００１５】列デコーダ／ＩＯ制御回路３は、内部コラ
ム・アドレス・ストローブ信号ＣＡＳに応答して、与え
られた内部アドレス信号Ａｄｄを列アドレスとして取込
んでデコードし、メモリセルアレイ１の対応の列を選択
する。

【００１６】また、この列デコーダ／ＩＯ制御回路３
は、データの読出し／書込みを指定するリード／ライト
信号Ｒ／＊Ｗに応答して、データの読出しおよび書込み
を制御する。すなわち、この列デコーダ／ＩＯ制御回路
３は、外部制御信号＊ＣＡＳと信号Ｒ／＊Ｗの遅い方の
立下がりに応答して、書込まれるべきデータを選択され
たメモリセルへ転送する。この列デコーダ／ＩＯ制御回
路３は、データバスＤＱを介して入出力バッファ（図示
せず）に接続される。このＲＡＭ入出力バッファも列デ
コーダ／ＩＯ制御回路３のＩＯ制御部分によりその動作
が制御される。

【００１７】ここで、内部ロー・アドレス・ストローブ
信号ＲＡＳおよび内部コラム・アドレス・ストローブ信
号ＣＡＳは、それぞれ、外部から与えられる外部ロー・
アドレス・ストローブ信号＊ＲＡＳおよび外部コラム・
アドレス・ストローブ＊ＣＡＳに応答して発生される内
部制御信号である。

【００１８】ＳＡＭポート部分は、メモリセルアレイ１
の１行のメモリセルと同時にデータの転送が可能な数の
レジスタ素子を備えるＳＡＭレジスタ４と、クロック信
号ＳＣをカウントするカウンタ６と、カウンタ６からの
カウント値をデコードし、ＳＡＭレジスタ４から対応の
レジスタ素子を選択し、内部シリアルデータバスＳＯへ
選択されたレジスタ素子を接続するＳＡＭデコーダ５と
を含む。

【００１９】ＳＡＭレジスタ４は、転送指示信号＊ＤＴ
に応答してメモリセルアレイ１の選択された行のデータ
を同時に受けるための転送ゲート手段を含む。このＳＡ
Ｍレジスタ４から内部シリアルデータバスＳＯ上へ伝達
されたデータは、図示しないＳＡＭ入出力バッファを介
して出力される。カウンタ６は、内部コラム・アドレス
・ストローブ信号ＣＡＳに応答して内部アドレス信号Ａ
ｄｄを取込み、その初期カウント値を取込んだ内部アド
レス信号Ａｄｄに設定する。このカウンタ６の初期設定
機能は、転送指示信号＊ＤＴにより活性化される。次に
動作について説明する。

【００２０】表示されるべき画像データはＣＰＵ等によ
り作成され、デュアル・ポートＲＡＭのＲＡＭポートへ
伝達される。ＲＡＭポート部分においては、制御信号Ｒ
ＡＳおよびＣＡＳの制御の下にアドレス信号Ａｄｄが行
デコーダ２および列デコーダ／ＩＯ制御回路３によりデ
コードされ、対応のメモリセルがメモリセルアレイ１か
ら選択される。

【００２１】次いで、ＣＰＵ等により作成されて伝達さ
れた表示されるべき画像データはデータバスＤＱおよび
列デコーダ／ＩＯ制御回路３を介して選択されたメモリ
セルへ伝達される。ここで、データ書込み時において
は、リード／ライト信号Ｒ／＊Ｗは、データ書込みを示
す“Ｌ”レベルにある。

【００２２】また、アドレス信号は行アドレス信号と列
アドレス信号とがそれぞれ時分割的に与えられており、
行アドレスおよび列アドレス信号の判別は、ロー・アド
レス・ストローブ信号ＲＡＳおよびコラム・アドレス・
ストローブ信号ＣＡＳにより行なわれる。このＲＡＭポ
ートにおけるメモリアレイ１へのたとえばＣＰＵ等から
のデータの書込みは、通常のＤＲＡＭのそれと同様であ
る。

【００２３】メモリセルアレイ１に格納された画像デー
タは、ラスタ・スキャン方式の表示装置であるＣＲＴ等
に高速に伝達するためにＳＡＭポートを介して読出され
る。このＳＡＭポートにおけるデータの読出し動作につ
いてその動作波形図である図１０を参照して説明する。

【００２４】ＳＡＭポート部からのデータの読出しは、
アドレス信号Ａｄｄ、信号＊ＲＡＳ、＊ＣＡＳおよび＊
ＤＴの制御の下に、１行分のデータをメモリセルアレイ
１からＳＡＭレジスタ４へ転送することにより行なわれ
る。このメモリセルアレイ１からＳＡＭレジスタ４への
データの転送は、外部ロー・アドレス・ストローブ信号
＊ＲＡＳをアクティブ（“Ｌ”レベル）にするときに、
転送指示信号＊ＤＴを“Ｌ”、信号Ｒ／＊Ｗを“Ｈ”に
設定することにより指示される。このとき、ＳＡＭポー
トのイネーブル／ディスエーブルを指定する制御信号＊
ＳＥは任意の状態である。

【００２５】この状態においては、外部ロー・アドレス
・ストローブ信号ＲＡＳの立下がりによりアドレス信号
Ａｄｄが行アドレス信号として行デコーダ２でデコード
され、メモリセルアレイ１における行の選択が行なわれ
る。このメモリセルアレイ１における選択された行に接
続されるメモリセルのデータがビット線（列）上に伝達
された後、このデータは、転送指示信号＊ＤＴの立上が
りに応答してＳＡＭレジスタ４へ同時に転送される。

【００２６】一方、外部コラム・アドレス・ストローブ
信号＊ＣＡＳの立下がりに応答して、アドレス信号Ａｄ
ｄがカウンタ６へロードされる。このカウンタ６にロー
ドされた列アドレス信号は、ＳＡＭレジスタ４において
最初に選択されるレジスタ素子を指定する。すなわち、
カウンタ６は、転送指示信号＊ＤＴの“Ｌ”状態により
ロード可能状態とされ、信号ＣＡＳに応答して、与えら
れた列アドレス信号をロードする。

【００２７】カウンタ６は、制御クロック信号ＳＣをカ
ウントし、このカウント値をレジスタ素子指定信号とし
てＳＡＭデコーダ５へ与える。ＳＡＭデコーダ５はこの
与えられたカウント値をデコードしＳＡＭレジスタ４の
レジスタ素子を選択し、この選択したレジスタ素子を内
部シリアルデータバスＳＯへ接続する。

【００２８】内部データバスＳＯ上のデータＳＯはＳＡ
Ｍ入出力バッファを介して出力される。すなわち、ＳＡ
Ｍレジスタ４からはクロック信号ＳＣに応答して順次レ
ジスタ素子が選択され、この選択されたレジスタ素子の
データが内部データバスＳＯへ伝達される。

【００２９】このＳＡＭポートから読出されたシリアル
データＳＯは、クロック信号ＳＣに応答して読出される
ため、通常のＤＲＡＭのように信号＊ＲＡＳおよび＊Ｃ
ＡＳによりメモリセルを指定する必要がなく、高速でデ
ータの読出しを行なうことができる。このＳＡＭポート
から読出されたシリアルデータＳＯは表示装置へ伝達さ
れる。

【００３０】

【発明が解決しようとする課題】上述のように、従来の
デュアル・ポートＲＡＭにおいては、通常の汎用メモリ
と同様にして、アドレス・ストローブ信号＊ＲＡＳおよ
び＊ＣＡＳに同期して与えられるアドレス信号によりメ
モリセルが選択され、この選択されたメモリセルに画像
データが書込まれる。

【００３１】表示装置へ画像データを出力するために
は、転送指示信号＊ＤＴを“Ｌ”にして転送モードを選
択する。次いで、アドレス・ストローブ信号＊ＲＡＳに
同期して、メモリセルアレイ１における転送行を選択す
るためのアドレス信号が入力される。また、コラム・ア
ドレス・ストローブ信号＊ＣＡＳに同期して入力される
アドレス信号（列アドレス）Ａｄｄは、ＳＡＭポートの
アドレスを指定するためのカウンタ６へ与えられ、ＳＡ
Ｍデータの読出しを開始するスタート・アドレスとな
る。

【００３２】以後、カウンタ６にクロック信号ＳＣが入
力されるごとに、カウンタ６のカウント値がインクリメ
ントされて連続的にこのクロック信号に同期してＳＡＭ
ポートからデータが出力される。

【００３３】図１１は、メモリセルアレイのメモリセル
位置と表示装置の表示画面上の表示位置との対応関係を
示す図である。図１１に示すように、メモリセルアレイ
１のメモリセル位置と表示画面ＣＲＴ上の表示位置とは
１対１に対応している。すなわち、メモリセルアレイ１
の１行は表示画面ＣＲＴ上の１水平走査線に対応してい
る。こで、図１１においては、メモリセルアレイ１は１
行が２５６ビットのメモリセルを備え、表示画面ＣＲＴ
の１水平走査線は２５６ドットで構成される場合が一例
として示される。また、図１１においては各メモリセル
の位置は１６進数で示されている。

【００３４】ＳＡＭレジスタ４は、メモリセルアレイ１
の列の数と同一数のレジスタ素子を備えており、各レジ
スタ素子はメモリセルアレイ１の各ビット線対に対応し
て設けられる。データ転送時においては、メモリセルア
レイ１の１行のデータがそのままＳＡＭレジスタ４へ転
送される。したがって、メモリセルアレイ１の列方向の
アドレス（列アドレス）とＳＡＭの読出しアドレス（Ｓ
ＡＭレジスタの選択アドレス）とは１対１に対応してい
る。

【００３５】このようなメモリマッピングに従えば、ラ
スタスキャン方式の表示装置のスキャン順序に従って、
画像データを高速で処理することができる。すなわち、
この図１１に示すようなメモリマッピングに従って画像
データを処理する場合、ＣＰＵ等はＲＡＭポートへ高速
アクセスモード（ページモード、スタティック・コラム
モード等）を用いて高速でアクセスしてデータを処理す
ることができる。

【００３６】しかしながら、この高速アクセスモードを
用いれば、列方向のアクセスは高速で行なうことができ
るものの、行方向のアクセス時には行アドレスを変更す
るために信号ＲＡＳをトグルする必要がある。この信号
ＲＡＳのトグルによる行アドレスの変更は、通常のＤＲ
ＡＭと同様に、信号ＲＡＳおよびＣＡＳの制御を必要と
し、行アドレスおよび列アドレスを取込む必要があるた
め、列方向のアクセスに比べて行方向のアクセス速度が
低下する。

【００３７】また、その画像処理の応用用途において
は、表示画面ＣＲＴの複数行にわたるような（表示画面
垂直方向）画像データを処理することもある。このよう
な画像データの処理を行なう場合、図１１のメモリマッ
ピングにおいては表示画面ＣＲＴの各行ごとにメモリセ
ルアレイ１の各行へアクセスする必要があり、頻繁に行
方向のアクセスを行なうことが必要とされ、したがっ
て、この場合、上述のようなＲＡＭポートに一般に備え
られている高速アクセスモードを有効に利用することが
できないという問題が生じる。ここで、図１２において
は、メモリセルアレイ１の１行が表示画面ＣＲＴの４行
に対応するメモリマッピングが一例として示される。

【００３８】また、このようなメモリ・マッピングに従
ってＲＡＭポートを介してメモリセルアレイ１のデータ
の処理を実行したとしても、ＳＡＭポートは表示画面Ｃ
ＲＴの１行に対応したデータを順次出力する構成となる
ため、このＳＡＭポートからデータをシリアルに読出し
てそのまま表示画面ＣＲＴ上に表示することはできな
い。この場合、表示装置においてデータの並び換えを実
行するなどの処理が必要とされ、簡易な回路構成の画像
処理システムを得ることができない。

【００３９】また、たとえ外部装置を用いてＳＡＭポー
トから読出されたデータを並べ換えることが可能であっ
たとしても、ＣＰＵ等がＲＡＭポートへアクセスする場
合には、表示画面上の１行ごとに行アドレスを設定する
必要があり、このため、行方向のアクセスが表示画面Ｃ
ＲＴ上の１行ごとに必要とされ、高速のデータ処理を実
行することができない。

【００４０】この発明の目的は、上述の従来のマルチ・
ポートＲＡＭの欠点を除去し、高速で２次元画像データ
を処理することのできるマルチ・ポートＲＡＭを提供す
ることである。

【００４１】この発明の他の目的は、メモリセルアレイ
の１行のメモリセルを表示画面上の複数行にわたってマ
ッピングさせることのできるマルチ・ポートＲＡＭを提
供することである。

【００４２】

【課題を解決するための手段】この発明に係るマルチ・
ポートＲＡＭは、２次元アレイ状に配置された複数のメ
モリセルからなるメモリセルアレイと、このメモリセル
アレイの１行のメモリセルと同時にデータの転送が可能
な数のレジスタ素子を備えるデータレジスタと、クロッ
ク信号をカウントするカウンタと、このカウンタのカウ
ント値をレジスタ素子指定信号としてデコードし、対応
のレジスタ素子をデータレジスタから選択して内部デー
タバスへ接続する選択回路手段とを備える。

【００４３】このカウンタは、予め定められた値だけカ
ウント値をスキップさせてカウントする機能を備える。
このカウンタは、クロック信号をカウントするカウント
回路と、このカウント回路からのカウントアップ指示信
号をカウントするオフセットカウンタとを含む。これら
のカウント回路およびオフセットカウンタの出力カウン
トの組がカウンタ手段のカウント値として出力される。
好ましくは、カウント回路が、ロード指示信号の活性化
時、外部から与えられるアドレス信号の一部を初期アド
レスとして格納し、またオフセットカウンタは、ロード
指示信号の活性化時ＲＡＭポートのデータ入出力ノード
に与えられたデータを初期値として格納する機能を備え
る。また、好ましくは、このカウント手段のカウント動
作は、データレジスタの内容がすべて読出されるまで繰
返し行なわれる。

【００４４】

【作用】カウンタ手段からのカウント値は予め定められ
た値だけスキップされてクロック信号に応答して出力さ
れる。選択回路手段はこのカウンタからのスキップされ
たカウント値をアドレス信号として用いて、データレジ
スタから対応のレジスタ素子を選択する。これにより、
メモリセルアレイの１行のデータを表示画面上の複数行
に対応させることが可能となる。

【００４５】

【発明の実施例】図１はこの発明の一実施例であるデュ
アル・ポートＲＡＭの全体の構成を概略的に示す図であ
る。図１において図９に示す従来のデュアル・ポートＲ
ＡＭの部分と対応する部分には同一の参照番号が付され
る。図１に示すデュアル・ポートＲＡＭは、クロック信
号ＳＣをカウントするカウンタ６に変えて、オフセット
機能を持つとともに予め定められたカウント値だけスキ
ップしてカウント動作を行なうカウンタ６′を備える。
カウンタ６′は、転送指示信号＊ＤＴに応答して活性化
され、信号ＣＡＳに同期して与えられた内部アドレス信
号Ａｄｄをロードするとともに、クロック信号をカウン
タするカウンタ回路６０と、転送指示信号＊ＤＴに応答
して活性化され、信号ＣＡＳに同期して、ＲＡＭポート
のデータ入出力部（ＲＡＭ入出力回路）へ与えられたデ
ータＤＱをロードするオフセットレジスタ７０とを備え
る。カウンタ回路６０からのキャリー信号Ｃはオフセッ
トレジスタ７０へ与えられる。オフセットレジスタ７０
は、このカウンタ回路６０からキャリー信号Ｃが与えら
れたとき、そのレジスタ内容を“１”だけインクリメン
トする。

【００４６】カウンタ回路６０およびオフセットレジス
タ７０の出力がＳＡＭレジスタ４のレジスタ素子指定信
号としてＳＡＭデコーダ５へ与えられる。カウンタ回路
６０は、読出しアドレス（レジスタ素子指定信号）の上
位ビットを与え、一方、オフセットレジスタ７０はこの
読出しアドレスの下位ビットを与える。したがって、カ
ウンタ回路６０はアドレスバッファに与えられる内部ア
ドレス信号Ａｄｄのうち、オフセットレジスタ７０が表
現するアドレス信号ビットを除くアドレス信号ビットを
そのスタート・アドレスとして取込む。

【００４７】アドレスバッファ４０は、外部から与えら
れるアドレス信号Ａ０〜Ａｎを受け、外部ロー・アドレ
ス・ストローブ信号＊ＲＡＳおよび外部コラム・アドレ
ス・ストローブ信号＊ＣＡＳに応答して、与えられたア
ドレス信号を取込み内部行アドレス信号および内部列ア
ドレス信号を導出する。

【００４８】制御部５０は、外部から与えられる各種制
御信号＊ＲＡＳ、＊ＣＡＳ、Ｒ／＊Ｗ、ＳＣ、＊ＳＥお
よび＊ＤＴを受け、内部制御信号ＲＡＳ、ＣＡＳ、Ｒ／
＊Ｗ、ＳＣおよび＊ＤＴを発生する。次に、その動作に
ついてその動作波形図である図２を参照して説明する。

【００４９】まず従来と同様にして、信号＊ＲＡＳの立
下がり時点において転送指示信号＊ＤＴを“Ｌ”、リー
ド／ライト信号Ｒ／＊Ｗを“Ｈ”に設定する。これによ
り、このデュアル・ポートＲＡＭが転送モードに設定さ
れる。アドレスバッファ４０は、この信号＊ＲＡＳの立
下がりに応答して外部アドレスＡ０〜Ａｎを取込み内部
アドレス信号Ａｄｄを発生する。行デコーダ２は、この
内部信号ＲＡＳの立上がりに応答して与えられたアドレ
ス信号を行アドレス信号として取込んでデコードし、メ
モリセルアレイ１において対応する１行を選択する。

【００５０】次いで、信号＊ＣＡＳが立下がると、その
ときに与えられていた外部アドレス信号Ａ０〜Ａｎがア
ドレスバッファ４０により取込まれ、内部列アドレス信
号Ａｄｄとしてカウンタ６′および列デコーダ／ＩＯ制
御回路３へ与えられる。

【００５１】カウンタ６′のオフセットレジスタ７０
は、信号ＣＡＳの立上がりに応答して、ＲＡＭ入出力回
路へ与えられていたデータＤＱを取込みオフセット値と
して記憶する。また、カウンタ回路６０は、与えられた
内部アドレス信号Ａｄｄのうち所定のビットのアドレス
信号を信号ＣＡＳに応答して取込み、スタート・アドレ
スとして記憶する。

【００５２】次いで、クロック信号ＳＣがトグルされる
と、カウンタ回路６０はそのカウント値をインクリメン
トする。ＳＡＭデコーダ５は、このカウンタ回路６０お
よびオフセットレジスタ７０からなるカウンタ６′から
の信号を読出しアドレスとしてデコードし、ＳＡＭレジ
スタ４から対応のレジスタ素子を選択して内部データバ
スＳＯへ接続し、シリアルデータＳＯを出力する。

【００５３】今、オフセットレジスタ７０が２ビットの
レジスタであり、カウンタ回路６０を６ビットカウン
タ、また、メモリセルアレイ１の１行は２５６ビット
（０〜２５５（１０進）：００〜ＦＦ（１６進））とす
る。この場合、カウンタ回路６０からの６ビットのカウ
ント値がＳＡＭポート読出しアドレスの上位アドレス信
号ビットとして用いられ、オフセットレジスタ７０の２
ビットのデータがＳＡＭポートの下位読出しアドレス信
号ビットとして用いられる。今、内部信号ＣＡＳの立上
がりに応答してオフセットレジスタ７０に取込まれたデ
ータＤＱが“００”であったとする。

【００５４】行デコーダ２が、メモリセルアレイ１の第
０行を選択したとすると、転送指示信号＊ＤＴの“Ｌ”
から“Ｈ”への立上りに応答してメモリセルアレイ１の
第０行の２５６ビットのデータがＳＡＭレジスタへ一括
して転送される。また、列アドレス信号（内部アドレス
信号Ａｄｄ）も第０列を指定しているものとする。この
場合、オフセットレジスタ７０に設定されているオフセ
ット値は“００”であり、カウンタ回路６０の初期設定
値はアドレス“００…００”であるため、クロック信号
ＳＣに応答してＳＡＭデコーダ５により選択されるＳＡ
Ｍレジスタ４の番地は、“００Ｈ”となる。

【００５５】次に、クロック信号ＳＣが与えられるとカ
ウンタ回路６０のカウント値が１インクリメントされ
る。このとき、オフセットレジスタ７０の内容は“０
０”のままであるため、ＳＡＭデコーダ５により指定さ
れるＳＡＭポートの番地は０４Ｈとなる。以下、クロッ
ク信号ＳＣがトグルされるごとに、ＳＡＭレジスタ４か
らは番地０８Ｈ、０ＣＨ、１０Ｈ、１４Ｈ、１８Ｈ、１
ＣＨと、４ビットのオフセット値を持つ番地が順次選択
され、対応のレジスタ素子のデータが順次ＳＡＭ出力回
路（図示せず）を介して出力される。

【００５６】カウンタ回路６０のカウント値がＦＣＨに
達すると、表示装置上の１行分の画像データの表示が完
了する。

【００５７】カウンタ回路６０のカウント値がＦＣＨか
ら００Ｈに戻るとき、カウンタ回路６０からはキャリー
信号Ｃが出力され、オフセットレジスタ７０へ与えられ
る。オフセットレジスタ７０は、このカウンタ回路６０
からのキャリー信号Ｃに応答してその内容が１インクリ
メントされる。このとき、オフセットレジスタ７０の記
憶内容は０１Ｈとなる。続いてクロック信号ＳＣが与え
られるごとに、カウンタ回路６０はそのカウント値が１
インクリメントされるため、カウンタ６′が指定するＳ
ＡＭポート読出しアドレスは、０１Ｈ、０５Ｈ、０９
Ｈ、…となる。

【００５８】以下、上述の動作を繰り返すことにより表
示装置の表示画面の１行の表示完了ごとにオフセットレ
ジスタ７０の内容が１インクリメントされる。オフセッ
トレジスタ７０の記憶内容が００Ｈに達すると、ＳＡＭ
レジスタ４に記憶されたメモリセルアレイ１の１行分の
データがすべて出力される。この結果、ＳＡＭレジスタ
４からは表示画面の４行分の画像データが出力されたこ
とになる。

【００５９】このオフセットレジスタ７０がカウンタ機
能を持つことにより、メモリセルアレイ１の１行分のメ
モリセルデータから、表示画面に対し２次元のデータ
（上述の実施例では４行分のデータ）を連続的に出力す
ることができる。

【００６０】このとき、オフセットレジスタ７０の機能
により、ＲＡＭポートの列アドレスに対してＳＡＭポー
トの読出しアドレスを独立させることが可能となってい
るので、図１２に示すメモリマッピングを外部装置を設
けることなく容易に実現することができる。

【００６１】上述の構成のように、オフセットレジスタ
７０にカウント機能を持たせることにより、表示画面上
において２次元表示されるべきデータがＲＡＭポート上
においては１行分のデータとして表わされるため、高速
アクセスモードを用いてＲＡＭポートへアクセスして画
像処理を行なうことができ、表示画像データのＲＡＭポ
ートへの高速書込みが可能となり、画像データの処理を
効率的に実行することができる。

【００６２】なお、ここでＲＡＭポートへ与えられたデ
ータＤＱをオフセットレジスタ７０へロードする場合、
このデータ数は２ビットとして説明しているが、これは
通常、デュアル・ポートＲＡＭは複数ビット単位でのア
クセスが可能であり、ＲＡＭデータ入出力ピンは複数個
設けられているからである。この複数ビット単位でのア
クセスの場合、通常、メモリセルアレイは、各データビ
ットに対応してブロックに分割されており、各ブロック
に対応してＳＡＭレジスタ４が設けられている。この場
合においても、通常各ブロックからは同一行が選択さ
れ、各ブロックから選択された１行のデータが表示装置
の表示画面上の１行に対応している。

【００６３】したがって、この複数ビット単位でのアク
セス構成の場合、図１に示すメモリセルアレイ１をメモ
リセルアレイブロックとして考え、このメモリセルアレ
イブロックが４個設けられていると考えればよい。ま
た、この複数ビット単位でのアクセスの場合、ＳＡＭレ
ジスタも各ブロックに対応して複数個設けられるが、通
常、この複数個のＳＡＭレジスタからのデータが並列に
読出される。

【００６４】次にカウンタ回路６０およびオフセットレ
ジスタ７０の具体的構成について説明する。

【００６５】図３は図１に示すカウンタの具体的構成の
一例を示す図である。図３において、オフセットレジス
タ７０は、フリップ・フロップ７１，７２と、ＡＮＤゲ
ート７３とを含む。フリップ・フロップ７１は、オフセ
ットデータＤＱ０を受けるＤ入力端子と、カウンタ回路
６０からのキャリー信号Ｃを受けるクロック入力端子Ｃ
Ｋと、ロード指示信号ＤＴ１を受けるＬ入力端子と、Ｑ
出力端子とを備える。このフリップ・フロップ７１のＱ
出力端子から最下位読出アドレス信号ビットＡ０が出力
される。

【００６６】ＡＮＤゲート７３は、カウンタ回路６０か
らのキャリー信号Ｃとフリップ・フロップ７１のＱ出力
端子からの出力信号Ａ０とを受ける。

【００６７】フリップ・フロップ７２は、オフセットデ
ータＤＱ１を受けるＤ入力端子と、ＡＮＤゲート７３の
出力を受けるＣＫ入力端子と、ロード指示信号ＤＴ１を
受けるＬ入力端子と、Ｑ出力端子とを備える。フリップ
・フロップ７２のＱ出力端子から読出しアドレス信号ビ
ットＡ１が出力される。

【００６８】ロード指示信号ＤＴ１は、転送指示信号＊
ＤＴをその偽入力に受け、内部信号ＣＡＳをその真入力
に受けるＡＮＤゲート７４により発生される。このフリ
ップ・フロップ７１，７２はそのクロック信号入力端子
ＣＫへ与えられる信号の立下がりに応答してそのＱ出力
端子の信号状態を反転する。またフリップ・フロップ７
１，７２は、また、そのＬ入力端子へ与えられるデータ
ロード指示信号ＤＴ１の立上がりに応答して、そのＤ入
力端子へ与えられたデータをラッチしてそのＱ出力端子
へ伝達する。

【００６９】カウンタ回路６０は、フリップ・フロップ
６１，６２，…６３と、ＡＮＤゲート６４，６５とを含
む。フリップ・フロップ６１〜６３はそれぞれオフセッ
トレジスタ７０に含まれるフリップ・フロップ７１，７
２と同一構成を有している。フリップ・フロップ６１
は、そのＤ入力端子に内部アドレス信号ビットＡｄｄ２
を受けるとともに、そのクロック信号入力端子ＣＫにク
ロック信号ＳＣを受ける。フリップ・フロップ６１のＱ
出力端子から読出しアドレス信号ビットＡ２が出力され
る。

【００７０】フリップ・フロップ６２はそのＤ入力端子
に内部アドレス信号ビットＡｄｄ３を受け、そのクロッ
ク信号入力端子ＣＫにＡＮＤゲート６４の出力を受け
る。フリップ・フロップ６２のＱ出力端子から読出しア
ドレス信号ビットＡ３が出力される。ＡＮＤゲート６４
は、フリップ・フロップ６１のＱ出力端子からの出力信
号Ａ２とクロック信号ＳＣとを受ける。

【００７１】フリップ・フロップ６３は、そのＤ入力端
子に内部アドレス信号ビットＡｄｄｎを受け、そのクロ
ック入力端子ＣＫにＡＮＤゲート６５の出力を受ける。
フリップ・フロップ６３のＱ出力端子からキャリー信号
Ｃが出力されてオフセットレジスタ７０へ伝達されると
ともに、最上位読出しアドレス信号ビットＡｎが出力さ
れる。

【００７２】ＡＮＤゲート６５は、全段のフリップ・フ
ロップのＱ出力端子からの出力すなわち読出しアドレス
信号ビットＡ２〜Ａｎ−１と、クロック信号ＳＣとを受
ける。

【００７３】すなわち、このカウンタ回路６０における
第２段目以降のフリップ・フロップに対してはＡＮＤゲ
ートが設けられており、このＡＮＤゲートの出力が対応
のフリップ・フロップクロック信号入力端子ＣＫへ伝達
される。各ＡＮＤゲートは、その前段の全てのフリップ
・フロップのＱ出力端子からの出力信号とクロック信号
ＳＣとを受ける。

【００７４】ロード指示信号ＤＴ２は、その偽入力にデ
ータ転送指示信号＊ＤＴを受け、真入力に内部信号ＣＡ
Ｓを受けるＡＮＤゲート６６により発生される。このロ
ード指示信号ＤＴ２は、フリップ・フロップ６１〜６３
のロード入力端子Ｌへ共通に伝達される。次に、この図
３に示すカウンタの動作を、その動作波形図である図４
および図５を参照して説明する。

【００７５】まず、図４を参照して、オフセット・レジ
スタ７０の動作について説明する。データ転送指示信号
＊ＤＴが“Ｌ”へ立下がると、ＡＮＤゲート７４はその
真入力へ与えられた内部信号ＣＡＳを通過させる。した
がって、内部信号ＣＡＳが“Ｈ”へ立上がると、フリッ
プ・フロップ７１，７２はそのＤ入力端子へ与えられた
データＤＱ０、ＤＱ１をそれぞれラッチしかつそのＱ出
力から出力する。このとき、ＲＡＭデータ入出力ピンへ
は外部信号＊ＣＡＳと同期してオフセットデータが与え
られており、したがって、図２に示すように、制御信号
＊ＣＡＳの立下がりに同期してこのオフセットレジスタ
７０にはそのオフセット値が設定される。

【００７６】この状態においては、読出しアドレス信号
ビットＡ０，Ａ１はＲＡＭポートから与えられたオフセ
ットデータＤＱ０，ＤＱ１にそれぞれ等しい。次に、ク
ロック信号ＳＣが発生され、カウンタ回路６０のカウン
ト動作が実行され、カウンタ回路６０のカウント値が最
大値から初期値へ戻るときにキャリー信号Ｃが発生され
る。このキャリー信号Ｃはフリップ・フロップ７１のク
ロック入力端子ＣＫへ与えられる。フリップ・フロップ
７１は、そのクロック入力端子ＣＫへ与えられた信号の
立下がりに応答してそのＱ出力端子からの出力信号Ａ０
の状態を反転させる。したがって、カウンタ回路６０が
その最大カウント値までカウントし、初期値に復帰した
ときオフセットレジスタ７０の出力Ａ１，Ａ０はそれぞ
れ０，１となる。ＡＮＤゲート７３は、その両入力に
“Ｈ”の信号が与えられたときのみ“Ｈ”の信号を出力
するため、ＡＮＤゲート７３の出力は“Ｌ”のままであ
る。したがって、フリップ・フロップ７２のＱ出力端子
からの信号Ａ１は初期状態の０を保持する。

【００７７】再びカウンタ回路６０がカウント動作を実
行し、その最大カウント値から初期値に復帰するときに
キャリー信号Ｃを出力する。このキャリー信号Ｃは最上
位読出しアドレス信号ビットＡｎと同一信号であり、最
大カウント値から初期値に復帰するときに“Ｈ”から
“Ｌ”へ立下がる。この状態をキャリー信号Ｃが発生さ
れた状態としている。キャリー信号Ｃが発生される直前
は、キャリー信号Ｃおよび信号Ａ０がともに“Ｈ”のた
め、ＡＮＤゲート７３は“Ｈ”の信号を出力する。この
キャリー信号Ｃが発生され、ＡＮＤゲート７３の出力が
“Ｈ”から“Ｌ”へ立下がると、フリップ・フロップは
そのＱ出力端子からの信号Ａ１の状態を反転させる。す
なわち、信号Ａ１が“Ｌ”から“Ｈ”となる。

【００７８】フリップ・フロップ７１はこのキャリー信
号Ｃの立下がりに応答してそのＱ出力端子からの信号Ａ
０の状態を反転させ“Ｌ”とする。この状態においては
オフセットレジスタ７０の記憶内容Ａ１，Ａ０は１，０
となる。以下、この動作を繰り返すことにより、オフセ
ットレジスタ７０からの出力信号Ａ１，Ａ０の組（Ａ
１，Ａ０）は（０，０）、（０，１）、（１，０）、
（１，１）、（０，０）を繰り返す。但し、ここで論理
値“０”は電位レベル“Ｌ”、論理値“１”は電位レベ
ル“Ｈ”に対応する。

【００７９】次にカウンタ回路６０の動作について図５
を参照して説明する。このカウンタ回路６０において
も、内部信号ＣＡＳが立上がることによりＡＮＤゲート
６０からのロード指示信号ＤＴ２が“Ｈ”に立上がりフ
リップ・フロップ６１〜６３はそのＤ入力端子へ与えら
れたアドレス信号ビットＡｄｄ２〜Ａｄｄｎを初期設定
値として取込み、そのＱ出力端子からＳＡＭ読出しアド
レスの初期値として出力する。

【００８０】続いて、クロック信号ＳＣが“Ｈ”へ立上
がるごとに、ＳＡＭデコーダ５により読出しアドレスＡ
０〜Ａｎがデコードされ、ＳＡＭレジスタ４の内容が順
次読出される。クロック信号ＳＣが立下がるごとに、ま
ず、フリップ・フロップ６１のＱ出力端子からの信号Ａ
２の状態が反転する。１回目のクロック信号ＳＣの立下
がりに応答して信号Ａ２が“Ｈ”となっても、そのとき
クロック信号ＳＣはすでに“Ｌ”に立下がっているた
め、ＡＮＤゲート６４の出力は“Ｌ”レベルにある。し
たがって、このフリップ・フロップ６２より上位の全て
のフリップ・フロップＱ出力端子の信号Ａ３〜Ａｎは前
の状態を保持する。

【００８１】クロック信号ＳＣが２回目に立下がると、
フリップ・フロップ６１からの信号Ａ２が“Ｌ”に立下
がる。クロック信号ＳＣの２回目の立上がり期間におい
ては、ＡＮＤゲート６４の出力は“Ｈ”であり、信号Ａ
２の立下がりに応答してこのＡＮＤゲート６４の出力が
立下がる。これにより、フリップ・フロップ６２のＱ出
力端子からの信号Ａ３の状態が反転し“Ｈ”となる。フ
リップ・フロップ６２から上位のフリップ・フロップに
対してはそれぞれＡＮＤゲートが設けられており、この
ＡＮＤゲートの出力がクロック入力端子ＣＫへ与えられ
る。ＡＮＤゲート６４は前段のすべてのフリップ・フロ
ップからのＱ出力端子の信号を受けている。クロック信
号ＳＣが２^n-2回立下がると、読出しアドレス信号ビッ
トＡｎが“Ｈ”に立上がり、クロック信号ＳＣが２^n-1
回立下がると、最上位読出しアドレス信号Ａｎが“Ｈ”
から“Ｌ”へ立下がり、このカウンタ回路６０は初期状
態に復帰する。このときにキャリー信号Ｃが発生され
る。

【００８２】上述の構成により読出しアドレスの最下位
２ビットからなるオフセットがカウンタ回路６０の最高
カウント値に達するごとに１インクリメントされるた
め、各カウントサイクルごとに初期値がオフセットされ
かつそのカウント動作が４ビットずつスキップするオフ
セット／スキップ機能を備えたカウンタを得ることがで
きる。

【００８３】すなわち、図３に示すように、内部アドレ
ス信号ビットＡｄｄ２〜Ａｄｄｎを初期設定値として用
い、かつＲＡＭ入出力データバスへ与えられたデータＤ
Ｑ０，ＤＱ１をオフセット指定データとして用い、この
オフセットレジスタ７０の出力を下位２ビットの読出し
アドレス信号、カウンタ回路６０からの出力信号を上位
読出しアドレス信号Ａ２〜Ａｎとして用いてＳＡＭデコ
ーダ５へ与える構成により、４ビットずつ飛び越したカ
ウント値をクロック信号ごとに出力するとともに、カウ
ントサイクルごとに、その初期値が１ビットずつインク
リメントされるオフセット機能を備えるカウンタを得る
ことができる。

【００８４】なお、このオフセット機能を備えたカウン
タ回路の構成は図３に示す構成に限定されず、プリセッ
ト可能な２進カウンタを用い、それぞれオフセットレジ
スタおよびカウンタ回路６０に独立して用い、かつカウ
ンタ回路６０からのキャリーまたはボロー信号に応答し
てこのオフセットレジスタがカウントを行なう構成であ
ればいずれの回路構成であっても上記実施例と同様の効
果を得ることができる。

【００８５】また、この図３に示すカウンタ回路は、ク
ロック信号ＳＣに応答してカウント値をインクリメント
し、かつオフセットレジスタ７０はカウンタ回路６０か
らのキャリー信号Ｃをクロック信号としてカウント動作
を実行している。しかしながら、これに変えて、カウン
タ回路６０はクロック信号ＳＣに応答してその内容をデ
クリメントし、最小カウント値に達したときにボロー信
号を導出してオフセット・レジスタ７０へ与え、オフセ
ット・レジスタ７０もカウントダウンするようなカウン
タの構成であっても上記実施例と同様の効果を得ること
ができる。

【００８６】なお、上述の構成によれば、メモリセルア
レイ１の１行分のメモリセルが表示画面上で４行にわた
って分布させられている。したがって、１つのメモリア
レイの１行のデータは、表示画面上の１／４水平走査線
にしか対応しないことになる。この場合、図６に示すよ
うに同一構成のデュアル・ポートＲＡＭを４個用い、そ
れぞれを表示画面上の１／４の領域に対応させる構成と
する。すなわち、図６に示すように、同一構成のデュア
ル・ポートメモリＭ１，Ｍ２，Ｍ３およびＭ４を並列に
設け、この４つのメモリＭ１〜Ｍ４に対してＣＰＵ１０
０が順次または並列にアクセスし、かつこのメモリＭ１
〜Ｍ４からの出力データを順次読出してＣＲＴ１０６へ
伝達する構成が取られる。デュアル・ポートＲＡＭの個
数は増加するものの、それぞれのデュアル・ポートＲＡ
Ｍの記憶容量は従来の１／４ですむため、その全体の記
憶容量は従来のものと同程度である。

【００８７】この図６に示すメモリ構成の場合、ＣＰＵ
１００は、図１２に示すようなメモリマッピングに従っ
てデータおよびアドレスを出力する。そのため、メモリ
Ｍ１〜Ｍ４が順次アクセスされるか、同時にアクセスさ
れるかは、このメモリシステムの構成により異なる。Ｃ
ＰＵデータバス幅がメモリＭ１〜Ｍ４のそれぞれのＲＡ
Ｍデータの入出力ビットの４倍あれば並列に同時にアク
セスするこどかできる。このいずれの場合においても、
デュアル・ポートＲＡＭＭ１〜Ｍ４の各々において同一
行に対して４行分のデータが書込まれるため、ＲＡＭポ
ートが備える高速アクセスモードを用いて高速にデータ
を書込むことができる。

【００８８】デュアル・ポートＲＡＭＭ１〜Ｍ４からＣ
ＲＴ１０６へのデータの転送は、各デュアル・ポートＲ
ＡＭから順次読出す構成としてもよく、またこのデュア
ル・ポートＲＡＭＭ１〜Ｍ４から同時にデータを読出し
てたとえばシフトレジスタに格納した後所定の順序に従
って順次読出す構成としてもよい。

【００８９】この図６に示すメモリシステムのメモリＭ
１〜Ｍ４とディスプレイ表示画面との対応関係を図７に
示す。このように、デュアル・ポートＲＡＭ（メモリ）
Ｍ１〜Ｍ４の各々がディスプレイ表示画面ＣＲＴの４分
割された領域＃１〜＃２の各々に対応する。なお、図６
においては、４つのデュアル・ポートＲＡＭが並列に設
けられている構成を示したが、これに変えて、４つのメ
モリセルアレイおよびＳＡＭレジスタを１つの半導体チ
ップ上に集積化し、１つのメモリ領域ごとに１つのＳＡ
Ｍレジスタを設けそれぞれ独立に動作させて４分割領域
各々のデータを処理し、この４分割データを順次並列ま
たはシリアルに読出してもよい。また、このとき、ＳＡ
Ｍレジスタをこのメモリ領域ごとに順次活性化してシリ
アルにデータを読出す構成とすれば高速でデータの読出
しが行なえる。

【００９０】このようなワンチップ構成の場合であって
も、ＣＰＵ１００は各メモリ領域の各行へアクセスする
ことにより４行分のデータを書込むことを行なうことが
できるため、高速で画像データの処理を行なうことがで
きる。

【００９１】なお、上記実施例においては、オフセット
レジスタが２ビット、カウンタ回路が６ビットの場合を
一例として具体的に説明したが、これらのビット数は任
意に設定することができる。本発明の構成に従えば、オ
フセットレジスタによりスキップされる読出しアドレス
のビット値はオフセットレジスタのビット数をｎとすれ
ば、２ⁿビットとなる。

【００９２】また、図２に示す動作波形図においては、
内部信号ＣＡＳの立上がりに応答してＲＡＭポートへ与
えられたデータＤＱをオフセットレジスタへロードして
いる。しかしながら、内部信号ＣＡＳの立上がりに同期
して与えられるアドレス信号Ａｄｄ０，Ａｄｄ１をオフ
セットデータとして用いてもよく、また内部信号ＲＡＳ
が立上がるときにＲＡＭポートのデータ入出力端子へ与
えられるデータＤＱを取込む構成としてもよい。この場
合、図３に示す回路構成においてＡＮＤゲート７４の真
入力へ内部信号ＣＡＳの代わりに内部信号ＲＡＳが与え
られる。

【００９３】また、オフセットレジスタへ与えられるオ
フセットデータとしては、ＲＡＭデータ入出力端子から
のデータを用いており、これにより余分のピンを設ける
ことを防止している。しかしながら、このデュアル・ポ
ートＲＡＭにおいてパッケージ実装時において未使用の
ピン端子がある場合には、そのピン端子をオフセットデ
ータ入力用ピンとして用いてもよい。

【００９４】また、上記実施例においては、デュアル・
ポートＲＡＭを一例として説明したが、これは一般にＲ
ＡＭデータ入出力ポートおよびＳＡＭデータ入出力ポー
トが複数個設けられているマルチ・ポートＲＡＭであっ
ても上記実施例と同様の効果を得ることができる。

【００９５】

【発明の効果】以上のように、この発明によれば、マル
チ・ポートＲＡＭのＳＡＭポートの読出アドレスを一定
のアドレスだけスキップさせてデータを読出すようにし
ているため、ＲＡＭポートの列アドレスとＳＡＭポート
の読出アドレスとを独立させることが可能となり、ＲＡ
Ｍポートの１行を表示装置の表示画面上の複数行に対応
させることが可能となり、ＲＡＭポートにおける高速ア
クセスモードを用いて画像データの２次元処理を実行す
ることが可能となる。また、ＲＡＭポートの１行のデー
タを処理することにより表示装置の表示画面の複数行の
データの処理を行なうことが可能となり、２次元画像デ
ータを効率的に高速で処理することが可能となる。ま
た、このＳＡＭポートの読出アドレスのスキップ機能
を、クロック信号をカウントするカウント回路と、この
カウント回路のカウントアップ指示信号をカウントする
オフセットカウンタとを用いて実現しているため、簡易
な回路構成で容易にＳＡＭポートの読出アドレスをスキ
ップする構成を実現することができる。

【図面の簡単な説明】

【図１】この発明の一実施例であるデュアル・ポートＲ
ＡＭの全体の構成の一例を示す図である。

【図２】この発明によるデュアル・ポートＲＡＭの動作
を示す信号波形図である。

【図３】図１に示すカウンタの具体的構成の一例を示す
図である。

【図４】図３に示すオフセットレジスタの動作を示す信
号波形図である。

【図５】図３に示すカウンタ回路の動作を示す信号波形
図である。

【図６】この発明によるデュアル・ポートＲＡＭを用い
たメモリシステムの構成例を示す図である。

【図７】この発明によるデュアル・ポートＲＡＭのメモ
リ領域と表示装置の表示画面との対応関係を示す図であ
る。

【図８】従来の映像信号処理システムにおいて用いられ
るシステムの構成例を示す図である。

【図９】従来のデュアル・ポートＲＡＭの全体の構成を
概略的に示す図である。

【図１０】従来のデュアル・ポートＲＡＭのＳＡＭポー
トのデータ読出し動作を示す信号波形図である。

【図１１】従来のデュアル・ポートＲＡＭにおけるメモ
リセルアレイと表示装置の表示画面との対応関係を示す
図である。

【図１２】従来のデュアル・ポートＲＡＭの問題点を説
明するための図である。

【符号の説明】

１：メモリセルアレイ２：行デコーダ３：列デコーダ／ＩＯ制御回路４：ＳＡＭレジスタ５：ＳＡＭデコーダ６，６′：カウンタ６０：カウンタ回路７０：オフセットレジスタ

Claims

(57)【特許請求の範囲】

【請求項１】ランダムにアクセス可能なＲＡＭポート
と、シリアルにアクセス可能なＳＡＭポートとを有する
マルチ・ポート・ランダム・アクセス・メモリであっ
て、前記ＳＡＭポートはメモリ外部とシリアルにデータ
を入出力するための内部データバスを備えており、行および列からなる２次元アレイ状に配置された複数の
メモリセルを有するメモリセルアレイ、前記メモリセルアレイの１行の一部またはすべてのメモ
リセルと同時にデータの授受が可能な、複数のレジスタ
素子を含むデータレジスタ手段、およびクロック信号を
カウントするカウント回路を備え、前記カウント回路は
前記クロック信号の印加ごとに該カウント値を逐次更新
し、さらに前記カウント回路からのカウントアップ指示
信号をカウントするオフセットカウンタ、および前記カ
ウント回路からのカウント値および前記オフセットカウ
ンタからのカウント値をレジスタ素子指定信号として受
け、前記データレジスタ手段のレジスタ素子を順次選択
して前記内部データバスへ接続する選択手段を備える、
マルチ・ポート・ランダム・アクセス・メモリ。
【請求項２】前記カウント回路は、各々がクロック入力を有し、該クロック入力にクロッキ
ング信号が与えられるとその出力信号の論理状態が反転
する複数のフリップフロップ回路と、前記複数のフリップフロップ回路のうちの初段のフリッ
プフロップ回路を除くフリップフロップ回路に対応して
設けられ、前記クロック信号と前段のフリップフロップ
回路すべての出力信号とに従って対応のフリップフロッ
プ回路のクロック入力へクロッキング信号を出力する複
数のバッファ回路とを備え、前記初段のフリップフロッ
プ回路のクロック入力へ前記クロック信号がクロッキン
グ信号として与えられ、かつ最終段のフリップフロップ
回路の出力信号が前記カウントアップ指示信号として前
記オフセットカウンタへ与えられる、請求項１記載のマ
ルチ・ポート・ランダム・アクセス・メモリ。
【請求項３】前記カウント回路は、内部アドレス信号
により初期値が設定され、前記オフセットカウンタは、
前記ＲＡＭポートからのデータにより初期値が設定され
る、請求項１または２記載のマルチ・ポート・ランダム
・アクセス・メモリ。