JPH05182454A - デュアルポートメモリ装置 - Google Patents
デュアルポートメモリ装置Info
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- JPH05182454A JPH05182454A JP3152876A JP15287691A JPH05182454A JP H05182454 A JPH05182454 A JP H05182454A JP 3152876 A JP3152876 A JP 3152876A JP 15287691 A JP15287691 A JP 15287691A JP H05182454 A JPH05182454 A JP H05182454A
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- power supply
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- memory device
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 ランダムアクセスおよびシリアルアクセスが
可能なデュアルポートメモリ装置であって、ランダムデ
ータ入出力ポートが電源端子に対して一方の方向に形成
された電源配線に沿って配置され、シリアルデータ入出
力ポートが電源端子に対して他方の方向に形成された電
源配線に沿って配置される。 【効果】 シリアルデータが反転する際に、ランダムデ
ータのＬレベルにノイズが含まれるのを抑制することが
できる。
可能なデュアルポートメモリ装置であって、ランダムデ
ータ入出力ポートが電源端子に対して一方の方向に形成
された電源配線に沿って配置され、シリアルデータ入出
力ポートが電源端子に対して他方の方向に形成された電
源配線に沿って配置される。 【効果】 シリアルデータが反転する際に、ランダムデ
ータのＬレベルにノイズが含まれるのを抑制することが
できる。
Description
【０００１】
【産業上の利用分野】この発明は、メモリセルアレイに
ランダムにアクセスするとともに、シリアルにアクセス
することが可能なデュアルポートメモリ装置に関し、特
にデータ入出力ポートの配置の改良に関するものであ
る。
ランダムにアクセスするとともに、シリアルにアクセス
することが可能なデュアルポートメモリ装置に関し、特
にデータ入出力ポートの配置の改良に関するものであ
る。
【０００２】
【従来の技術】近年の画像処理技術の発展に伴なって、
たとえばパーソナルコンピュータのＣＲＴ上のカラー表
示やＣＡＤシステムにおける３次元表示、画像の拡大縮
小および画面のマルチウィンドウ化のための技術開発が
進んでいる。
たとえばパーソナルコンピュータのＣＲＴ上のカラー表
示やＣＡＤシステムにおける３次元表示、画像の拡大縮
小および画面のマルチウィンドウ化のための技術開発が
進んでいる。
【０００３】このような状況下で、ディジタル画像信号
をストアするための種々のデュアルポートメモリ装置が
開発されてきた。デュアルポートメモリ装置は画像デー
タをストアするために最適化されたランダムアクセスメ
モリとして知られており、ランダムアクセスおよびシリ
アルアクセスが可能である。
をストアするための種々のデュアルポートメモリ装置が
開発されてきた。デュアルポートメモリ装置は画像デー
タをストアするために最適化されたランダムアクセスメ
モリとして知られており、ランダムアクセスおよびシリ
アルアクセスが可能である。
【０００４】図５は、このような４ビットのデュアルポ
ートメモリ装置のピン接続図である。同図を参照して、
このデュアルポートメモリ装置は、一点鎖線で囲まれる
ピングループと、その他ピングループとに分離される。
一点鎖線で分離されるピンは、シリアルアクセスのため
のピンであり、その他のピンは、ランダムアクセスのた
めのピンである。すなわち、従来においては、通常のＤ
ＲＡＭにシリアルアクセスのためのポートを付加してい
る。このデュアルポートメモリ装置は、次のような端子
を含む。なお、端子の記号と信号の記号とは一致させて
いる。
ートメモリ装置のピン接続図である。同図を参照して、
このデュアルポートメモリ装置は、一点鎖線で囲まれる
ピングループと、その他ピングループとに分離される。
一点鎖線で分離されるピンは、シリアルアクセスのため
のピンであり、その他のピンは、ランダムアクセスのた
めのピンである。すなわち、従来においては、通常のＤ
ＲＡＭにシリアルアクセスのためのポートを付加してい
る。このデュアルポートメモリ装置は、次のような端子
を含む。なお、端子の記号と信号の記号とは一致させて
いる。
【０００５】アドレス端子Ａ0 〜Ａ7 は、アドレス信号
Ａ0 〜Ａ7 を受ける。制御端子＊ＲＡＳは、行アドレス
ストローブ信号＊ＲＡＳを受ける。
Ａ0 〜Ａ7 を受ける。制御端子＊ＲＡＳは、行アドレス
ストローブ信号＊ＲＡＳを受ける。
【０００６】制御端子＊ＣＡＳは、列アドレスストロー
ブ信号＊ＣＡＳを受ける。制御端子＊ＷＢ／＊ＷＥは、
ライトイネーブル信号＊ＷＢ／＊ＷＥを受ける。
ブ信号＊ＣＡＳを受ける。制御端子＊ＷＢ／＊ＷＥは、
ライトイネーブル信号＊ＷＢ／＊ＷＥを受ける。
【０００７】制御端子＊ＤＴ／＊ＯＥはランダムデータ
入出力ポートのデータ出力、およびデータレジスタとメ
モリセルアレイ間のデータ転送を行なうための信号＊Ｄ
Ｔ／＊ＯＥを受ける。
入出力ポートのデータ出力、およびデータレジスタとメ
モリセルアレイ間のデータ転送を行なうための信号＊Ｄ
Ｔ／＊ＯＥを受ける。
【０００８】制御端子ＳＣは、シリアルデータの入出力
制御を行なうためのクロック信号ＳＣを受ける。
制御を行なうためのクロック信号ＳＣを受ける。
【０００９】制御端子＊ＳＥはシリアルイネーブル信号
＊ＳＥを受ける。ランダムデータ入出力端子Ｗ0 ／ＩＯ
0 〜Ｗ3 ／ＩＯ3 は、外部からのデータＷ0 〜Ｗ3 を受
けるとともに、メモリセルアレイから読出されたデータ
ＩＯ0 〜ＩＯ3 を受ける。
＊ＳＥを受ける。ランダムデータ入出力端子Ｗ0 ／ＩＯ
0 〜Ｗ3 ／ＩＯ3 は、外部からのデータＷ0 〜Ｗ3 を受
けるとともに、メモリセルアレイから読出されたデータ
ＩＯ0 〜ＩＯ3 を受ける。
【００１０】シリアルデータ入出力端子ＳＩＯ0 〜ＳＩ
Ｏ3 は、外部からのデータを受けるとともに、メモリセ
ルアレイからシリアルに読出されたデータを受ける。
Ｏ3 は、外部からのデータを受けるとともに、メモリセ
ルアレイからシリアルに読出されたデータを受ける。
【００１１】電源端子ＶSS，ＶCCは、外部から電源電圧
を受ける。図６は、図５に示したデュアルポートメモリ
装置のブロック図である。同図を参照して、このデュア
ルポートメモリ装置は、図５に示した各接続ピンの他
に、メモリＭ、アドレスバッファ２、ランダムデータバ
ッファ５、およびシリアルデータバッファ９を含む。メ
モリＭは、複数のメモリセルが行方向と列方向とに配置
されたメモリセルアレイ１と、行デコーダ３と、列デコ
ーダ４と、アドレスポイント６と、データレジスタ７
と、シリアルデータセレクタ８と、クロック発生器１０
とを含む。ランダムデータバッファ５は、ランダムデー
タ入出力端子Ｗ0 ／ＩＯ0 〜Ｗ3 ／ＩＯ3 とともに、ラ
ンダムデータ入出力ポートＷ／ＩＯを構成する。シリア
ルデータバッファ９は、シリアルデータ入出力端子ＳＩ
Ｏ0 〜ＳＩＯ3 とともに、シリアルデータ入出力ポート
ＳＩＯを構成する。クロック発生器１０は、外部から制
御端子を通して入力される各種制御信号に応答して、内
部回路を制御するための内部制御信号を発生する。この
内部信号は、外部からの制御信号と対応させて、外部か
らの制御信号と同じ信号を付す。
を受ける。図６は、図５に示したデュアルポートメモリ
装置のブロック図である。同図を参照して、このデュア
ルポートメモリ装置は、図５に示した各接続ピンの他
に、メモリＭ、アドレスバッファ２、ランダムデータバ
ッファ５、およびシリアルデータバッファ９を含む。メ
モリＭは、複数のメモリセルが行方向と列方向とに配置
されたメモリセルアレイ１と、行デコーダ３と、列デコ
ーダ４と、アドレスポイント６と、データレジスタ７
と、シリアルデータセレクタ８と、クロック発生器１０
とを含む。ランダムデータバッファ５は、ランダムデー
タ入出力端子Ｗ0 ／ＩＯ0 〜Ｗ3 ／ＩＯ3 とともに、ラ
ンダムデータ入出力ポートＷ／ＩＯを構成する。シリア
ルデータバッファ９は、シリアルデータ入出力端子ＳＩ
Ｏ0 〜ＳＩＯ3 とともに、シリアルデータ入出力ポート
ＳＩＯを構成する。クロック発生器１０は、外部から制
御端子を通して入力される各種制御信号に応答して、内
部回路を制御するための内部制御信号を発生する。この
内部信号は、外部からの制御信号と対応させて、外部か
らの制御信号と同じ信号を付す。
【００１２】以上各回路のうち、アドレスバッファ２、
行デコーダ３、列デコーダ４、およびデータバッファ５
は、通常のダイナミックＲＡＭに用いられる回路と同様
の回路であり、これらによってランダムアクセス制御を
行なう。また、アドレスポインタ６、データレジスタ
７、シリアルデータセレクタ８、およびシリアルデータ
バッファ９は、シリアルアクセス制御を行なうための回
路である。
行デコーダ３、列デコーダ４、およびデータバッファ５
は、通常のダイナミックＲＡＭに用いられる回路と同様
の回路であり、これらによってランダムアクセス制御を
行なう。また、アドレスポインタ６、データレジスタ
７、シリアルデータセレクタ８、およびシリアルデータ
バッファ９は、シリアルアクセス制御を行なうための回
路である。
【００１３】図７は、図６のデュアルポートメモリ装置
のタイミングチャートである。なお、行アドレスストロ
ーブ信号＊ＲＡＳ、列アドレスストローブ信号＊ＣＡ
Ｓ、およびランダムデータＷ／ＩＯは、クロック信号Ｓ
Ｃ，シリアルデータＳＩＯと非同期である。図６および
図７を参照して、ランダムアクセス制御およびシリアル
アクセス制御を説明する。
のタイミングチャートである。なお、行アドレスストロ
ーブ信号＊ＲＡＳ、列アドレスストローブ信号＊ＣＡ
Ｓ、およびランダムデータＷ／ＩＯは、クロック信号Ｓ
Ｃ，シリアルデータＳＩＯと非同期である。図６および
図７を参照して、ランダムアクセス制御およびシリアル
アクセス制御を説明する。
【００１４】ランダムアクセス制御は次のようにして行
なわれる。行デコーダ３は、行アドレスストローブ信号
＊ＲＡＳに応答して、行アドレス信号をストローブし
（図７の（１）参照）、次に列デコーダ４は列アドレス
ストローブ信号＊ＣＡＳに応答して、列アドレス信号を
ストローブする（図７の（２）参照）。ストローブされ
た行アドレス信号と列アドレス信号が、それぞれ行デコ
ーダ３と列デコーダ４により解読された後、メモリセル
アレイ１に与えられる。このときに、外部から書込イネ
ーブル信号＊ＷＥおよびデータＷ0 〜Ｗ3 が入力されて
いると、データＷ 0 〜Ｗ3 がメモリセルアレイ１に書込
まれる（図７の（３）参照）。逆に、読出イネーブル信
号＊ＯＥが入力されている場合は、メモリセルアレイ１
からデータＩＯ0 〜ＩＯ3 が読出される（図７の（３）
参照）。読出されたデータは、ランダムデータ入出力ポ
ートＷ／ＩＯから出力される。
なわれる。行デコーダ３は、行アドレスストローブ信号
＊ＲＡＳに応答して、行アドレス信号をストローブし
（図７の（１）参照）、次に列デコーダ４は列アドレス
ストローブ信号＊ＣＡＳに応答して、列アドレス信号を
ストローブする（図７の（２）参照）。ストローブされ
た行アドレス信号と列アドレス信号が、それぞれ行デコ
ーダ３と列デコーダ４により解読された後、メモリセル
アレイ１に与えられる。このときに、外部から書込イネ
ーブル信号＊ＷＥおよびデータＷ0 〜Ｗ3 が入力されて
いると、データＷ 0 〜Ｗ3 がメモリセルアレイ１に書込
まれる（図７の（３）参照）。逆に、読出イネーブル信
号＊ＯＥが入力されている場合は、メモリセルアレイ１
からデータＩＯ0 〜ＩＯ3 が読出される（図７の（３）
参照）。読出されたデータは、ランダムデータ入出力ポ
ートＷ／ＩＯから出力される。
【００１５】シリアルアクセス制御は次のようにして行
なわれる。アドレス信号Ａ0 〜Ａ7 、行アドレスストロ
ーブ信号＊ＲＡＳ、列アドレスストローブ信号＊ＣＡ
Ｓ、制御信号＊ＤＴ／＊ＯＥによりメモリセルアレイ１
にストアされているデータがデータレジスタ７に転送さ
れる。このとき、列アドレスストローブ信号＊ＣＡＳに
よってストローブされた列アドレスがアドレスポイント
６にロードされ、それによって指定されるビット（４ビ
ット）がシリアルデータセレクタ８によって選択され
る。選択された４ビットのデータは、シリアルデータバ
ッファ９を通してシリアルデータ入出力端子ＳＩＯに与
えられる。その後、クロック信号ＳＣがＨレベルになる
ごとに、アドレスポイント６はポイントを１ずつインク
リメントする（図７の（４）参照）。それによって、デ
ータレジスタ７の内容が順次に１ビットずつ出力され
る。このようにして、メモリセルアレイ１にストアされ
ているデータがシリアルデータ入出力ポートＳＩＯに出
力される（図７の（５）参照）。シリアルデータ入出力
ポートＳＩＯからのデータの書込は、読出の逆の動作に
よって行なわれる。すなわち、クロック信号ＳＣがＨレ
ベルになるごとに、シリアルデータ入出力ポートの内容
が、データレジスタ７に順次に書込まれる。そして、最
後にＡ0 〜Ａ7 ，＊ＲＡＳ，＊ＣＡＳ，＊ＤＴ／＊ＯＥ
によって、メモリセルアレイ１への書込タイミングを制
御する。
なわれる。アドレス信号Ａ0 〜Ａ7 、行アドレスストロ
ーブ信号＊ＲＡＳ、列アドレスストローブ信号＊ＣＡ
Ｓ、制御信号＊ＤＴ／＊ＯＥによりメモリセルアレイ１
にストアされているデータがデータレジスタ７に転送さ
れる。このとき、列アドレスストローブ信号＊ＣＡＳに
よってストローブされた列アドレスがアドレスポイント
６にロードされ、それによって指定されるビット（４ビ
ット）がシリアルデータセレクタ８によって選択され
る。選択された４ビットのデータは、シリアルデータバ
ッファ９を通してシリアルデータ入出力端子ＳＩＯに与
えられる。その後、クロック信号ＳＣがＨレベルになる
ごとに、アドレスポイント６はポイントを１ずつインク
リメントする（図７の（４）参照）。それによって、デ
ータレジスタ７の内容が順次に１ビットずつ出力され
る。このようにして、メモリセルアレイ１にストアされ
ているデータがシリアルデータ入出力ポートＳＩＯに出
力される（図７の（５）参照）。シリアルデータ入出力
ポートＳＩＯからのデータの書込は、読出の逆の動作に
よって行なわれる。すなわち、クロック信号ＳＣがＨレ
ベルになるごとに、シリアルデータ入出力ポートの内容
が、データレジスタ７に順次に書込まれる。そして、最
後にＡ0 〜Ａ7 ，＊ＲＡＳ，＊ＣＡＳ，＊ＤＴ／＊ＯＥ
によって、メモリセルアレイ１への書込タイミングを制
御する。
【００１６】以上のようにして、このデュアルポートメ
モリ装置は、ランダムアクセスとシリアルアクセスとを
非同期で行なうことができる。
モリ装置は、ランダムアクセスとシリアルアクセスとを
非同期で行なうことができる。
【００１７】しかしながら、本件発明者は、クロック信
号ＳＣの立上がり時に、図７の（３）に示すノイズａ
が、ランダムデータに含まれていることに気が付いた。
このノイズａは、デュアルポートメモリ装置からデータ
を受ける装置を誤動作させる可能性がある。このノイズ
ａの発生原因を図８および図９を用いて説明する。
号ＳＣの立上がり時に、図７の（３）に示すノイズａ
が、ランダムデータに含まれていることに気が付いた。
このノイズａは、デュアルポートメモリ装置からデータ
を受ける装置を誤動作させる可能性がある。このノイズ
ａの発生原因を図８および図９を用いて説明する。
【００１８】図８は、デュアルポートメモリ装置および
電源配線の配置を示すデバイス図である。同図を参照し
て、このデバイスは、半導体基板２０と、メモリＭと、
電源配線２１ａ，２１ｂとを含む。電源配線２１ａおよ
び２１ｂは、半導体基板２０の内周とメモリＭの外周と
の間に側に平行に形成される。電源配線２１ａと２１ｂ
との間には、ランダムデータ入出力ポートＷ／ＩＯ、シ
リアルデータ入出力ポートＳＩＯ、制御端子、電源端子
ＶSSおよびＶCC、アドレスバッファ２、およびクロック
発生器１０の入力バッファ１０ａが形成される。
電源配線の配置を示すデバイス図である。同図を参照し
て、このデバイスは、半導体基板２０と、メモリＭと、
電源配線２１ａ，２１ｂとを含む。電源配線２１ａおよ
び２１ｂは、半導体基板２０の内周とメモリＭの外周と
の間に側に平行に形成される。電源配線２１ａと２１ｂ
との間には、ランダムデータ入出力ポートＷ／ＩＯ、シ
リアルデータ入出力ポートＳＩＯ、制御端子、電源端子
ＶSSおよびＶCC、アドレスバッファ２、およびクロック
発生器１０の入力バッファ１０ａが形成される。
【００１９】電源配線２１ａは、電源端子ＶSSに接続さ
れ、電源配線２１ｂは、電源端子Ｖ CCに接続される。ア
ドレスバッファ２およびランダムデータバッファ５、シ
リアルデータバッファ９は、電源配線２１ａおよび２１
ｂから電源電圧を受ける。
れ、電源配線２１ｂは、電源端子Ｖ CCに接続される。ア
ドレスバッファ２およびランダムデータバッファ５、シ
リアルデータバッファ９は、電源配線２１ａおよび２１
ｂから電源電圧を受ける。
【００２０】すなわち、従来のデュアルポートメモリ装
置は、ランダムデータに入出力端子Ｗ／ＩＯと、シリア
ルデータ入出力端子ＳＩＯとが電源端子ＶSSの左右両方
向に混在して形成されている。このため、ランダムデー
タ入出力端子Ｗ／ＩＯから出力されているデータがＬレ
ベルになるたびに、クロック信号ＳＣがＨレベルになる
と、シリアルデータ入出力端子ＳＩＯに充電された電荷
がシリアルデータバッファ９を通して電源配線２１ａに
放電される。この放電電流は、電源配線２１ａの抵抗成
分によって電圧を発生させ、ランダムデータ入出力ポー
トＷ／ＩＯにノイズａとして現われる。
置は、ランダムデータに入出力端子Ｗ／ＩＯと、シリア
ルデータ入出力端子ＳＩＯとが電源端子ＶSSの左右両方
向に混在して形成されている。このため、ランダムデー
タ入出力端子Ｗ／ＩＯから出力されているデータがＬレ
ベルになるたびに、クロック信号ＳＣがＨレベルになる
と、シリアルデータ入出力端子ＳＩＯに充電された電荷
がシリアルデータバッファ９を通して電源配線２１ａに
放電される。この放電電流は、電源配線２１ａの抵抗成
分によって電圧を発生させ、ランダムデータ入出力ポー
トＷ／ＩＯにノイズａとして現われる。
【００２１】図９は、図８の一部を拡大した図である。
なお、ランダムデータおよびシリアルデータの出力時に
ノイズａが発生するので、バッファ５および９について
は、出力系統についてのみ図示し、かつ端子はＳＩ
Ｏ3 、およびＷ3 ／ＩＯ3 を図示する。同図を参照し
て、ランダムデータバッファ５は、インバータ５ａ、Ｎ
ＯＲゲート５ｂ、ＮＯＲゲート５ｃ、ＮＭＯＳトランジ
スタ５ｄ、およびＮＭＯＳトランジスタ５ｅを含む。ラ
ンダムデータバッファ５は次のようにしてメモリＭから
読出されたデータを出力する。すなわち、インバータ５
ａは、メモリＭから読出されるデータを発展させる。Ｎ
ＯＲゲート５ｂは、メモリＭから読出されたデータおよ
び制御信号＊ＤＴ／＊ＯＥを受け、ＭＯＳトランジスタ
５ｄを制御する。ＮＯＲゲート５ｅは、インバータ５ａ
より反転されたデータおよび制御信号＊ＤＴ／＊ＯＥを
受けて、ＮＭＯＳトランジスタ５ｅを制御する。ＮＭＯ
Ｓトランジスタ５ｄおよびＮＭＯＳトランジスタ５ｅ
は、相補的にスイッチングして、メモリＭから読出され
たデータをランダムデータ入出力端子Ｗ3 ／ＩＯ3 に与
える。
なお、ランダムデータおよびシリアルデータの出力時に
ノイズａが発生するので、バッファ５および９について
は、出力系統についてのみ図示し、かつ端子はＳＩ
Ｏ3 、およびＷ3 ／ＩＯ3 を図示する。同図を参照し
て、ランダムデータバッファ５は、インバータ５ａ、Ｎ
ＯＲゲート５ｂ、ＮＯＲゲート５ｃ、ＮＭＯＳトランジ
スタ５ｄ、およびＮＭＯＳトランジスタ５ｅを含む。ラ
ンダムデータバッファ５は次のようにしてメモリＭから
読出されたデータを出力する。すなわち、インバータ５
ａは、メモリＭから読出されるデータを発展させる。Ｎ
ＯＲゲート５ｂは、メモリＭから読出されたデータおよ
び制御信号＊ＤＴ／＊ＯＥを受け、ＭＯＳトランジスタ
５ｄを制御する。ＮＯＲゲート５ｅは、インバータ５ａ
より反転されたデータおよび制御信号＊ＤＴ／＊ＯＥを
受けて、ＮＭＯＳトランジスタ５ｅを制御する。ＮＭＯ
Ｓトランジスタ５ｄおよびＮＭＯＳトランジスタ５ｅ
は、相補的にスイッチングして、メモリＭから読出され
たデータをランダムデータ入出力端子Ｗ3 ／ＩＯ3 に与
える。
【００２２】シリアルデータバッファ９は、インバータ
９ａ、ＮＯＲゲート９ｂ、ＮＯＲゲート９ｃ、ＮＭＯＳ
トランジスタ９ｄ、およびＮＭＯＳトランジスタ９ｅを
含む。シリアルデータバッファ９は、次のようにしてメ
モリＭから読出されたデータをシリアルに出力する。す
なわち、クロック信号ＳＣがＨレベルになるごとにメモ
リＭからデータが読出され、インバータ９ａは、その読
出されたデータを反転させる。ＮＯＲゲート９ｂは、メ
モリＭから読出されたデータおよび制御信号＊ＳＥを受
けて、ＮＭＯＳトランジスタ９ｄを制御する。ＮＯＲゲ
ート９ｃは、インバータ９ａにより反転されたデータお
よび制御信号＊ＳＥを受けて、ＮＭＯＳトランジスタ９
ｅを制御する。ＮＭＯＳトランジスタ９ｄおよびＮＭＯ
Ｓトランジスタ９ｅは、相互的にスイッチングしてメモ
リＭから読出されたデータをシリアルデータ入出力端子
ＳＩＯ3 に与える。
９ａ、ＮＯＲゲート９ｂ、ＮＯＲゲート９ｃ、ＮＭＯＳ
トランジスタ９ｄ、およびＮＭＯＳトランジスタ９ｅを
含む。シリアルデータバッファ９は、次のようにしてメ
モリＭから読出されたデータをシリアルに出力する。す
なわち、クロック信号ＳＣがＨレベルになるごとにメモ
リＭからデータが読出され、インバータ９ａは、その読
出されたデータを反転させる。ＮＯＲゲート９ｂは、メ
モリＭから読出されたデータおよび制御信号＊ＳＥを受
けて、ＮＭＯＳトランジスタ９ｄを制御する。ＮＯＲゲ
ート９ｃは、インバータ９ａにより反転されたデータお
よび制御信号＊ＳＥを受けて、ＮＭＯＳトランジスタ９
ｅを制御する。ＮＭＯＳトランジスタ９ｄおよびＮＭＯ
Ｓトランジスタ９ｅは、相互的にスイッチングしてメモ
リＭから読出されたデータをシリアルデータ入出力端子
ＳＩＯ3 に与える。
【００２３】したがって、ＮＭＯＳトランジスタ９ｅが
オンするときに、シリアルデータ入出力端子ＳＩＯ3 に
蓄積された電荷が電源配線２１ａを通して、電源端子Ｖ
SSに流れる（図９の実線で示す矢印参照）。この結果、
放電電流と電源配線２１ａの抵抗成分とに依存する電圧
が発生する。この電圧が発生しているときに、ＮＭＯＳ
トランジスタトランジスタ５ｅがオン状態にあると、発
生された電圧ノイズａが、ランダムデータ入出力端子Ｗ
3 ／ＩＯ3 に現われる。
オンするときに、シリアルデータ入出力端子ＳＩＯ3 に
蓄積された電荷が電源配線２１ａを通して、電源端子Ｖ
SSに流れる（図９の実線で示す矢印参照）。この結果、
放電電流と電源配線２１ａの抵抗成分とに依存する電圧
が発生する。この電圧が発生しているときに、ＮＭＯＳ
トランジスタトランジスタ５ｅがオン状態にあると、発
生された電圧ノイズａが、ランダムデータ入出力端子Ｗ
3 ／ＩＯ3 に現われる。
【００２４】
【発明が解決しようとする課題】以上説明したように、
従来のデュアルポートメモリ装置では、ランダムデータ
入出力端子からＬレベルを出力しているときに、シリア
ルデータをＬレベルに反転させると、ランダムデータ入
出力端子のデータにノイズが発生する。この問題を解決
するためには、電源配線の幅を広げたり、半導体基板上
にシリアルアクセス専用の電源配線とランダムアクセス
専用の電源配線とを別個独立に設けることが考えられ
る。しかし、電源配線の幅を拡張したり、電源配線の数
を増加させることは、半導体チップの面積を拡大するこ
とになり、好ましくない。
従来のデュアルポートメモリ装置では、ランダムデータ
入出力端子からＬレベルを出力しているときに、シリア
ルデータをＬレベルに反転させると、ランダムデータ入
出力端子のデータにノイズが発生する。この問題を解決
するためには、電源配線の幅を広げたり、半導体基板上
にシリアルアクセス専用の電源配線とランダムアクセス
専用の電源配線とを別個独立に設けることが考えられ
る。しかし、電源配線の幅を拡張したり、電源配線の数
を増加させることは、半導体チップの面積を拡大するこ
とになり、好ましくない。
【００２５】それゆえに、この発明の目的は、デュアル
ポートメモリ装置によって、シリアルアクセス時に発生
する放電ノイズが、ランダムアクセスによって出力され
るデータに現われるのを抑制することである。
ポートメモリ装置によって、シリアルアクセス時に発生
する放電ノイズが、ランダムアクセスによって出力され
るデータに現われるのを抑制することである。
【００２６】この発明のもう１つの目的は、デュアルポ
ートメモリ装置において、チップ面積を拡張することな
く、シリアルアクセス時に発生されるノイズが、ランダ
ムアクセスによって出力されるデータに現われるのを抑
制することである。
ートメモリ装置において、チップ面積を拡張することな
く、シリアルアクセス時に発生されるノイズが、ランダ
ムアクセスによって出力されるデータに現われるのを抑
制することである。
【００２７】
【課題を解決するための手段】前記目的を達成するため
に本発明にかかるデュアルポートメモリ装置は、半導体
基板と、半導体基板の主表面に形成されるメモリとを含
み、さらに半導体基板の内周とメモリの外周との間に形
成されるランダムデータ入出力ポート、シリアルデータ
入出力ポート、電源端子、および電源配線とを含む。
に本発明にかかるデュアルポートメモリ装置は、半導体
基板と、半導体基板の主表面に形成されるメモリとを含
み、さらに半導体基板の内周とメモリの外周との間に形
成されるランダムデータ入出力ポート、シリアルデータ
入出力ポート、電源端子、および電源配線とを含む。
【００２８】電源配線は、電源端子に接続され、ランダ
ムデータ入出力ポートおよびシリアルデータ入出力ポー
トに電源電圧を供給する。
ムデータ入出力ポートおよびシリアルデータ入出力ポー
トに電源電圧を供給する。
【００２９】ランダムデータ入出力ポートは、電源端子
に対して一方の方向に配置される。シリアルデータ入出
力ポートは、電源端子に対して他方の方向に配置され
る。
に対して一方の方向に配置される。シリアルデータ入出
力ポートは、電源端子に対して他方の方向に配置され
る。
【００３０】
【作用】以上の本発明では、ランダムデータ入出力ポー
トからデータが出力されている間に、シリアルデータが
反転したときは、出力反転に伴なって、放電による電流
がシリアルデータ入出力ポートから電源配線を通して電
源端子に流れるが、この電流は、電源端子を通して外部
に流出する。それにより、電源端子を境にして他方の方
向に配設されたランダムデータ入出力ポートに放電電流
が流れるのを抑制できる。したがって、ランダムデータ
入出力ポートから出力されるデータには、放電電流によ
るノイズは現われない。
トからデータが出力されている間に、シリアルデータが
反転したときは、出力反転に伴なって、放電による電流
がシリアルデータ入出力ポートから電源配線を通して電
源端子に流れるが、この電流は、電源端子を通して外部
に流出する。それにより、電源端子を境にして他方の方
向に配設されたランダムデータ入出力ポートに放電電流
が流れるのを抑制できる。したがって、ランダムデータ
入出力ポートから出力されるデータには、放電電流によ
るノイズは現われない。
【００３１】
【実施例】図１は、本発明のデュアルポートメモリ装置
の一実施例を示すパッド配置図である。
の一実施例を示すパッド配置図である。
【００３２】同図を参照して、このデュアルポートメモ
リ装置が図８のデュアルポートメモリ装置と異なるとこ
ろは、シリアルデータ入出力ポートＳＩＯが電源端子Ｖ
SSに対して左方向に配置され、ランダムデータ入出力ポ
ートＷ／ＩＯが電源端子ＶSSに対して右方向に配置され
ていることである。すなわち、電源端子ＶSSを境にし
て、シリアルデータ入出力ポートＳＩＯとランダムデー
タ入出力ポートＷ／ＩＯとが分離されている。
リ装置が図８のデュアルポートメモリ装置と異なるとこ
ろは、シリアルデータ入出力ポートＳＩＯが電源端子Ｖ
SSに対して左方向に配置され、ランダムデータ入出力ポ
ートＷ／ＩＯが電源端子ＶSSに対して右方向に配置され
ていることである。すなわち、電源端子ＶSSを境にし
て、シリアルデータ入出力ポートＳＩＯとランダムデー
タ入出力ポートＷ／ＩＯとが分離されている。
【００３３】こうすることにより、シリアルデータＳＩ
Ｏ0 〜ＳＩＯ3 のレベルが反転するときに発生される放
電電流は、電源配線２１ａおよび電源端子ＶSSからなる
経路を通して外部に吸収されるため、電源端子ＶSSの右
側にある電源配線２１ａに流れる放電電流を抑制でき
る。この結果、ランダムデータ入出力ポートＷ／ＩＯか
ら出力されるデータには、ノイズが現われない。
Ｏ0 〜ＳＩＯ3 のレベルが反転するときに発生される放
電電流は、電源配線２１ａおよび電源端子ＶSSからなる
経路を通して外部に吸収されるため、電源端子ＶSSの右
側にある電源配線２１ａに流れる放電電流を抑制でき
る。この結果、ランダムデータ入出力ポートＷ／ＩＯか
ら出力されるデータには、ノイズが現われない。
【００３４】図２は、図１のデュアルポートメモリ装置
の一部を拡大した図である。同図を参照して、図２に示
されるデュアルポートメモリ装置が図９に示すデュアル
ポートメモリ装置と異なるところは、シリアルデータ入
出力端子ＳＩＯ3 が電源端子ＶSSにより左側に配置され
ていることである。
の一部を拡大した図である。同図を参照して、図２に示
されるデュアルポートメモリ装置が図９に示すデュアル
ポートメモリ装置と異なるところは、シリアルデータ入
出力端子ＳＩＯ3 が電源端子ＶSSにより左側に配置され
ていることである。
【００３５】従来例で説明したように、シリアルデータ
は、クロックＳＣがＨレベルになるごとに出力され、そ
の出力レベルがＬレベルに反転されるときに、シリアル
データ入出力端子ＳＩＯ3 から電荷が放電される。放電
電流は、ＮＭＯＳトランジスタ９ｅのドレイン−ソース
間を流れ、さらに、電源配線２１ａ、電源端子ＶSSを通
して外部に流れる。
は、クロックＳＣがＨレベルになるごとに出力され、そ
の出力レベルがＬレベルに反転されるときに、シリアル
データ入出力端子ＳＩＯ3 から電荷が放電される。放電
電流は、ＮＭＯＳトランジスタ９ｅのドレイン−ソース
間を流れ、さらに、電源配線２１ａ、電源端子ＶSSを通
して外部に流れる。
【００３６】しかし、電源端子ＶSSより右側に配置され
たランダムデータ入出力端子Ｗ3 ／ＩＯ3 には、放電電
流が流れ込まず、ランダムデータ入出力端子Ｗ3 ／ＩＯ
3 のＬレベルにノイズが現われない。この結果、メモリ
セルＭにストアされているデータをランダムデータ入出
力端子から精度よく出力することができる。
たランダムデータ入出力端子Ｗ3 ／ＩＯ3 には、放電電
流が流れ込まず、ランダムデータ入出力端子Ｗ3 ／ＩＯ
3 のＬレベルにノイズが現われない。この結果、メモリ
セルＭにストアされているデータをランダムデータ入出
力端子から精度よく出力することができる。
【００３７】図３は、図１に示したメモリデバイスをモ
ールドした状態を示す図である。同図を参照して、この
デュアルポートメモリ装置のピン配置は、図１に示した
パッド配置と対応して、順次に配置されていため、ピン
と端子との間にボンディングされるラインは、交差する
ことがなくなる。
ールドした状態を示す図である。同図を参照して、この
デュアルポートメモリ装置のピン配置は、図１に示した
パッド配置と対応して、順次に配置されていため、ピン
と端子との間にボンディングされるラインは、交差する
ことがなくなる。
【００３８】図４は、図１のデュアルポートメモリ装置
の他の実施例を示す図である。同図を参照して、このデ
ュアルポートメモリ装置が図１のデュアルポートメモリ
装置と異なるところは、電源配線２１ａが電源端子ＶSS
に対して、左側の配線３０ａと右側の配線３０ｂとに分
離されていることである。このように分離することによ
っても、図１の実施例と同様の効果が得られる。
の他の実施例を示す図である。同図を参照して、このデ
ュアルポートメモリ装置が図１のデュアルポートメモリ
装置と異なるところは、電源配線２１ａが電源端子ＶSS
に対して、左側の配線３０ａと右側の配線３０ｂとに分
離されていることである。このように分離することによ
っても、図１の実施例と同様の効果が得られる。
【００３９】以上の図１ないし図４の実施例は、シリア
ルデータを入出力することのできるデュアルポートメモ
リ装置を示したが、本発明は、シリアルデータとランダ
ムデータとを非同期で出力するデュアルポートメモリ装
置であれば適応することができる。たとえば、シリアル
データをメモリＭに書込まないで、単にシリアルデータ
を出力するデュアルポートメモリ装置にも適用すること
ができる。
ルデータを入出力することのできるデュアルポートメモ
リ装置を示したが、本発明は、シリアルデータとランダ
ムデータとを非同期で出力するデュアルポートメモリ装
置であれば適応することができる。たとえば、シリアル
データをメモリＭに書込まないで、単にシリアルデータ
を出力するデュアルポートメモリ装置にも適用すること
ができる。
【００４０】
【発明の効果】以上の本発明であれば、ランダムデータ
入出力ポートは、電源端子に対して一方の方向に形成さ
れ、ランダムデータ入出力ポートは、電源端子に対して
他方の方向に形成されているので、ランダムアクセスに
よって出力されるデータに、シリアルアクセスに伴なう
ノイズが含まれるのを抑制することができる。また、ノ
イズの抑制のために電源配線の幅を広げたり、電源配線
の本数を多くすることもないので、集積度を下げること
もないという効果が得られる。
入出力ポートは、電源端子に対して一方の方向に形成さ
れ、ランダムデータ入出力ポートは、電源端子に対して
他方の方向に形成されているので、ランダムアクセスに
よって出力されるデータに、シリアルアクセスに伴なう
ノイズが含まれるのを抑制することができる。また、ノ
イズの抑制のために電源配線の幅を広げたり、電源配線
の本数を多くすることもないので、集積度を下げること
もないという効果が得られる。
【図１】本発明の一実施例を示すパッドおよび電源配線
配置図である。
配置図である。
【図２】図１の一部を拡大した図である。
【図３】図１のデバイスをモールドしたピン配置図であ
る。
る。
【図４】図１の他の実施例を示す図である。
【図５】従来のデュアルポートメモリ装置のピン配置図
である。
である。
【図６】図５のデュアルポートメモリ装置のブロック図
である。
である。
【図７】図６のデュアルポートメモリ装置のタイミング
チャートである。
チャートである。
【図８】図５の内部構造を示すパッドおよび電源配線配
置図である。
置図である。
【図９】図８の一部を拡大した図である。
Ｗ／ＩＯはランダムデータ入出力ポート ＳＩＯはシリアルデータ入出力ポート ＶSSおよびＶCCは電源端子 ２１ａおよび２１ｂは電源配線
Claims (2)
- 【請求項１】 半導体基板と、 前記半導体基板の主表面に形成されるメモリと、 前記半導体基板の内周と前記メモリの外周との間に形成
されるランダムデータ入出力ポート、シリアルデータ入
出力ポート、電源端子、および電源配線とを含むデュア
ルポートメモリ装置であって、 前記電源配線は、前記電源端子に接続され、前記ランダ
ムデータ入出力ポートおよびシリアルデータ入出力ポー
トに電源電圧を供給し、 前記ランダムデータ入出力ポートは、前記電源端子に対
して一方の方向に配置され、 前記シリアルデータ入出力ポートは、前記電源端子に対
して他方の方向に配置される、ことを特徴とするデュア
ルポートメモリ装置。 - 【請求項２】 前記電源配線は、前記電源端子に対して
一方の方向の形成された第１の配線と、前記電源端子に
対して他方の方向に形成された配線とを含み、 前記ランダムデータ入出力ポートは、前記第１の配線に
そって形成されかつ第１の配線から電源電圧を供給さ
れ、 前記シリアルデータ入出力ポートが、前記第２の配線に
そって形成されかつ第２の配線から電源電圧を受ける、
請求項１記載のデュアルポートメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152876A JPH05182454A (ja) | 1991-06-25 | 1991-06-25 | デュアルポートメモリ装置 |
| US07/828,262 US5299169A (en) | 1991-06-25 | 1992-01-30 | Multiport memory device comprising random access port and serial access port |
| DE4207920A DE4207920C2 (de) | 1991-06-25 | 1992-03-12 | Zweitorige Speichereinrichtung |
| KR1019920010802A KR950012026B1 (ko) | 1991-06-25 | 1992-06-22 | 2중 포트 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152876A JPH05182454A (ja) | 1991-06-25 | 1991-06-25 | デュアルポートメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182454A true JPH05182454A (ja) | 1993-07-23 |
Family
ID=15550053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152876A Pending JPH05182454A (ja) | 1991-06-25 | 1991-06-25 | デュアルポートメモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5299169A (ja) |
| JP (1) | JPH05182454A (ja) |
| KR (1) | KR950012026B1 (ja) |
| DE (1) | DE4207920C2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| WO1999019874A1 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Power control system for synchronous memory device |
| JP2005101522A (ja) * | 2003-08-21 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US7665003B2 (en) * | 2006-12-15 | 2010-02-16 | Qualcomm Incorporated | Method and device for testing memory |
| KR100798896B1 (ko) * | 2007-06-07 | 2008-01-29 | 주식회사 실리콘웍스 | 반도체 칩의 패드 배치 구조 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249467A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH01287947A (ja) * | 1988-05-13 | 1989-11-20 | Fujitsu Ltd | ゲートアレイｉｃ装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498155A (en) * | 1979-11-23 | 1985-02-05 | Texas Instruments Incorporated | Semiconductor integrated circuit memory device with both serial and random access arrays |
| US4723226A (en) * | 1982-09-29 | 1988-02-02 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPS61160898A (ja) * | 1985-01-05 | 1986-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
-
1991
- 1991-06-25 JP JP3152876A patent/JPH05182454A/ja active Pending
-
1992
- 1992-01-30 US US07/828,262 patent/US5299169A/en not_active Expired - Fee Related
- 1992-03-12 DE DE4207920A patent/DE4207920C2/de not_active Expired - Fee Related
- 1992-06-22 KR KR1019920010802A patent/KR950012026B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249467A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH01287947A (ja) * | 1988-05-13 | 1989-11-20 | Fujitsu Ltd | ゲートアレイｉｃ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4207920C2 (de) | 1996-01-25 |
| US5299169A (en) | 1994-03-29 |
| DE4207920A1 (de) | 1993-01-07 |
| KR930001218A (ko) | 1993-01-16 |
| KR950012026B1 (ko) | 1995-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971125 |