JP3538841B2 - 表示装置及び電子機器 - Google Patents

Description

【発明の詳細な説明】

［技術分野］ 本発明は、表示装置，表示装置の駆動方法および電子
機器に関し、特に、走査線のうちのｈ本（ｈは２以上の
整数）の走査線を同時に選択して表示を行う、いわゆる
マルチライン駆動法を用いた表示装置およびその駆動方
法に関する。 ［背景技術］ 単純マトリクス型の液晶表示装置は、アクティブマト
リクス型液晶表示装置に比べ、基板に高価なスイッチン
グ素子を用いる必要がなく安価であることから、携帯型
パーソナルコンピュータのモニタ等に広く用いられてい
る。 そのような単純マトリクス型液晶表示装置の駆動電圧
を低くしつつ、さらにその表示品質を向上させることを
目的として、いわゆるマルチライン駆動法が提案されて
いる。 マルチライン駆動法に関する文献としては、例えば、
以下のようなものがある。 「Ａ GENERALIZED ADDRESSING TECHNIQUE FOR R
MS RESPONDING MATRIX LCDS,1988 INTERNATIONAL
DISPLAY RESEARCH CONFERENCE P80〜P85」 「日本国特許公開公報、平成５年第46127号公報」 「日本国特許公開公報、平成５年第100642号公報」 「日本国特許公開公報、平成６年第4049号公報」 本発明者は、マルチライン駆動法を採用した液晶表示
装置のデータ線駆動回路，走査線駆動回路ならびにこれ
らに関連する回路について種々の検討を行い、その結
果、従来回路の問題点が明らかとなった。 本発明は、上述の本発明者による検討結果に基づいて
なされたものである。 ［発明の開示］ 本発明の目的の一つは、歪みの少ない自然な表示を行
うことが可能な、マルチライン駆動法を採用した表示装
置を提供することである。 また、他の目的は、マルチライン駆動法を採用した表
示装置の、データ線駆動回路におけるデコーダの構成を
簡素化することである。 また、他の目的は、画像表示に寄与しない期間におけ
るクロストーク現象の発生を防止し、マルチライン駆動
法を採用した表示装置の表示品質の低下を防止すること
である。 また、他の目的は、マルチライン駆動法を採用した表
示装置の、走査線駆動回路の構成を簡素化することであ
る。 また、他の目的は、１フレーム期間における液晶パネ
ルの輝度変化を抑制して、画像のちらつき等を防止する
ことである。 マルチライン駆動法を採用した本発明の表示装置で
は、好ましくは、データ線駆動回路の構成要素の一つで
あるフレームメモリが少なくとも第１のRAMと第２のRAM
とから構成され、あるフレーム期間では第１のRAMをデ
ータ読出し用として第２のRAMをデータ書き込み用とし
て用い、次のフレームでは、読出しと書き込みを逆にし
て用い、１フレーム毎に読出し用メモリと書き込み用メ
モリを交互に切り替えて使用する。 これにより、データ線に供給する電圧を決定する際
に、異なるフレーム期間に属する画像データどうしが混
在することがなくなり、正確な表示が実現される。 また、フレームメモリを一つしか用いない実施態様で
は、好ましくは、同時に駆動される走査線数に対応した
数の画像データを、同時にフレームメモリに書き込むよ
うにする。 これにより、データ線に供給する電圧を決定するため
に必要な複数個の画像データの一部に、異なるフレーム
期間に属する画像データが混入することがなくなり、こ
の結果、表示画像の一部に不要なすじ状の模様が形成さ
れることが防止され、画像品質の低下を防止できる。 以上の構成により、歪みの少ない自然な表示を行うこ
とが可能な、マルチライン駆動法を採用した表示装置が
実現される。 また、マルチライン駆動法を採用した本発明の表示装
置では、好ましくは、データ線に供給する電圧を決定す
るための処理を行うデコーダを、ROMで構成する。 これにより、デコーダの構成を簡素化でき、IC化した
場合には、チップ面積の大幅な削減が可能となる。 また、マルチライン駆動法を採用した本発明の表示装
置では、好ましくは、画像表示に寄与しない期間におい
て、データ線に供給する電圧を固定化する回路を設け
る。「画像表示に寄与しない期間」とは、帰線期間や、
タッチパネルにおけるタッチ位置検出期間などである。 これにより、画像表示に寄与しない期間におけるクロ
ストーク現象の発生が防止され、マルチライン駆動法を
採用した表示装置の表示品質の低下を防止することがで
きる。 また、マルチライン駆動法を採用した本発明の表示装
置では、好ましくは、走査線駆動回路において、走査線
を選択するために必要なデータと、走査線に供給する電
圧を決定するために必要なデータとを分離して処理す
る。 これにより、シフトレジスタの段数を大幅に削減でき
る。すなわち、同時に駆動される走査線の数を「ｈ」と
し、走査線の総数を「ｎ」とした場合、必要なシフトレ
ジスタの段数は「n/h」ですむ。これにより、マルチラ
イン駆動法を採用した表示装置の、走査線駆動回路の構
成の簡素化が達成される。 また、マルチライン駆動法を採用した本発明の表示装
置は、１フレーム期間内に走査電圧パターン（選択電圧
パターンともいう）を周期的に変化させる場合、走査線
駆動回路とデータ線駆動回路とが相互に走査電圧パター
ンに関する情報の授受を行う。 これにより、走査電圧パターンに関する情報を、走査
線駆動回路あるいはデータ線駆動回路のいずれかに入力
するだけでよく、表示装置の制御が容易である。 ［図面の簡単な説明］ 図１は、本発明の概要を説明するための図であり、 図２は、本発明の表示装置の全体構成を示す図であ
り、 図3Aは、データ線を駆動するための回路の一つの配置
例を示す図であり、図3Bは、データ線を駆動するための
回路の他の配置例を示す図であり、 図4Aは、従来のフレームメモリへのアクセス技術を使
用した場合の不都合を説明するための一つの図であり、
図4Bは従来技術の不都合を説明するための他の図であ
り、 図5Aは、従来のフレームメモリへのアクセス技術を説
明するための図であり、図5Bは、本発明の第１の実施例
におけるアクセス技術を説明するための図であり、 図6Aは、従来のフレームメモリへのアクセス技術を説
明するための図であり、図6Bは、本発明の第２の実施例
におけるアクセス技術を説明するための図であり、 図７は、図6Bに示す第２の実施例のフレームメモリに
対するアクセス技術により、不都合が解消される理由を
説明するための図であり、 図８は、図6Bに示すようなフレームメモリに対するア
クセスを実現するための回路構成を示す図であり、 図９は、図８における入力バッファ回路2011の動作を
示すタイミングチャートであり、 図10は、同じく、図８における入力バッファ回路2011
の動作を示すタイミングチャートであり、 図11は、図８における入力バッファ回路2011の一部の
回路構成の一例を示す図であり、 図12は、図11の回路の動作を示すタイミングチャート
であり、 図13は、図８における入力バッファ回路2011の一部の
回路構成の他の例を示す図であり、 図14は、図13の回路の動作を示すタイミングチャート
であり、 図15は、同じく図13の回路の動作を示すタイミングチ
ャートであり、 図16は、図８における入力バッファ回路2011の一部の
回路構成のさらに他の例を示す図であり、 図17は、図16の回路の動作を示すタイミングチャート
であり、 図18は、３本の走査線を同時選択する場合の表示装置
の制御例を示すタイミングチャートであり、 図19は、本発明の第３の実施例に関する回路を示す図
であり、 図20は、図19の回路の、より具体的な構成を示す図で
あり、 図21は、本発明の第３の実施例の特徴（デコーダをRO
Mにより構成したこと）を説明するための回路図であ
り、 図22は、図21に示されるROMの構成例を示す図であ
り、 図23は、図21のプリチャージ回路10の回路構成の一例
を示す回路図であり、 図24は、図21に示されるROMの動作を示すタイミング
チャートであり、 図25は、図21に示されるROMのプリチャージ（PC）信
号の伝達線の特徴を示す図であり、 図26は、従来のデコーダの構成を示す図であり、 図27は、４本の走査線を同時に駆動する場合の、選択
時に使用する電圧値を示す図であり、 図28A,図28Bはそれぞれ走査パターンの一例を示す図
であり、 図29は、本発明の第４の実施例のデータ線駆動回路の
全体構成を示すブロック図であり、 図30Aは、電圧オフ回路の構成の一例を示す図であ
り、図30Bは電圧オフ回路の構成の他の例を示す図であ
り、 図31は、帰線期間検出回路の構成の一例を示す図であ
り、 図32は、図31の回路の動作を示すタイミングチャート
であり、 図33は、帰線期間検出回路の構成の他の例を示すブロ
ック図であり、 図34は、第４の実施例に関する変形例の構成（データ
線駆動回路の全体構成）を示す図であり、 図35は、帰線期間検出回路の構成のさらに他の例を示
す図であり、 図36は、第４の実施例に関する他の変形例の構成を示
すブロック図であり、 図37は、図36における電圧決定回路267の構成例を示
す回路図であり、 図38は、電圧決定回路267をROMにより構成した例を示
す図であり、 図39Aは、マルチプレクス駆動におけるデータ線の駆
動電位を示す図であり、図39Bは、マルチライン駆動に
おけるデータ線の駆動電位を示す図であり、 図40は、データ線駆動回路へのデータ転送タイミング
を示すタイミングチャートであり、 図41は、本発明の第５の実施例の全体構成を示す図で
あり、 図42は、本発明の第５の実施例の主要部の構成例を示
す図であり、 図43は、図41および図42の回路の動作を説明するため
のタイミングチャートであり、 図44は、図41に示される回路の一部を抜き出して示し
た図であり、 図45は、第５の実施例に関する変形例の構成（走査線
駆動回路の構成例）を示す図であり、 図46は、図45のパターンデコーダ602の構成の一例を
示す図であり、 図47は、図45のパターンデコーダ602の構成の他の例
を示す図であり、 図48Aは、走査パターンの一例を示す図であり、図48B
は走査パターンの他の例を示す図であり、 図49は、図45のレジスタコントローラ601の構成の一
例を示す図であり、 図50は、図49の回路の動作を示すタイミングチャート
であり、 図51は、本発明前に本発明者によって検討された走査
線駆動回路の構成の一例を示す図であり、 図52は、本発明前に本発明者によって検討された走査
線駆動回路の構成の他の例を示す図であり、 図53は、液晶表示パネルにおける電極の配置を示す図
であり、 図54は、マルチライン駆動法を採用した場合の利点を
説明するための図であり、 図55は、マルチライン駆動法の内容を説明するための
図であり、 図56は、マルチライン駆動法を用いた場合の駆動回路
の動作を説明するためのタイミングチャートであり、 図57は、マルチライン駆動法を用いた場合の、データ
線駆動回路に含まれるフレームメモリへのデータ入出力
動作を示すタイミングチャートであり、 図58は、マルチライン駆動法を用いた場合の、データ
線駆動回路に含まれるフレームメモリへのデータ入力動
作を示すタイミングチャートであり、 図59は、走査線駆動回路を、複数のICチップをカスケ
ード接続して構成した例を示すブロック図であり、 図60Aは、本発明の第６の実施例に関する、４ライン
同時駆動の場合の走査電圧パターン（選択電圧パター
ン）の一例を示す図であり、図60Bは列パターンの配置
を説明するための図であり、図60Cは３ライン同時駆動
の場合の走査電圧パターン（選択電圧パターン）の一例
を示す図であり、 図61は、本発明の第６の実施例に関する、データ線駆
動回路（Ｙドライバ）のデコーダ（ROM）の構成を示す
図であり、 図62Aは、従来の走査電圧パターンの例を示す図であ
り、図62Bは、本発明の第６の実施例に関する、走査電
圧パターンの変化を示す図であり、 図63は本発明の第６の実施例に関する、液晶表示装置
の全体構成例を示す図であり、 図64は、図65に示される回路の動作を説明するための
タイミングチャートであり、 図65は、本発明の第６の実施例に関する、データ線駆
動回路内のパターンデータ作成回路の構成を示す図であ
り。 ［発明を実施するための最良の形態］ 本発明は、マルチライン駆動法（以下、MLS駆動法と
いう）の特徴に着目して回路構成を工夫したものであ
る。本発明の理解のためには、MLS駆動法の内容を知る
ことが重要であるため、まず、MLS駆動法の概要を説明
する。 A.MLS駆動法の利点 MLS駆動法は、STN（Super Twisted Nematic）液晶
パネルなどの、単純マトリクス方式の液晶パネルにおい
て、複数の走査線を同時に選択する技術である。 これにより、走査線の駆動電圧を低くすることができ
る。 また、図54の上側に示すように、従来の線順次駆動法
では、選択パルスの間隔が広く、液晶の透過率が時間経
過とともに下がるために、画像表示のコントラストや液
晶がオンした時の輝度が低下してしまう。これに対し、
図54の下側に示すように、MLS駆動法によれば選択パル
スの間隔を狭くできるため、コントラストならびに輝度
を向上できる。 B.MLS駆動法の原理 図55に示すように、２本の走査線X1,X2を同時に駆動
し、それらの走査線とデータ線Y1とが交差する位置の画
素をオン／オフさせる場合を考える。 オン画素を「−１」とし、オフ画素を「＋１」と記す
ことにする。このオン／オフを示すデータはフレームメ
モリ内に格納されている。また、選択パルスは「＋
１」，「−１」の２値で表す。また、データ線Y1の駆動
電圧は、「−V2」，「＋V2」，「V1」の３値である。 データ線Y1に、「−V2」，「＋V2」，「V1」のいずれ
の電圧を与えるかは、表示データベクトルｄと、選択行
列βとの積により決定される。 図55の（ａ）の場合は、ｄ・β＝−２であり、図55の
（ｂ）の場合は、ｄ・β＝＋２であり、図55の（ｃ）の
場合は、ｄ・β＝＋２であり、図55の（ｄ）の場合は、
ｄ・β＝０となる。 そして、表示データベクトルｄと、選択行列βとの積
が「−２」のときにデータ線駆動電圧として「−V2」が
選択され、「＋２」のときに「＋V2」が選択され、
「０」のときに「V1」が選択される。 表示データベクトルｄと選択行列βとの積の演算を電
子回路で行う場合には、表示データベクトルｄと選択行
列βの、対応するデータの不一致数を判定する回路を設
ければよい。 つまり、不一致数が「２」の場合には、データ線駆動
電圧として「−V2」を選択する。不一致数が「０」の場
合には、データ線駆動電圧として「＋V2」を選択する。
また、不一致数が「１」の場合には、データ線駆動電圧
として「V1」を選択する。２ラインを同時に選択するML
S駆動では、上述のようにしてデータ線駆動電圧を決定
し、１フレーム期間内で２回の選択を行うことによっ
て、画素のオン／オフを表示する。このため、駆動電圧
を低くすることができ、また、１回目の選択期間の終了
から２回目の選択期間の開始までにある間隔をあけるこ
とにより、コントラストと輝度が向上する。 このように、MLS駆動を実現するためには、１選択期
間毎に、表示画像のデータ（すなわち表示パターン）と
選択パルスのパターン、すなわち、走査電圧パターン
（選択電圧パターンという場合もある）との不一致判定
が必要となる。 表示画像のデータはフレームメモリに蓄積されている
ため、フレームメモリへの効果的なアクセスが重要であ
る。また、液晶パネルの大型化を可能にするためには、
不一致判定回路の簡素化が重要である。また、MLS駆動
の特徴に着目して、表示品質の低下を防止することが重
要である。また、表示画像のデータと選択パルスのパタ
ーンとの整合性を常に保ちつつ、走査線駆動回路の構成
を簡素化することが重要である。 C.MLS駆動の具体例 以下、図53,図56,図57,図58を用いて、４ラインの走
査線を同時に選択して単純マトリクス型液晶表示装置を
駆動する場合の動作を具体的に説明する。 図53において、走査線（X1〜Xn）とデータ線（Y1〜Y
m）は、２枚の透明なガラス基板上に透明電極によって
形成されており、２枚の基板間に液晶が挟まれている。 データ線はデータ線駆動回路（Ｙドライバ）2100に、
走査線は走査線駆動回路（Ｘドライバ）2200に接続され
ている。なお、図面中では、記載の簡略化のために、デ
ータ線駆動回路を「Ｙドライバ」と記載し、走査線駆動
回路を「Ｘドライバ」と記載している。 各走査線および各データ線の交差部には画素が形成さ
れ、各走査線および各データ線に供給される走査信号お
よびデータ信号によりその表示要素が駆動される。 走査線駆動回路は、コントローラ（図53には示されて
いない）によって制御される。そして、あらかじめ選ば
れた直交関数系により定義される走査電圧パターンに従
って、３つ（＋V1、０、−V1）の電圧レベルが適宜選択
され、４本の走査線にそれぞれ印加されるようになって
いる。例えば、図56の（ａ）に示される４本の走査線X1
〜V4が同時に選択される。 また、このときの走査パターンと、選択ライン上の画
素に表示するデータから決まる表示パターンとを比較
し、その不一致の数によって決定された電圧レベル（−
V3、−V2、０、＋V2、＋V3の５つの電圧レベルのうちい
ずれか）が、データ線駆動回路から各データ線に印加さ
れる。以下にデータ線に印加される電圧レベルを決定す
る手順の説明を行う。 走査電圧パターンは、選択電圧が＋V1の場合（＋）、
選択電圧が−V1の場合（−）、表示パターンは、オン表
示のデータの場合（＋）、オフ表示のデータの場合
（−）とする。非選択期間は不一致数の考慮はしない。 図56では、１画面を表示するのに必要な期間を１フレ
ーム期間（Ｆ）とし、すべての走査線を１回選択するの
に必要な期間を１フィールド期間（ｆ）とし、走査線を
１回選択するのに必要な期間を１選択期間（Ｈ）とす
る。 ここで、図56の「H_1st」は最初の選択期間であり、
「H_2nd」は２番目の選択期間である。 また、f_1stは最初のフィールド期間であり、f_2ndは２
番目のフィールド期間である。また、F_1stは最初のフレ
ーム期間であり、F_2ndは２番目のフレーム期間である。 図56の場合、最初のフィールド期間f_1st中の最初の選
択期間（H_1st）において選択される４ライン（X1〜X4）
の走査パターンはあらかじめ、図56の（ａ）に示すよう
に設定されているから、表示画面の状態によらず、常に
（＋＋−＋）である。 ここで、全面オン表示を行う場合を考えると、（画素
（X1、Y1）、画素（X2、Y1）、画素（X3、Y1）及び画素
（X4、Y1））に対応する１列目の表示パターンは、（＋
＋＋＋）である。両パターンを順番に比較すると、１番
目、２番目及び４番目は極性が一致し、３番目は極性が
相違する。つまり、不一致数は「１」である。不一致数
が「１」の場合、５レベル（＋V3、＋V2、０、−V2、−
V3）ある電圧レベルのうち−V2を選択する。こうする
と、＋V1を選択している走査線X1、X2及びX4の場合に
は、−V2の選択により液晶素子に印加される電圧は高く
なる一方、−V1を選択している走査線X3の場合には、−
V2の選択により液晶素子に印加される電圧は低くなる。 このようにしてデータ線に印加される電圧は、直交変
換時の「ベクトルの重み」に相当し、４回の走査パター
ンに対してすべての重みを加えると真の表示パターンを
再生することができるように電圧レベルが設定される。 同様に、不一致数が「０」の場合は−V3、不一致数が
「２」の場合は０レベル、不一致数が「３」の場合は＋
V2、不一致数が「４」の場合は＋V3を選択する。V2とV3
はその電圧比が（V2:V3＝1:2）となるように設定する。 同様の手順で、X1〜X4の４ラインの走査線について、
Y2からYmまでのデータ線の列の不一致数を決定し、得ら
れた選択電圧のデータをデータ線駆動回路に転送し、最
初の選択期間に上記手順によって決められた電圧を印加
する。 同様に、全ての走査線（X1〜Xn）について、以上の手
順を繰り返すと、最初のフィールド期間（f_1st）におけ
る動作が終了する。 同様に２番目以降のフィールド期間についても、全て
の走査線について上記の手順を繰り返すと１つのフレー
ム（F_1st）が終わり、これにより、１つの画面の表示が
行われる。 上記の手順に従い、全面オンの場合のデータ線（Y1）
に印可する電圧波形を求めると、図56の（ｂ）のように
なり、画素（X1、Y1）に印加される電圧波形は、図56の
（ｃ）のようになる。 ここで、上記手順を行う際、１つのフィールド期間に
おけるすべての不一致数を決定するためには、画面に表
示するすべてのデータ（１フレーム期間分の全データ）
が必要になる。 図56のような４ライン同時選択の駆動を行う場合に
は、１フィールド期間毎に１フレーム期間分の全データ
が必要になる。つまり、１フレーム期間中に、計４回、
画像データを全部フレームメモリから読み出すことが必
要になる。 ８ライン同時選択の場合には、１フィールド期間毎に
１フレーム期間分の全データが必要になり、１フレーム
期間中に、計８回、全画像データをフレームメモリから
読み出すことが必要になる。16ライン同時選択の場合に
は、１フレーム期間中に、計16回、全画像データをフレ
ームメモリから読み出すことが必要になる。32ライン同
時選択の場合には、１フレーム期間中に、計32回、全画
像データをフレームメモリから読み出すことが必要にな
る。 直交性を保つ必要から、３ライン同時選択の場合に
は、１フィールド期間毎に１フレーム期間分の全データ
（計４回）必要になり、５〜７ライン同時選択の場合に
は、１フィールド期間毎に１フレーム期間分の全データ
（計８回）が必要になり、９〜15ライン同時選択の場合
には、１フィールド期間毎に１フレーム期間分の全デー
タ（計16回）が必要になり、17〜31ライン同時選択の場
合には、１フィールド期間毎に１フレーム期間分の全デ
ータ（計32回）が必要になることになる。 以上が、MLS駆動法の具体例の説明である。 D.本発明の好ましい態様の特徴 次に、本発明の好ましい態様の特徴を、図１を用いて
概説する。 本発明の好ましい態様の一つ（実施例1,実施例２）
は、図１の（１）で示されるように、フレームメモリへ
のデータ入力の制御に関する。複数のフレームメモリ25
2を設けて、１フレーム毎に入出力を切り替える構成と
したり、一つのフレームメモリを用いる場合には、複数
のデータを同時に書き込むようにする。 また、本発明の好ましい態様の一つ（実施例３）で
は、図１の（２）で示されるように、デコーダ258内の
不一致判定回路を、ROM262で構成する。 また、本発明の好ましい態様の一つ（実施例４）で
は、図１の（３）で示されるように、帰線期間検出回路
272により帰線期間が検出されると、液晶パネル2250の
データ線に加える電圧を固定化する。 また、本発明の好ましい態様の一つ（実施例５）で
は、図１の（４）で示されるように、走査線駆動回路
（Ｘドライバ）2200において、走査線を選択するために
必要なデータと、走査線に供給する電圧を決定するため
に必要なデータとを分離して処理し、走査線駆動回路の
構成を簡素化する。 また、本発明の好ましい態様の一つ（実施例６）で
は、走査電圧パターンを工夫してフリッカー等を防止
し、また、図１の（５）に示すように、走査線駆動回路
（Ｘドライバ）2200とデータ線駆動回路（Ｙドライバ）
との間で走査パターン情報の伝達を行いながら走査電圧
パターンの変更を行い、クロストーク等を防止する。 以下、本発明の実施例について説明する。 （実施例１） 本実施例は、図１に示されるフレームメモリ252に関
する。 （Ａ）データ転送の説明 図57は、１フレーム期間のタイミングチャートを示し
た図である。図中、「YD」は１フレーム期間の開始を示
すフレーム信号であり、「LP」は、１選択期間の開始を
示す選択信号である。 図57の上側には、ライン単位の書き込みデータ（DATA
（LINE））の書き込みタイミングが示され、図57の下側
には、ライン単位の読出しデータ（DATA_O（LINE））の
読出しデータが示されている。 図58は、１選択期間におけるドット単位のデータの転
送タイミングを示した図であり、図57の１選択期間内の
動作を詳細に示している。図57の「LP」信号は、図58の
「LP」信号と同じものである。図58から明らかなよう
に、１選択期間に、走査線１ライン分の表示データ（ｍ
個）を転送する。したがって、１フレーム期間に１画面
分の表示データ（ｎ×ｍ個）を転送することになる。 また、図57から明らかなように、４本の走査線を同時
に駆動する場合には、データ入力速度とデータ出力速度
の比が1:4となる。 （Ｂ）本発明者によって明らかとされた問題点 第１の問題点 従来のマルチプレクス駆動法では、１本の走査線は１
フレーム期間中に１回だけ選択されるため、１つのフレ
ームメモリに通常のリード／ライトを行うだけで十分で
あった。 しかし、MLS駆動の場合、同時に選択する走査線の数
が２本、３本、４本、５本、６本、７本、８本のとき、
１フレーム期間中に全データを読み出す回数はそれぞ
れ、２回、４回、４回、８回、８回、８回、８回であ
る。また、走査線の数が２本、３本、４本、５本、６
本、７本、８本のとき、入力と出力の速度比はそれぞれ
1;1,1:1.3,1:1,1:1.16,1:1.13,1:1.11,1:1となる。 したがって、一つのフレームメモリに対して、入力と
出力を同時に行うと、１フレーム期間中に２回,4回,4
回,8回・・・の全データの読出しを行っているうちに次
のデータが次々に書き込まれ、新旧のデータが混ざるこ
とになる。そして、結果的に、２回,4回,4回,8回・・・
の全データの各読出し毎に、読出したデータの内容が異
なることになる。 第２の問題点 図55で説明したように、ｈ本の走査線を同時に選択す
る場合には、２個,4個,4個,8個,8個,8個,8個,16個・・
・の画像データを同時にフレームメモリから読出し、選
択パターンとの不一致を検出する必要がある。この場
合、同時に読み出されるデータの中に、新旧のデータが
混ざっていると、誤った不一致判定がなされ、その結果
として、例えば、表示画像に局所的に線状の意味のない
模様が現れ、表示品質が著しく低下する。 この様子が図4Bならびに図７に示される。 図4Bは、４本の走査線を同時に選択し、かつ走査線の
総数ｎ＝240の場合の、一つのフレームメモリに対する
リード／ライトの様子を示す。 図4Aに示すように、１つのフレームメモリの内部を、
80本の走査線に対応させてａ部,b部,c部と分けて考え
る。図4Bに示すように、最初のフレーム期間（F_1st）に
おける最初のフィールド期間（f_1st）では、一つ前のフ
レーム期間に属するデータ（旧データであり、図4Bの最
下欄には「０」と表示されている）のみが読み出され
る。２番目のフィールド期間（f_2nd）では、フレームメ
モリのａ部に対応した読出しデータが、今回のフレーム
期間で新たに書き込まれたデータ（新データであり、図
4Bの最下欄には「１」と表示されている）となる。これ
により、新旧データの混在が生じる。 この２番目のフィールド期間（f_2nd）における読出し
アドレスと書き込みアドレスとの関係が図７の左側に示
される。 図７の左側に示されるように、書き込みアドレスと読
み出しアドレスが一致するのは80ラインに相当するアド
レスである。このアドレスは図4Bのα点に相当する。 77ライン、78ライン、79ライン、80ラインに相当する
４つのデータが不一致判定に必要なデータである。この
場合、図７中に明記したように、77ライン、78ライン、
79ラインに相当するデータが新データであり、80ライン
に相当するデータだけが旧データである。つまり、77ラ
イン〜80ラインのデータの中に新旧データが混在する。
この結果、正確な不一致数の判定がなされず、表示に歪
みが生じる。 つまり、メモリの書き込みアドレスが読み出しアドレ
スを追い越す時に、新データと旧データの組が一緒に読
み出され、意味のない表示態様となるのである。 このようなアドレスの追い越しは、160ライン（図4B
のβ点）および240ライン（図4Bのγ点）においても生
じる。 一般的には、ｎラインのデータが書き込まれ、ｎ−３
ライン〜ｎラインのデータが読み出される時に、ｎライ
ンのデータが前のフレームに属するデータであり、ｎ−
３ラインからｎ−１ラインまでのデータが、新たに書き
込まれたデータとなる。 このような問題点が、本発明者の検討によって明らか
となった。 （Ｃ）本実施例の内容 図5Bに示すように、１フレーム分の容量をもつ２個の
フレームメモリ252a,252bを用意し、入力スイッチ2600
と出力スイッチ2610を互いに逆相に、同一周期で、１フ
レーム毎に切り替える構成とする。つまり、ダブルバッ
ファリング形式のデータの読み／書きを行う。 この構成により、不一致数の決定を行う際に、同じフ
レーム期間中に違うフレームの表示データが混在するこ
とがない。従って、不一致数の決定、ひいては表示を正
確に行うことができ、その結果、頻繁に画面が切り替わ
るような表示を行う場合であってもより自然な表示を行
うことができる。すなわち、上述の，の問題点が解
消される。 （実施例２） （Ａ）本実施例の特徴 フレームメモリは高価であるため、必要とされるフレ
ームメモリの容量を減らすことが強く望まれる場合もあ
る。 この場合には、図5Aに示すように、従来どおり１つの
フレームメモリ252を用い、データ書き込み方式を変更
して、上述のの問題、すなわち、不一致判定に必要な
複数のデータ中に、異なるフレーム期間に属するデータ
が混入することに伴う問題のみを解決する。 この場合、上述のの問題は生じるが、静止画や準静
止画の表示の場合には、連続するフレームのデータはほ
ぼ同じであるため、一応の画像形成は可能である。ま
た、動画表示の場合にも、液晶の応答速度は50msec程度
であり、１フレーム期間（16.6msec）の約３倍あるた
め、新旧のフレームに属するデータが混ざったとしても
最低限の表示は可能である。 従来どおり１つのフレームメモリを用い、上述の問題
点を解決するには、図6Bや、図７の右側に示すような
書き込み方式を採用する。 すなわち、図７の右側に示すように、不一致判定に使
用される複数のデータをまとめて、同時に書き込むよう
にする。つまり、図７に示すように、本実施例では、時
刻t8に、77ライン、78ライン、79ライン、80ラインに相
当する４つのデータを同時に書き込む。同時に書き込ま
れるのだから、それらのデータは皆、同じフレーム期間
に属するデータであり、新旧のデータの混入が防止され
る。これにより、歪んだ表示態様の発生を防止できる。 なお、図6Aは、従来技術におけるデータの書き込み方
法を示している。 （Ｂ）液晶表示装置の全体構成 図２に液晶表示装置の全体構成が示される。 モジュールコントローラ2340内のDMA制御回路2344
は、マイクロプロセッサ（MPU）2300からの指示を受け
ると、ビデオRAM（VRAM）2320にアクセスし、システム
バス2420を介して、１フレーム分の画像データを読出
し、その画像データ（DATA）を、クロック信号（XCLK）
と共にデータ線駆動回路に送る働きをする。 データ線駆動回路（図２中で、一点鎖線で囲んで示し
てある）は、制御回路2000,入力バッファ2011,フレーム
メモリ252,出力シフトレジスタ2021,デコーダ258,電圧
セレクタ2100を具備する。 なお、参照番号2400は入力用タッチセンサであり、参
照番号2410はタッチセンサコントロール回路である。入
力用タッチセンサ2400およびタッチセンサコントロール
回路2410は、不要な場合には削除してよい。 また、図１のシステム構成の他に、図3A、図3Bの構成
も採用可能である。図3Aの場合は、制御回路2000,入力
バッファ2011,フレームメモリ252,出力シフトレジスタ2
021,デコーダ258を、MLSデコーダ2500に内蔵した構成と
なっている。図3Bの場合は、MLSデコーダ2500にはデコ
ーダ258のみ内蔵させ、制御回路2000,入力バッファ201
1,フレームメモリ252,出力シフトレジスタ2021はメモリ
回路2510内に内蔵した構成となっている。 （Ｃ）具体的回路構成 図２に示される入力バッファ回路2011ならびにフレー
ムメモリ252の具体的構成が図８に示される。また、図
９および図10は、入力バッファ回路2011の動作を示すタ
イミングチャートである。 図２に示される制御回路2000は、DMA制御回路2344か
ら送られてくるクロック信号を基に、制御信号CLK1〜CL
KmならびにLP1〜LP4を作り、４ライン分の画像データを
入力バッファ回路2011に蓄積させる。 入力バッファ回路2011は、図８に示すように、１ライ
ン分の入力データを蓄えるＤフィリップ・フロップ（DF
F）DF1〜DFmと、４ライン分の表示データを蓄えるDFFの
B1〜B4mから構成されている。 図9,図10に示すように、最初の選択期間（H_1st）は、
CLK1がDF1に入力されると、表示データのX1とY1の交点
の画素に表示されるデータ（DOT1）がDF1に蓄えられ
る。同様にして、CLK2がDF2に入力されると、X1とY2の
交点の画素に表示されるデータ（DOT2）がDF2に蓄えら
れ、CLKmがDFmに入力されると、X1とYmの交点の画素に
表示されるデータ（DOTm）がDFmに蓄えられる。 DF1〜DFmに蓄えられたデータ（LINE1）は、LP1信号に
よってB1、B5、B9、…、B4m−３に移される。 次（２番目）の選択期間のH_2ndは、同様の動作で、X2
とY1〜Ymの交点の画素に表示されるデータ（LINE2）
が、CLK1からCLKmによって、DF1〜DFmに蓄えられる。DF
1〜DFmに蓄えられたデータは、LP2信号によってB2、B
6、B10、…、B4m−２に移される。 その次（３番目）の選択期間のH_3rdは、同様の動作
で、X3とY1〜Ymの交点の画素に表示されるデータ（LINE
3）が、CLK1からCLKmによって、DF1〜DFmに蓄えられ
る。DF1〜DFmに蓄えられたデータは、LP3信号によってB
3、B7、B11、…、B4m−１に移される。 最後（４番目）の選択期間のH_4thは、同様の動作で、
X4とY1〜Ymの交点の画素に表示されるデータ（LINE4）
が、CLK1からCLKmによって、DF1〜DFmに蓄えられる。DF
1〜DFmに蓄えられた画像データは、LP4信号によってB
4、B8、B12、…、B4mに移される。 最初の４ライン分（X1〜X4）の画像データが入力バッ
ファ回路2011に蓄積された後であって次のフィールド期
間までの間に、制御回路2000によってデータ蓄積手段19
のワードラインWL1が選択され、そのデータが、図５のW
L1とBL1からBL4mに接続されたRAMに蓄積される。次の４
ライン分（X5〜X8）以降のデータも同様である。 フレームメモリ252は、通常のCMOSプロセスで作られ
たSRAMで構成される。 すなわち、フレームメモリ252は、ビットライン（B
L）を4m本持ち、ワードライン（WL）をn/4本（整数）持
った構成になっている。RAMの容量は、4m×（n/4）＝ｍ
×ｎ（データ線本数×走査線本数）であり、１フレーム
分の容量をもっている。図８中、フレームメモリ252内
の記号「Ｃ」はメモリセルを表している。なお、SRAMの
代わりに、DRAM、高抵抗RAM、その他データを一時蓄積
できる機能を持った記憶素子を用いてもよい。 制御回路2000によって、ワードライン（WL）単位にデ
ータが読み出され、出力シフトレジスタ2021に出力され
る。このため、同じフレーム期間の連続した４ライン分
のデータが一度に出力されることになる。 出力シフトレジスタ2021は、不一致判定に必要な４画
素のデータをデコーダ258に出力する。 デコーダ258は、図55で説明したように、走査パター
ンと画像データとを比較し、不一致数の検出を行い、デ
ータ線駆動電圧を決定する信号を電圧セレクタ2100に送
る。電圧セレクタ2100は、送られてきた信号に対応する
電圧を選択し、データ線にその電圧を印加する。データ
線駆動電圧波形の一例が図56の（ｂ）に示されている。 走査線駆動回路2200は、図56の（ａ）に示した走査電
圧波形を形成する。 以上説明したように、４ライン同時選択の場合には、
１ライン分＋４ライン分、すなわち計５ライン分の容量
をもつ入力バッファ回路をもてば、従来のタイミングで
読み出しを行っても、ｎラインのデータは、ｎ−３ライ
ンからｎ−１ラインまでのデータと同じタイミングでデ
ータ蓄積手段に書き込まれる。このため、同時に選択さ
れる４ライン中に違うフレームのデータが混ざらない。
また、フレームメモリの容量は、１フレーム分の容量で
済むことになる。 以上、４ラインで説明したが、これに限定されるもの
ではなく、３、５、６、７、８ライン同時選択などの場
合であっても、１ライン分の表示データ容量に同時選択
ライン分の表示データ容量を加えた容量をもつバッファ
手段を持てば、違うフレームのデータが同時選択するラ
イン内に混在することはない。また、このバッファは、
電圧を選択するための不一致数のデータに変換する場合
にも、同時選択ライン分のデータ単位の処理に有用であ
る。 また、単純マトリックス型液晶パネルの例で説明した
が、本発明は、これに限定されるものではなく、MIMパ
ネルやELパネルなどを用いた表示装置にも適用可能であ
る。 以下、実施例２に関する変形例について説明する。 図11に示す変形例は、入力バッファ回路2011を、同時
に選択されるライン分のデータを蓄積する容量をもつシ
フトレジスタで構成するものである。 図11は、入力バッファ回路2011の構成例を示す図であ
る。入力バッファ回路2011は、B1〜B4mまでの4m個（同
時選択ライン数×データ線出力本数個）のDFFによって
構成されている。このDFFは、B1からB4mへシフトするシ
フトレジスタになっており、シフト順は、B1、B5、B9、
…、B4m−３、B2、B6、B10、…、B4m−２、B3、B7、B1
1、…、B4m−１、B4、B8、B12、…、B4mとなっている。
B1〜B4mの出力は、図５のデータ蓄積手段のビットライ
ンBL1〜BL4mにつながっている。 DFFのCLK端子につながっている信号CLKsは、制御回路
2000において、図58のCLKを、データのある部分だけを
マスクして取り出して反転したものである（図12参
照）。図12のタイミングで、DATA信号がB1から入力さ
れ、CLKsによってシフトされ、４ライン分のデータが蓄
積されると、上述の動作でフレームメモリに転送され
る。 本変形例では、すべてのDFFをCLKs同期で動作させる
ため、DFFがｍ個（１ライン分）少なくてすみ、低コス
ト化、省スペース化を図ることができる。 次に、図13に示される変形例について説明する。 図13の変形例は、同時選択ライン分のデータを蓄える
Ｄ型トランスペアレント・ラッチ（DTL）とANDゲートに
よって入力バッファ回路2011を構成した点に特徴があ
る。 DTLは、ラッチ・イネーブル（LE）端子が、High（ア
クティブ）時には、Ｄ端子に接続されているデータをそ
のまま通し、Low（インアクティブ）時には、LE立ち下
がり時のＤ端子（データ）の直前の状態を維持する、ス
ルーラッチとも呼ばれる素子である。 図13の入力バッファ回路は、B1〜B4mまでの4m個（同
時選択ライン数×信号電極出力本数個）のDTLによって
構成されている。この１個づつにANDゲートがついてい
る。一般に、DFFよりも、トランスペアレントラッチDTL
の方が、内部ゲートの数が少ないため、小さい回路構成
である。したがって、DTLにANDゲートが付加しても、DF
Fと同等の大きさにしかならない。このため、回路の大
きさは図11の構成とほぼ同じになり、動作は、実施例１
と同じになる構成にすることが可能である。 図14と図15は、図13の入力バッファ回路の蓄積動作を
説明するタイミングチャート図である。 図14において、最初選択期間（H_1st）では、LP1G信号
だけがHigh（アクティブ）になっている。図13のLP1Gに
つながったANDゲートに入力されるCLK1からCLKmだけ
が、ラッチB1、ラッチB5、…、ラッチB4m−３に入力さ
れる。 つまり、最初の選択期間（H_1st）は、X1とY1〜Ymの交
点の画素に表示されるデータ（LINE1）が、CLK1からCLK
mによって、ラッチB1、ラッチB5、…、ラッチB4m−３に
蓄えられる。 次（２番目）の選択期間（H_2nd）では、LP2G信号だけ
がHigh（アクティブ）になっている。このLP2Gにつなが
ったANDゲートに入力されるCLK1からCLKmだけが、ラッ
チB2、B6、…、B4m−２に入力される。つまり、2Hで
は、X2とY1〜Ymの交点の画素に表示されるデータ（LINE
2）が、CLK1からCLKmによって、B2、B6、…、B4m−２に
蓄えられる。 同様にして、３番目の選択期間（H_3rd）では、X3とY1
〜Ymの交点の画素に表示されるデータ（LINE3）が、CLK
1からCLKmによって、B3、B7、…、B4m−１に蓄えられ
る。 同様にして、４番目の選択期間（H_4th）では、X4とY1
〜Ymの交点の画素に表示されるデータ（LINE4）が、CLK
1からCLKmによって、B4、B8、…、B4mに蓄えられる。 X1からX4までの４ライン分のデータが蓄積されると、
後は図11の構成の場合と同じ動作で、データ蓄積手段に
転送される。同様にして、１フレーム期間にわたり、走
査電極４ライン分のバッファ動作を繰り返す。 次に、図16に示す変形例について説明する。 図16の変形例は、データを並列に入力するものであ
る。図17はデータの蓄積動作を示すタイミングチャート
である。 図16において、フリップフロップDF1とDF2のクロック
入力端子は、共通のクロックCLK1に接続されている。DF
1のデータ端子は、DATA1に接続されており、DF2のデー
タ端子は、DATA2に接続されている。このように、２本
のパラレル入力信号の場合、クロックは、２個のDFFに
１本のクロックが入力され、DFFのDF（奇数）には、DAT
A1が接続され、DFFのDF（偶数）には、DATA2が接続され
ている。図12に示すようにCLK1が入力されると、DATAの
１ドットと２ドットつまり、X1とY1の交点の画素に表示
されるデータとX1とY2の交点の画素に表示されるデータ
が、DF1とDF2に蓄積される。同様にして、CLK1からCLK
（m/2）によって、走査線１ライン分のデータが蓄積さ
れる。 このように、パラレル入力とすることにより、シリア
ル入力を行う図11の構成を採用する場合に比較して、ク
ロックの数が半分（m/2）で済む。このため、消費電力
の低いバッファ手段を構成することができる。 さらに、図18に示すような変形例も考えられる。これ
まで説明した例では、同時選択するライン数についての
制限は無かった。しかし、入力バッファ回路とフレーム
メモリとの間でデータの転送処理を行う場合、同時に選
択される走査線の数によって、その制御の容易性が著し
く異なるということを本発明者は見いだした。そして、
制御の容易性を最適化するためには、2^k（ｋは自然数）
ラインの同時選択とすることが望ましいことがわかっ
た。図18は、同時選択ライン数が2^kラインの制御タイミ
ングの例である。 具体的に考えるため、４ライン同時選択で走査線総数
ｎ＝240の場合を考える。この場合、走査パターンの直
交性の確保のため、必要なフィールド数は４である。こ
のため、１フィールド期間は、（240/4）＝60選択期間
となり、１フレーム期間は（60×４）＝240選択期間と
なる。これは、走査線総数ｎ＝240と同数であり、図２
や図3A,図3Bで示した、MPUや一般的なコントローラから
の入力信号のYD、LP、入力信号のCLKをそのまま出力信
号の制御に使用できることを意味する。 次に、３ライン同時選択で走査線総数ｎ＝240の場合
を考える。この場合も、直交性の確保のため、４フィー
ルド必要になる。このため、１フィールド期間は、（24
0/3）＝80選択期間となり、１フレーム期間は、（80×
４）＝320選択期間となる。このため、４ライン同時選
択の場合よりも１フレーム期間が長くなる。この場合を
図18に示す。 入力が240選択期間の場合であっても、出力が320選択
期間必要になる場合には、フレーム応答やフリッカ等の
防止のため、これらのフレーム期間を一致させ、フレー
ム周波数を同じにする必要がある。このため、出力時の
選択期間を入力時の選択期間よりも短くする必要があ
る。 このため、制御回路20内部に、VCO（電圧制御発信
器）やPLL（フェーズ・ロック・ループ回路）などの回
路を設け、入力信号のCLKよりも高い内部クロックを発
生させ、選択期間の相違を解消させる必要がある。 また、メモリからの読み出しにおいても、書き込みと
読み出しが同期せずに動作するため、データ蓄積手段へ
のデータ入力の制御は複雑なものとなる。非同期の書き
込みと読み出しを実現するためには、単純な１ポートの
RAMを使用できず、書き込みと読み出しを独立に行える
２ポートRAMを使用しなければならない。しかし、２ポ
ートRAMは、１ポートRAMよりも高価で大面積である。こ
のように、４ライン以外の数のライン（例えば、３、５
・・・）を同時に選択する場合には、入力信号をそのま
ま出力の制御には使用できず、制御回路2000が高価なも
のとなってしまう。 しかしながら、２、８、16、32、64など、2^k（ｋは自
然数）のライン数を同時に選択する場合には、４ライン
を同時に選択する場合と同様に、入力の選択期間のタイ
ミングをそのまま出力時の選択期間に使用できる。 ここで、液晶の応答速度が遅ければ、フレーム応答に
よる輝度変化が激しくないが、応答速度が速くなるほど
フレーム応答による輝度変化が激しくなる。従って、応
答速度の速い液晶を用いた場合、同時に選択されるライ
ン数はある程度多く設定することが必要になる、 しかしながら、４から８ライン程度以上の同時選択に
すれば、実質上この輝度変化の影響を抑えることができ
る。一方、あまり多くのラインを同時に選択にすするよ
うにすると、バッファする容量が大きくなり入力信号に
よる出力信号の制御性も悪化する。 従って、フレーム応答による輝度変化の程度、バッフ
ァする容量、入力信号による出力信号の制御性等から総
合的に見ると、４ライン又は８ラインを同時に選択する
場合がもっともコストパフォーマンスがよい。 次に、第３の実施例について説明する。 （実施例３） （Ａ）不一致判定回路の説明 図55を用いて説明したように、複数本の走査線を同時
に選択する駆動方法を用いたマトリクス型表示装置で
は、データ線に供給する電圧を決定するために、画像デ
ータと走査パターンとの間の不一致数の判定を行う必要
がある。 不一致判定回路は、図１や図２に示されるデコーダ25
8内に設けられている。デコーダ258の内部構成を図19に
示す。 デコーダ258は、ラッチ回路261,263、不一致判定回路
262、FS信号とYD信号から走査パターンを割り出すステ
ートカウンタ265を有している。 本発明者の検討によると、不一致判定回路262は、図2
6の回路により構成できることがわかっている。図26の
回路は、図27の右側に示すように、ＶY1、ＶY2、ＶY3、
ＶY4、ＶY5の５つのレベルのデータ線駆動電圧の中か
ら、適切な電位を選択するための演算を行う回路であ
る。つまり、走査パターンと表示パターンの不一致数を
検出し、不一致数が０、１、２、３、４の場合に、それ
ぞれＶY1、ＶY2、ＶY3、ＶY4、ＶY5を選択する信号を発
生させる。 なお、走査線電位は、図27に示すように、VX1（11.30
V），−VX1（−11.30V）,0Vの３つのレベルがある。ま
た、４ラインの場合の走査パターン例を、図28A,図28B
に示す。図示されるように、走査パターンは４行４列の
行列で表され、行が走査線のライン順を示し、列が選択
する順番を表す。不一致判定回路262は４ラインを４回
選択し、表示パターンと走査パターンの不一致数を４回
判定し、データ線の電圧レベルを決定する。 （Ｂ）本発明者によって明らかとされた問題点 図26の回路は、排他的論理和（EX_OR）と加算回路（A
DDER）とを用いて不一致数を判定する回路である。つま
り、図26の回路は、不一致数を検出するための４個のEX
_ORゲートと、ADDER回路に使用する６個のEX_ORゲート
と、５個のANDゲートと、５個の３入力NANDゲートと、
３個のインバータとによって構成されている。 しかし、この構成では回路規模が大きくなる課題を有
している。例えば、図26から明らかなように、各ゲート
間をつなぐ配線はかなり複雑であり、また、加算（ADDE
R）回路が必要なため回路が大きなものとなる。 さらに同時選択ライン数が増加すると、複雑さが増
し、特にADDER回路は、同時選択する走査線数のほぼ２
乗に比例して回路が大きくなる。 このような回路規模の増大は、不一致判定回路をデー
タ線駆動回路に内蔵した構成（図２の構成）を採用する
場合に、特に、深刻な問題となる。 （Ｃ）本実施例の特徴 そこで、本実施例では、不一致検出回路を、読み出し
専用メモリ（ROM）によって構成する。 （Ｄ）本実施例の具体的内容 ４ライン同時選択の場合を例にして、以下、説明す
る。 図20に、システム構成を示す。不一致判定回路262を
内蔵するデコーダ258は、図29に示すように、フレーム
メモリ252とレベルシフタ259との間に位置している。 図21は、データ線駆動回路内に内蔵する１出力あたり
の不一致数判定回路の回路構成を示したブロック図であ
る。不一致数判定回路は、第１のROM回路１、第２のROM
回路２、第３のROM回路３、第４のROM回路４、第５のRO
M回路５と、プリチャージ（PC）回路６〜10を有してい
る。PC回路6,7,9,10は同じ構成であるが、PC回路８は構
成が少し異なり、入出力端子の数が１つになっている。 不一致数判定回路への入力信号は、４個の走査パター
ンを区別するためのパターン識別信号F1、F2と、フレー
ムメモリから読み出したデータ信号data1からdata4と、
プリチャージ信号PC、表示のオン、オフを反転する信号
FRである。 これら入力信号は、各々インバータを介して、正転信
号と反転信号の両方がROM1〜５回路１〜５に共通に入力
される。ただし、FR端子には、正転信号だけが入力され
る。 PC1〜５回路６〜10の出力信号sw1〜sw5は、図20のレ
ベルシフタ259を介し、電圧セレクタ260の制御端子に接
続されている。出力信号sw1〜sw5のいずれか１つがHigh
の時、電圧セレクタ内で対応する電圧レベルＶY1〜ＶY5
の１つが選択され、データ線に印加される。 図22は、図21のROM5回路５を模式的に表した図であ
り、Ｎチャンネル・トランジスタ（以降Nch・Tr）を白
丸（○）で示している。 図22の左側において、通常のCMOSトランジスタ記号と
対応して示しているように、ゲートは（a,c）と表記さ
れ、ドレインは（ｂ）と表記され、ソースは（ｄ）と表
記され、サブストレート（Vss＝GND）と表記されてい
る。 なお、ROM回路は、すべてNch・Trで論理を構成してい
る。これは、Ｐチャンネル・トランジスタ（以降Pch・T
r）だけの論理構成も可能であるが、同じトランジスタ
の駆動能力を実現する場合、Ｎチャネルトランジスタの
移動度はＰチャネルトランジスタの移動度の約３倍であ
るため、同じ能力のトランジスタを作成する場合には、
Ｎチャンネルトランジスタで作った方が1/3以下に小さ
くできるためである。 図22において、XPC信号（PCの反転信号である）によ
って駆動されるNch・Trは、プリチャージ時においてVdd
（5v）とVss（GND）電位とがショート状態になることを
防止している。 次に、入力信号からデコード演算により出力信号が生
成される過程を説明する。 不一致判定回路の出力線（縦の線）は、あらかじめプ
リチャージ（PC信号）によりHighになっている。入力線
（横の線）から入力される入力信号によって、一本の縦
の線に直列接続されている全てのNch・Trがオンする
と、その縦の線の電位はVssとなり、出力はLowに変化す
る。 例えば、走査パターンとして図28Aのパターンを採用
しているとする。 XPCがHighで、data1〜data4がすべてHighならば、ROM
5回路の１列目のNch・Trがすべてオンし、Vssにつなが
りLowを出力する。他の列は、オンしていないNch・Trが
あり、Vssにはつながらず、Highのままである。 このように、Nch・Trをどこに置くかによって、出力
を選択することができる。つまり、Nch・Trの配置によ
って、入力信号をデコードし、選択電圧データへと変換
することが可能である。 ここでROM回路５は、走査パターンと表示データとの
不一致数が４、つまりすべて違う場合だけを担当するRO
Mである。このため、４回違う走査パターンが印加され
るとしても、トータルの出力回数は４回のみである。こ
のため、ROM回路５は、４列の構成で十分である。 他のROM回路も同様にして、出力する場合の数により
構成を決める。例えば、ROM回路１、ROM回路２、ROM回
路３、ROM回路４は、各々４、９、16、９列の構成でよ
い。 走査電圧パターンを例えば、図28Aから図28Bに変化さ
せた場合には、これに対応させてNch・Trの配置を変え
ればよい。そのような配置の変更は、ROM製造のための
マスクの変更で容易に行える。 図23は、図21のPC回路10の内部の回路構成を示した図
である。FR信号に接続されたインバータ303と２個のNch
・Tr301、302とによって、入出力端子IN1とIN2を選択で
きる構成になっている。 FR信号がHighの場合、端子IN1に入力している信号が
選択され、Lowの場合には端子IN2に入力している信号が
選択される。 Pch・Tr304は、PC信号を受け、端子IN1、もしくは端
子IN2に接続されているROM回路をプリチャージする働き
をする。 また、出力用にPch・Tr305とインバータ306がある。P
ch・Tr305は、出力を安定させるためにある。 ここで、図21のPC回路８は、電圧レベルＶY3（例え
ば、グランド）を選択するだけでよいため、FR信号によ
って入力信号を選択しなくてもよい。このため、入力選
択のためのNch・Tr301、302が無い構成になっており、
プリチャージするPch・Tr304のソースにそのまま接続さ
れている構成になっている。 図24は、不一致数判定回路の動作を説明するためのタ
イミングチャートである。この図により、入力信号data
1〜data4、パターン識別信号PD0,PD1、１選択期間信号L
P、プリチャージ信号PC、反転信号FR、フレームメモリ
のW/R（Highで書き込み、Lowで読み出し）の各信号の相
関関係が明らかとされる。 図21〜図24を参照して回路の動作を説明する。 LP（１選択期間）信号を基準に説明する。LP立ち下が
り後、フレームメモリにデータが書き込まれるライト期
間の後、フレームメモリから同時選択ライン分のデータ
が読み出されるリード期間がある。このリード期間内に
出力データdata1〜data4、FR信号、PD0,PD1信号が確定
する。この確定前のデータを消去してリセットするため
に、確定前から確定後に移行するタイミングでPC（プリ
チャージ）信号がLowになる。このPC信号に従い、PC回
路６〜10内のPch・Trがオンし、ROM回路１〜５内のNch
・Trがプリチャージされ、High（Vdd）に引き上げられ
る。この後、データdata1〜data4と、パターン識別信号
PD0,PD1とがROM1〜５でデコードされ、この結果、デー
タ線に印加する電圧レベルを選択する信号（sw1からsw
5）が決定される。 ここで、従来の一般的なROMは、プリチャージ用のPch
・TrがすべてのNch・Trの列毎に必要である。しかし、
不一致数判定回路に用いるROM回路では、図22で説明し
たように、すべての列の出力が同時に変化することはあ
りえない。このため、プリチャージ用のPch・Trは、各R
OM回路に１個あればよい。つまり、各ROM回路に１個づ
つあるPC回路に１個あれば、十分にプリチャージ動作を
行うことができる。このため、本発明では、PC回路内に
１個あるだけである。本発明では、面積比でNchトラン
ジスタよりも大きなPchトランジスタの数をさらに減ら
し、より小型な回路を実現できている。 以上のように、Nch・Trだけで構成すること、出力の
場合の数により小さくすること、を備えたROM回路と、
プリチャージ用のPch・Trを１個にするPC回路によっ
て、従来のゲート構成の回路より面積が40％小さくなる
ことを確認している。 以上の説明では、４ライン同時選択について説明した
が、同時選択ライン数が増加、減少した場合には、ROM
回路内部の行列の数を増加、減少させれば対応できる。
同時選択が４ライン以上の場合、同時選択ライン数より
も、走査パターン識別信号（PD0,PD1）は非常に少なく
なる。例えば32ラインの場合、従来では32本必要な線
が、走査パターン識別信号とすると５本で済む。このた
め配線が減少する。 次に、実施例３に関する変形例について、図25を用い
て説明する。 図25の変形例は、図21に示した不一致数判定回路内の
プリチャージ（PC）信号を遅延線（ポリシリコン線）に
よって伝え、低消費電力化するものである。 図21のPC信号により、Pch・Trがオンし、Nch・Trのド
レインがチャージアップされる。RAM内蔵データ線駆動
回路は、不一致数判定回路をデータ線を駆動する出力本
の数持っている。このため、プリチャージにより一斉に
出力本数分のNch・Trがチャージアップされ、大きな電
流が流れる。しかし、このプリチャージ信号を不一致数
判定回路すべてに伝えるデータ線に遅延線を用いること
で、一斉にチャージアップせず、遅延時間に平均的に電
流を流すことで、大きな突入電流が流れることを防止
し、より低消費電力なデータ線駆動回路を実現すること
ができる。 すなわち、図25に示すように、プリチャージ信号の信
号線501,502をポリシリコンで形成することで、低消費
電力化を達成できる。また、プリチャージ用の配線を遅
延線にすることで、突入電流を平均化し、低消費電力を
不一致数判定回路とすることもできる。 次に、第４の実施例について説明する。 （実施例４） （Ａ）本実施例の特徴 本実施例は、データ線駆動回路内部に、外部入力で、
データ線に出力するすべての電圧レベルを同じにする電
圧オフ回路を備えたことを特徴とする。 また、データ線駆動回路内部に帰線期間検出回路を持
ち、帰線期間検出回路からの帰線期間信号によっても、
あるいは外部入力によっても、データ線に出力するすべ
ての電圧レベルを同じにすることができるようにしたこ
とを特徴とするものである。 （Ｂ）本発明者によって明らかとされた問題点 液晶表示装置が動作状態にあっても、表示に必要のな
い期間が存在することがある。 例えば、CRTの帰線期間に対応する期間、一つのフレ
ーム期間と次のフレーム期間との間の期間、一つのフィ
ールド期間と次の一つのフィールド期間との間の期間、
タッチセンサとのインタフェースをとる期間等がある。
これらの期間をブランク期間ということにする。そし
て、これらの期間を代表して適宜、帰線期間ということ
もある。 この帰線期間（ブランク期間）中に、上述のデコーダ
258を通常に動作させておくと、この期間に表示パネル
の液晶に種々の電圧が印加され、クロストーク等が発生
し、表示に影響をおよぼす。 以下、具体的に説明する。 通常、コントローラ等から送られてくる液晶駆動用信
号の選択期間信号LPの１フレーム間の数は、図40に示す
ように、実際の表示を行う選択期間の数より多い。図で
は、例として240本の走査線を持った表示パネルを４ラ
イン同時選択するマルチライン駆動を行う場合を示した
ものである。４ライン同時選択で、240ラインの走査線
の表示装置を表示するためには、240/4＝60選択期間
で、１回の全面走査が終わる。これを１フィールドとす
る。４ラインすべての画素を独立に表示するためには、
少なくても４フィールド必要である。従って表示には、
60×４フィールド＝240選択期間必要である。 ところが、図40に示すように、１フレーム期間の選択
期間の数は245となっており、表示に必要な選択期間（2
40）よりも多い数になっている。 これは、CRT等の別のタイプの表示装置と表示制御を
共通にすることを目的として、CRT上の走査が終了し初
期の走査線に戻るための期間（帰線期間）分に対応さ
せ、選択期間を追加しているためである。 また、表示を行うコントロール時、表示データを作る
CPUなどと表示データの入出力の調整上、選択期間の数
が多くなることもある。上述の帰線期間は、パネルの表
示には必要の無い期間であり、この間に表示パネルの液
晶に印加される電圧は、表示に悪影響を及ぼす。 従来のMPX駆動では、帰線期間の走査線の電位が非選
択つまり、ゼロ電位になっていれば、データ線がＶMY
1、ＶMY2のどちらの電位になっていても、液晶にかかる
実効電圧が同じであるため、コントラストを低下させる
（ON/OFFの電圧比を低下させる）ものの、選択電位によ
って大きく表示が異なることは無い。 しかし、マルチライン駆動を行う場合、MPX駆動に対
して、データ線の選択電位が大きく、選択する電位の数
も多い。つまり、同時に選択する走査線の本数が、ｈ本
（ｈは整数）とするとｈ＋１の電圧レベルがデータ線側
に必要になる。このため、帰線期間にデータ線が選択す
る電位によって、表示が大きく異なる。 例えば、隣のデータ線と違う選択電位が帰線期間にデ
ータ線に印加されると、クロストークのように見える。
従来のMPX駆動とは違い、たとえ全体（245H）の僅かな
期間（5H）であっても、はっきり表示に悪影響を及ぼ
し、クロストークとして観測できる課題があることを本
出願人は発見した。 つまり、従来のMPX駆動では、帰線期間の走査線の電
位が非選択つまり、ゼロ電位になっていれば、図39Aに
示すように、データ線がＶMY1、ＶMY2のどちらの電位に
なっていても、液晶にかかる実効電圧が同じである。し
たがって、コントラストは低下するものの、選択電位に
よって大きく表示が異なることは無い。 しかし、マルチライン駆動を行う場合は、図39Bに示
すように、MPX駆動に対してデータ線の選択電位の絶対
値が大きく、かつ選択する電位の数も多い。このため、
帰線期間にデータ線が選択する電位によって、表示が大
きく異なる。 例えば、隣のデータ線と違う選択電位が帰線期間にデ
ータ線に印加されると、クロストークのように見える。
従来のMPX駆動とは違い、たとえ全体（245H）の僅かな
期間（5H）であっても、はっきり表示に悪影響を及ぼ
し、クロストークとして観測できることがわかった。 （Ｃ）本実施例の内容 図29に本実施例のデータ線駆動回路の全体構成を示
す。 図29の構成の特徴は、ディスプレイオフ（DSP_OFF）
信号をデコーダ258に入力し、帰線期間において、デー
タ線に印加する電圧を一定にすることである。データ線
に印加する電圧を一定にするために、デコーダ258内に
電圧オフ回路266が設けられている。 まず、ディスプレイオフ（DSP_OFF）信号を、帰線期
間検出回路を介することなく、直接的に電圧オフ回路26
6に入力する場合について説明する。この場合、図29の
スイッチ8000は、（ａ）側に切り替えられる。図２に示
されるモジュールコントローラ2340がディスプレイオフ
（DSP_OFF）信号を生成し、このディスプレイオフ（DSP
_OFF）信号が電圧オフ回路266に直接に入力される。 電圧オフ回路の構成について説明する。 図30A,図30Bは、１出力に対応する電圧オフ回路の回
路構成の例である。仮に160出力ならば、図30A,図30Bの
回路が並列に160個並ぶことになる。 図30Aは４ライン同時選択の場合、図30Bは、３ライン
同時の場合の電圧オフ回路を示す。 図30Aに示すように、４ライン同時選択の場合、不一
致数判定回路から５レベルの電位（ＶY1〜ＶY5）を選択
する信号sw1〜sw5が出力され、電圧オフ回路に入力され
る。つまり、sw1、sw2、sw4、sw5の各信号はANDゲート2
700,2710,2730,2740にそれぞれ入力される。また、SW3
信号は、オアゲート2720に入力される。 一方、外部信号DSP_OFFが、ANDゲート2700,2710,273
0,2740に共通に入力される。また、オアゲート2720に
は、DSP_OFF信号の反転信号が入力されている。 つまり、DSP_OFF信号がHighならば、sw1〜sw5信号は
そのまま出力されるが、DSP_OFF信号がLowならば、sw3
信号だけがHighになる。このため、DSP_OFF信号をLowに
することで、Highになったsw3に接続されている電圧セ
レクタによって、データ線にＶY3（図39B参照）が印可
される。 ４ライン同時選択の場合は、走査線の非選択レベルの
ゼロ電位と同じVx3が帰線期間にデータ線に印加される
ことで、液晶に電圧が印加されず、クロストークを防止
できる。 ４ラインなど偶数の同時選択ラインの場合には、走査
線側の非選択レベルと同じ電位をデータ線側でも選択可
能であり、この電位を帰線期間にデータ線が選択するこ
とが望ましい。しかし、３、５、７ライン同時選択など
奇数のライン数の場合には、走査線の非選択レベルと同
じ電位レベルが、通常データ線の電圧レベルにはない。
この場合の対応策として、以下の２つの方法がある。 １）走査側の非選択レベルをデータ線駆動回路に入力
し、帰線期間に非選択レベルをデータ線が選択する。 ２）走査側の非選択レベルに最も近い電位レベルを、帰
線期間にデータ線が選択する。 ３ライン同時選択で１）の方法を実現するには、図30
Aに示される４ライン選択用回路のsw3信号（ＶY3に対応
する選択信号）をHighにし、かつデータ線駆動電位ＶY
1、ＶY2を３ライン時の電圧に変更し、ＶY4、ＶY5を３
ライン時のＶY3、ＶY4に変更すればよい。 一方、２）の方法を実現するには、図30Bの回路図を
採用する。これは、４つある電圧レベル（ＶY1、ＶY2、
ＶY3、ＶY4）のＶY2を、帰線期間において選択する回路
になっている。 以上示したように、奇数の同時選択の場合にも、クロ
ストークを無くすことができる。 次に、図29において、ディスプレイオフ（DSP_OFF）
信号を帰線期間検出回路272を介して電圧オフ回路266に
入力する場合について説明する。 この場合は、図29のスイッチ8000は（ｂ）側に切り替
えられ、ディスプレイオフ（DSP_OFF）信号は帰線期間
検出回路272に入力される。 帰線期間検出回路272は、図31に示すように、フレー
ム信号YDとフィールド信号FSと外部入力のDSP_OFF信号
を入力とする。帰線期間検出回路272は、仮に、外部入
力のDSP_OFF信号がない場合でも、自分でDSP_OFF信号に
相当する信号を生成する機能をもつ。 図31は、帰線期間検出回路272の回路構成例を示す図
であり、図32は帰線期間検出回路272の動作を示すタイ
ミングチャートである。 帰線期間検出回路272は、FS信号をカウントし、YDに
よってリセットされる３ビットのカウンタになってい
る。４ライン同時選択の場合、４フィールドが表示に必
要である。 FS信号によって、各フィールドが区別されているた
め、カウンタの最終３ビットの出力Q3がHighとなる期間
が帰線期間となる。このカウンタ出力Q3と外部入力のDS
P_OFFのNORをとることで、外部入力も可能であり、しか
も、帰線期間をコントローラ等の外部装置で作る必要も
ないデータ線駆動回路とすることができる。 図31の帰線期間検出回路272を用いる場合には、NORゲ
ート2830がHighの時、データ線駆動電圧としてＶY3を選
択するようにする。 帰線期間検出回路272は、YDとFSとDSP_OFF信号が入力
されていれば動作するため、RAMを搭載しているデータ
線駆動回路だけでなく、外部からデータを逐次入力する
タイプのデータ線駆動回路にも適用可能である。 次に、実施例４に関する変形例について説明する。 図33は、帰線期間検出回路272の他の構成例を示す図
であり、帰線期間検出回路がより小型化されている。 図33の構成では、帰線期間検出回路272は、リセット
付きＤフリップ・フロップ（DFR）３個で構成されてい
る。 また、図34に示すように、帰線期間検出回路272は、
行アドレスレジスタ257のアドレス値のデコードによっ
て帰線期間を検出する構成とすることができる。この場
合の帰線期間検出回路272は、図35に示すように、行ア
ドレスレジスタ257からアドレス信号（RA信号）を受け
取り、デコーダ2850によって、帰線期間の241Hから245H
までを検出する。アドレス信号（RA信号）は、８ビット
（RA1〜RA7）ある。このうち、上位４ビットのANDをと
ることで、０から始まるアドレス値の240（241H期間）
以上を検出できる。また、４入力ANDゲート１個で構成
できるため回路をコンパクト化できる。 また、図36に示すように、不一致数検出回路と電圧オ
フ回路の機能をまとめた電圧決定回路267によって、帰
線期間の電圧を一定レベルにする構成とすることもでき
る。 図37は、４ライン同時選択の場合のゲート構成とした
電圧決定回路267の回路図である。 走査パターン発生回路91において、C1〜C4の走査パタ
ーン信号のレベルが決められる。４つのEX_ORゲート92
〜95によって、フレームメモリから出力される４ライン
分の画像データと走査パターンとの不一致を検出し、ア
ダー回路96で３ビット（D2、D1、D0）の不一致数へと変
換される。この３ビットの不一致数は、デコード回路97
において、５レベルの電位（ＶY1〜ＶY5）を選択する信
号sw1〜sw5にデコードされる。このデコード回路97に
は、D_OFF信号が入力されており、この信号がLowの場合
には、信号sw3だけがHighになりＶY3が選択される。D_O
FF信号がHighの場合には、検出した不一致数に応じた電
圧レベルが選択される。 また、実施例３で説明したように、電圧決定回路267
をROMにより構成することも可能である。 図38は、電圧決定回路267の構成を示している。 電圧決定回路267は、ROM601〜605をPC回路606〜610に
よって構成されている。この構成の詳細は、図21,図22
を用いて先に説明してあるので省略する。 このROM回路601〜605に、ディスプレイオフ信号（D_O
FF信号）を入力し、D_OFF信号がLowの場合は、ＶY3を選
択し、D_OFF信号がHighの場合は、不一致数によって電
圧を決定するようにする。 D_OFF信号がLowの場合には、D_OFF信号に接続された
Ｎチャンネルトランジスタがすべてオフし、ROM回路の
出力はHighとなり、Vx5は選択されない。 なお、ROM603だけがD_OFF信号のレベルがLowの場合、
通常の出力を遮断し、Vss（Low）につながる経路を作る
ことにより、Lowレベルの出力もできる。 以上説明したように、本実施例によれば、マルチライ
ン駆動方法を採用する場合でも、データ線駆動電圧の電
圧レベルをすべて同じにすることにより、クロストーク
を無くすことができる。 次に、第５の実施例について説明する。 （実施例５） （Ａ）本実施例の特徴 本実施例は、走査線駆動回路（Ｘドライバ）に関す
る。本実施例によれば、高周波クロックを必要とせずに
低消費電力で動作し、かつ、シフトレジスタの段数をm/
h（ｍは走査出力の数、ｈは同時選択される走査線の
数）とし、より低消費電力で、小型にした走査線駆動回
路（Ｘドライバ）を提供することができる。 （Ｂ）本発明者によって明らかとされた問題点 図59は本発明者によって本発明前に検討された走査線
駆動回路（Ｘドライバ）の構成を示す図である。 図59に示されるように、走査線駆動回路（Ｘドライ
バ）は、例えば、３つのICチップ9000,9010,9020を縦列
接続（カスケード接続）して構成される。ICチップ9000
が先頭チップであり、ICチップ9010,9020が従属チップ
である。図中、FSはキャリー信号を出力する端子であ
り、FSIはキャリー信号を受ける端子である。ICチップ9
020から出力されるキャリー信号は先頭チップ9000に帰
還されるようになっている。 ２本の走査線を同時に駆動する場合の、ICチップ9000
の内部構成例を図51に示す。図51に記載されるように、
走査線駆動回路を構成するICチップは、コード発生部12
01と、第１のシフトレジスタ1202と、第２のシフトレジ
スタ1203と、レベルシフタ1204と、デコーダ1205と、電
圧セレクタ1206とを有する。 走査線の駆動電圧は、例えば、選択時には「＋V1」あ
るいは「−V1」であり、非選択時には「０」であり、よ
って合計で３レベルである。なお、「V1」、「−V1」は
図39Bの「Vx1」「−Vx1」と同じ意味である。したがっ
て、これら３レベルの中から一つを選ぶためには、２ビ
ットの制御情報が必要であり、これに対応させて、図51
では２段のシフトレジスタ1202,1203が設けられてい
る。 また、走査線はX1〜Xnまでｎ本あるため、シフトレジ
スタ1202,1203のそれぞれのビット数はｎビットであ
る。例えば、一つのICチップが担当する走査線の総数が
120本ならば、シフトレジスタ1202,1203のビット数は12
0ビットである。 また、４ライン同時駆動の場合のICチップの構成は、
例えば、図52のようになり、同時に駆動する走査線の本
数が増えれば増えるほど、シフトレジスタの容量が増大
する。 （Ｃ）本実施例の内容 図41は、液晶表示装置の全体構成を示す図である。本
実施例の走査線駆動回路2200では、従来と異なり、１つ
のシフトレジスタ102のみでよい。しかも、シフトレジ
スタ102のビット数は、n/h（ｎは走査線の総数であり、
ｈは同時に駆動する走査線の数である）でよく、従来に
比べて格段に回路構成が簡素化される。 これは、走査線を選択するために必要なデータと、走
査線に供給する電圧を決定するために必要なデータとを
分離して処理するようにした結果である。 つまり、従来は、何本目の走査線を駆動するかという
情報と、どのような駆動電位で駆動するかという情報を
まとめてシフトレジスタに記憶させていた。 これに対し、本実施例は、MLS駆動が隣接するｈ本の
走査線群を順番に駆動することに着目し、ｈ本の走査線
群を一本の走査線として考える。このように考えると、
駆動する走査線を指定するための情報を格納するシフト
レジスタのビット数はn/h（ｎは走査線の総数であり、
ｈは同時に駆動する走査線の数である）で足りる。 一方、駆動電圧を指定するデータは、コード発生部か
ら簡単に生成することができ、そして、その駆動電圧を
指定するデータと走査線を指定するためのデータとをデ
コーダに入力してデコードすれば、従来と同様な走査線
制御信号を生成できる。デコーダは図51に示すように従
来から存在するものを少し改良すれば足り、よって、シ
フトレジスタのビット数を削減した分だけ、回路の簡素
化が図れる。 つまり、図41に示すように、シフトレジスタ102から
出力されるデータは４本の走査線が組になっている１グ
ループを順に選択するための選択データであり、一方、
選択された１グループの４本の走査線について、電圧出
力のV1を選択するか、−V1を選択するかのデータD0〜D3
は、デコーダ103にパラレルに入力する。この構成によ
って、シフトレジスタのビット数を30ビットとしてい
る。よって、消費電力が減少し、回路規模も小さくでき
る。 （Ｄ）本実施例の具体的な回路構成 ４ラインの走査線を同時に選択し、１個のICチップで
120本の走査線を駆動する場合について、具体的に説明
する。 図42は図41の走査線駆動回路2200の具体的な回路図で
ある。コード発生部101は、YD信号でリセットされ、選
択パルスLPをカウントするカウンタ201と、カウンタ201
のアドレスとFR信号によってデータD0、D1、D2、D3を出
力するROMで構成されるパターンデコーダ202と、このデ
ータをラッチするラッチ203と、LP信号をクロックとし
て動作するバッファ用インバータ204、205と、先頭チッ
プ識別信号MS,YD信号および,FSI信号からシフトレジス
タに入力するためのデータSDを生成する回路206と、遅
延線207とによって構成されている。 次に、デコーダ103,レベルシフタ104,電圧セレクタ10
5について説明する。図42に示される回路は、先頭の４
走査線（X1,X2,X3、X4）に出力する回路を示したもので
ある。 シフトレジスタの先頭の出力をSH1とする。このSH1
は、各デコーダに共通に入力される。データD1、D2、D
3、D4は、デコーダ103に入力される。強制的に電圧を０
電位にするためのDOFF信号も、デコーダ103に入力され
ている。 デコーダ103によってデータ（D0、D1、D2、D3）がデ
コードされ各電圧のスイッチ信号になった後、レベルシ
フタ104、電圧セレクタ105によって＋Vx1,0,−Vx1が選
択され各々X1,X2,X3,X4に出力される。 ロジック動作をまとめて示すと、SH1は、Y1からY4が
選択されているか（High）、非選択か（Low）を示して
いる信号である。SH1がLowの場合には、D0からD3の信号
のHigh、Lowに関わりなく、Y1からY4の出力電位が決定
する。例えば、D0がHighの場合は、Y1は、V1を、D0がLo
wの場合には、−V1を出力する。同様に、各々D1からD3
に応じて、Y2からY4の電圧が決定される。 図43は、４ラインの走査線を同時に選択する場合のタ
イミングチャートである。 １フレーム期間を240走査期間（LP）とする。この場
合、図59で示したICチップは２個、カスケード接続され
ている。先頭チップにYD信号が入力されると、SH1信号
が最初に1LP期間だけHighになる。 シフトレジスタ102によって、1LP毎にデータがシフト
されていく。240本の走査線を、１回、全部走査し終わ
るためには60個の選択パルスLPが必要であり、これを１
フィールドとする。 １フィールドの走査が終了すると、カスケード接続さ
れた従属チップのFS信号が、先頭チップのFSI信号とし
て図43に示すように入力される。このことで、再びSH1
信号がHighになり、再び４本ずつの走査線が順に選択さ
れる動作が始まる。 以上のようにして２フィールド、３フィールド、４フ
ィールドと選択され１フレームの動作を終了する。１フ
レーム以降の動作は、以上説明した動作のくり返しとな
る。 以上、４本の走査線を同時に選択する場合を説明した
が、本発明は、これに限定されるものではなく、２本の
同時選択の場合には、シフトレジスタは、60段、８本の
同時選択の場合には、15段として構成できる。同時選択
する走査線の数が２本以上のものに適用できることは明
白である。 次に、実施例５に関する変形例について説明する。 図44は変形例の構成を示す。図41では、レベルシフタ
104が、デコーダ103の後段にあった。図44では、レベル
シフタ503の後段に、デコーダ504がある構成としてい
る。 レベルシフタ503への入力は、シフトレジスタ502の出
力（SH1〜SH30）の30個信号と、コード発生部501からの
データ（D0〜D3）の４個の信号になる。このため、レベ
ルシフタのビット数の総計は、34ビットで済む。図41で
は120×３＝360ビットのレベルシフタが必要であるた
め、さらに回路の簡素化が可能である。 図45は、他の変形例の構成を示す。 図45では、コード発生部601の内部を、レジスタコン
トローラ601とパターンデコーダ602とに分けている。 パターンデコーダ602は、走査電圧パターンデータPD
1,PD0を入力する入力端子を有している。 走査パターンデータPD1,PD0はデータ線駆動回路（Ｙ
ドライバ）2100から送られてくる。 データ線駆動回路（Ｙドライバ）2100の不一致検出回
路において、使用するパターンの変更を行った場合で
も、その走査電圧パターンの変更がパターンデータPD1,
PD0として走査線駆動回路（Ｘドライバ）に通知される
ため、走査線駆動回路（Ｘドライバ）の回路構成を変更
をしなくても、データ線駆動回路（Ｙドライバ）2100に
おいて使用される走査パターンに対応して、列パターン
の出力の順番の変更が可能である。このことについて
は、後述する実施例６において、詳しく述べる。 また、パターンデコーダ202の前段に必要であったカ
ウンタ201が不要になり、パターンデコーダ自身も、例
えば240個の選択パルスLPを数える必要が無くなり、４
つのパターンのみを区別できればよいため小型になり、
液晶駆動装置をさらに小型化できる利点がある． 図46、図47にパターンデコーダ602の回路例を示す。
また、図48A,48Bに、走査パターンを模式的に示す。 図46のパターンデコーダ602は、図48Aの走査電圧パタ
ーンをデコードし、図47のパターンデコーダ602は、図4
8Bの走査電圧パターンをデコードするものである。 図48Aの走査電圧パターンを用いて表示を行う場合を
説明する。図48Aの走査電圧パターンは、選択される４
本の走査線の選択電圧を模式的に示したものであり
「＋」は「V1」を、「−」は「−V1」を意味する。 例えば、１フィールド目に選択する走査線は、すべて
V1を選択する。２フィールド目に選択する１、２本目
は、V1を３、４本目は、−V1を選択する。 しかし、このように１フィールド分すべて同じパター
ンで選択し、表示を行うとクロストークや、フリッカの
原因になることが解っている。このため、１フィールド
目から始まり、順に４フィールド目のパターンになる表
示を１から16ラインの走査線に適用し、２フィールド目
から始まり、順に３、４、１フィールド目のパターンに
なる表示を次の17から32ラインの走査線に適用するよう
な出力電圧パターンで表示する場合がある。 この場合には、１から16ラインは、最初の４個の選択
パルスLPで選択され、17から32ラインは、次の４個のLP
で選択されるため、図46のパターンデコーダの入力端子
PD1,PD0に、4LP毎にパターンを区別する信号を入力する
だけで、以上に説明した表示が可能になる。 図48Bの走査電圧パターンに変更したい場合には、図4
7に示すようにパターンデコーダのANDゲートの入力を変
更するだけで簡単に変更可能である。また、FR信号によ
って、「V1」と「−V1」を交互に選択する交流駆動も可
能である。 以上、ゲート回路によるパターンデコーダ回路を説明
したが、ROMによって構成しても同様の効果がある。 図49は他の変形例を示す。 図49の変形例は、図45に示すレジスタコントローラ60
1の内部構成を示す回路図である。また、図50は、図45
の回路の動作を示すタイミングチャートである。 １フレーム期間が選択パルス（LP）240個分に相当す
る場合には、図43で示したように、正常に１フレーム期
間に各走査線が４回選択され、電圧V1か、０か、−V1が
印加される。しかし、帰線期間を含む場合（図50の１フ
レームが245個のLPに相当する場合）には、表示が乱れ
てしまう。 これは、帰線期間中でもカウンタのカウントが進行
し、走査線の選択動作が再開されるために、不要な電圧
が液晶表示パネルに印加されるためである。この表示を
正常にするためには、帰線期間中は、外部から強制的に
DOFF信号を入力し、SD信号の電位を0Vとする必要があ
る。 図49では、外部から強制的にDOFF信号を入力する手間
を省くため、帰線期間処理回路1001を付加している。 図49の帰線期間処理回路1001の動作を、図50のタイミ
ングチャートを用いて説明する。図50では、駆動する走
査線の本数を240本とし、１フレーム期間を選択パルス
（LP）245個分に相当する期間とし、帰線期間を選択パ
ルス（LP）５個分に相当する期間としている。 走査線の総数が240本であるため、120個の出力をもつ
ICチップを２個カスケード接続する。この先頭チップの
FSI、FSなどの変化のタイミングが図50に示されてい
る。 まず、YD信号が入力されると、図示されていないLP信
号によって走査が始まる。30LPまでで、先頭チップの12
0出力の走査を終え、ハイレベルのFS信号がカスケード
接続されている従属チップに入力される。従属チップの
走査が終了すると、従属チップのハイレベルのFS信号が
先頭チップのFSI信号として入力され、１フィールドか
ら２フィールドの走査に移る。以上の動作をくり返し、
４フィールドまで走査を行う。 この時、帰線期間処理回路1001中のQ10、Q20、Q30の
各信号は、YD信号によってリセットされLowになった
後、各々１フィールド目、２フィールド目、３フィール
ド目でのFSI信号の立ち上がりでHighとなる。G10信号
は、Q30信号をラッチする信号である。このG10信号によ
って、帰線期間中の時刻t4にはFSI信号は図49のアンド
ゲート1002を通過せず、これにより、帰線期間中におけ
る不要な表示が防止される。 次に、本発明の第６の実施例について説明する。 （実施例６） MLS駆動法を実施する場合において、同時駆動する走
査線の本数（ｈ）の決定ならびに走査電圧パターンの選
択は、最も基本的かつ重要な事項である。本実施例で
は、前掲の実施例１〜５の回路構成を用いて液晶表示装
置を構成する場合において採用することが好ましい、同
時駆動ライン数ならびに走査電圧パターンについて説明
する。 （Ａ）本発明者の検討によれば、回路の複雑化防止や消
費電力の削減，クロストークの防止等の観点から、同時
選択ライン数は４本（ｈ＝４）が好ましい。また、４本
同時駆動の場合の走査電圧パターンとして、図60A（図2
8B,図48B）に示すように、４本を選択するための４つの
選択パルスのうち、一つの選択パルスの極性が他の３つ
の選択パルスの極性とは反対になるようなパターンを採
用するのが好ましい。例えば、図60Aでは、１列目のパ
ターン（縦のパターン）が、（＋，＋，−，＋）となっ
ている。 このようなパターンを採用すると、例えば、１本のデ
ータ線上に位置する画素を全部オンさせるような表示を
行うと、実質的に、１フレーム期間中において画素に、
均一に選択電圧を印加したことになる。また、１フレー
ム期間内の輝度変化も抑制される。このため、白い画面
中に黒い文字を表示する場合等において、ちらつきを低
減し、コントラストを向上させ、高画質化を図ることが
できる。さらに、フレーム階調法による階調表示を行う
場合にも有利である。 上述の走査電圧パターンによるMLS駆動を実現するた
めには、図21に記載されるデータ線駆動回路（Ｙドライ
バ）内のROM（デコーダ）５を、例えば、図61に示すよ
うな構成とすればよい。また、これに対応させて、図42
に示される、走査線駆動回路（Ｘドライバ）101内のパ
ターンデコーダ（ROM）202も、図61に示すような構成と
すればよい。なお、図60Cに示すように、各行のパター
ン（横のパターン）でみた場合、１つの選択パルスの極
性が他の選択パルスの極性と異なるようにしても、同じ
効果が得られる。 （Ｂ）走査電圧パターンを周期的に変化させると、MLS
駆動に伴う高周波成分および低周波数成分の発生が少な
くなり、クロストークやフリッカーが、さらに低減され
る。このことについては、図45を用いて、実施例５でも
説明されている。 走査電圧パターンを周期的に変化させる技術につい
て、具体的に説明する。図60Bに示すように、各列のパ
ターンをa,b,c,dとする。 図62Bに示すように、１フレーム期間が４つのフィー
ルド期間からなり、かつ一つのフィールド期間中に全部
の走査線を１回選択する駆動方式を採用する場合、一つ
のフィールド期間中において異なる複数の走査電圧パタ
ーンを用いて走査線の駆動を行うとよい。つまり、図62
Bに例示される、aabbc、bbccd、ccdda、ddaabと周期的
に変化するパターンや、abcda,bcdab,cdabc,dabcdと周
期的に変化するパターンを採用することができる。これ
により、１フレーム期間における液晶パネルの輝度変化
が抑制され、画像のちらつきが防止され、クロストーク
の発生も低減する。 仮に、図62Aに示すように、一つのフィールド期間内
では一つのパターンを使用する場合には、図62Bの場合
に比べ、高周波成分および低周波数成分が発生しやすく
なる。 上述の走査電圧パターンを周期的に変化させる方法を
実現するためのシステム構成が図63に示されている。 図63の特徴の一つは、データ線駆動回路（Ｙドライ
バ）9300から走査線駆動回路（Ｘドライバ）2200にパタ
ーンデータ信号（パターン識別信号）PD0,PD1を送るこ
とにより、走査電圧パターンの変更を、データ線駆動回
路（Ｙドライバ）9300への制御信号の入力のみで行える
ことである。パターンデータ信号PD0,PD1を用いた走査
線駆動回路（Ｘドライバ）2200側の動作については、図
45〜図47を用いて、実施例５において詳細に説明してあ
る。 また、図63のシステムの特徴の一つは、走査線駆動回
路（Ｙドライバ）2200からキャリー信号（FS信号）を、
フィールド識別信号（CA信号）としてデータ線駆動回路
（Ｙドライバ）9300に送信することにより、走査線駆動
回路（Ｘドライバ）2200とデータ線駆動回路（Ｘドライ
バ）9300との間の情報伝達が簡単に行えることである。
つまり、特別な制御信号を新たに付加する必要がない。 図65は、走査電圧パターンを周期的に変化させるため
の、パターンデータPD0,PD1を生成する回路の構成例を
示す図である。 この回路は、アドレスカウンタ9500と、セレクタ9510
と、２分周回路として機能する２つのＤ型フリップフロ
ップ9520,9530と、ロジック回路9540,9550と、２つのＤ
型フリップフロップ9560,9570と、排他的論理和回路958
0とを有している。 図65の回路は、図64に示されるようなタイミングで動
作する。 セレクタ9510は、例えば、外部からの制御信号によっ
てアドレスカウンタ9500から送られてくる複数種のクロ
ックのうちのいずれかを選択して出力する。このセレク
タ9510から出力されるクロックは、２つのＤ型フリップ
フロップ9560,9570の動作クロックとして機能する。 走査線駆動回路から送られてくるフィールド識別信号
CAと、フレーム期間の開始を示すYD信号は、２つのＤ型
フリップフロップ9520,9530により分周され、この結
果、周期が異なる２つのクロック信号CC1とCC2が形成さ
れ、これらのクロック信号CC1とCC2に基づき、パターン
データPD0,PD1が生成される。 そして、図64の下側に示すように、パターンデータPD
0,PD1の電圧レベルの組合せに応じて、図62Bに示したａ
〜ｄのいずれかのパターンが選択されることになる。つ
まり、PD0,PD1が共にローレベルのときはパターン
「ａ」が選択され、PD0がハイレベルでPD1がローレベル
のときにパターン「ｂ」が選択され、PD0がローレベル
でPD1がハイレベルのときにパターン「ｃ」が選択さ
れ、PD0,PD1が共に、ハイレベルのときはパターン
「ｄ」が選択される。 以上説明したように、図63や図65の構成を採用するこ
とにより、走査電圧パターンを周期的に変化させなが
ら、MLS駆動を行うことが可能となる。そして、本実施
例の液晶駆動方法によって液晶を駆動すると、応答性が
高い液晶ディスプレイを用いて階調表示を行う場合で
も、クロストークやチラツキの少ない表示品質の高い階
調表示が可能となる。 したがって、本実施例の液晶表示装置をパーソナルコ
ンピュータ等の機器における表示装置として使用すれ
ば、製品の価値が向上する。 なお、本発明は、上述の実施例に限定されるものでは
なく、種々に変形できる。例えば、走査線の選択電圧も
しくは非選択電圧としては、種々の電圧レベルを採用で
きる。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平7−199826 (32)優先日 平成７年８月４日(1995．8．4) (33)優先権主張国 日本（ＪＰ） (72)発明者 伊藤 悟 長野県諏訪市大和３丁目３番５号 セイ コーエプソン株式会社内 (56)参考文献 特開 平６−67628（ＪＰ，Ａ) 特開 平６−138853（ＪＰ，Ａ) 特開 平６−167947（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/133 545 G09G 3/36

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】複数の走査線と、複数のデータ線と、操作
   信号とデータ信号とによって駆動される表示要素と、を
   有するマトリクスパネルと、 複数本の前記走査線を同時に選択して所定の選択電圧パ
   ターンを有する走査電圧を印加する走査線駆動回路と、 前記選択電圧パターンと前記マトリクスパネルの表示要
   素のオン／オフを示す表示データとの比較に基づき前記
   データ線に印加する電圧を決定し、その決定された電圧
   を前記データ線に印加するデータ線駆動回路と、を備え
   た表示装置であって、 前記表示データを蓄積する一つのフレームメモリと、 １本の走査線に接続される表示要素の数をｍ個（ｍは自
   然数）とし、同時に選択される走査線の数をｈ本（ｈは
   ２以上の自然数）とした場合、［（ｈ＋１）×ｍ］個の
   表示要素に対応する表示データを蓄積する記憶素子を有
   するバッファメモリと、をさらに具備しており、 前記バッファメモリは、１本の走査線に接続されるｍ個
   の表示要素に対応させて順次転送される表示データをｍ
   個の記憶素子に一時的に記憶し、記憶したｍ個の表示デ
   ータをｍ×ｈ個の記憶素子に順次書き込み、 前記バッファメモリに蓄積されている、１本のデータ線
   に印加する電圧を決定するのに必要なｈ個の表示データ
   が読出され、それらのｈ個の各表示データは前記一つの
   フレームメモリに同じタイミングで書き込まれることを
   特徴とする表示装置。
2. 【請求項２】請求項１において、 複数個のデータを同時に、前記バッファメモリに書き込
   むことが可能であることを特徴とする表示装置。
3. 【請求項３】請求項１または２において、 前記フレームメモリおよび前記バッファメモリは、前記
   データ線駆動回路に内蔵されていることを特徴とする表
   示装置。
4. 【請求項４】請求項１または２において、 前記フレームメモリおよび前記バッファメモリは、前記
   走査線駆動回路および前記データ線駆動回路の動作を制
   御するコントローラに内蔵されていることを特徴とする
   表示装置。
5. 【請求項５】請求項１または２において、 前記フレームメモリおよび前記バッファメモリは、独立
   して設けられているメモリ装置に内蔵されていることを
   特徴とする表示装置。
6. 【請求項６】請求項１乃至５のいずれかにおいて、 同時に選択される走査線数ｈは、下記式のように表現
   されることを特徴とする表示装置。 ｈ＝2^k（但し、ｋは自然数） ・・・・
7. 【請求項７】請求項６において、 同時に選択される走査線数は４（＝2²）本であることを
   特徴とする表示装置。
8. 【請求項８】請求項１〜請求項７のいずれかに記載の表
   示装置を搭載したことを特徴とする電子機器。