JPS6271385A - ビデオメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はメモＩＪ　ｉ置に係り、特に標本化しデジタル
信号に量子化したビデオ信号を所定の期間遅延あるいは
保持するのに好適なビデオメモリに関する。

〔発明の背景〕

標本化し、童子化して、デジタルイボ号に変換したビデ
オ信号を、所定の期間遅延あるいは保持するメモリ装置
、いわゆるビデオメモリ装置には、従来からダイナミッ
ク型ＭＯＳメモリが多く用いられてきた。これはビデオ
メモリが大きな容量を必要とするために、ビットコスト
の安いダイナミック型ＭＯＳメモリを選択したためであ
る。ダイナミック型ＭＯＳメモリをビデオメモリとして
用いる場合の欠点として、まずメモリのサイクルタイム
の遅さがある。例えばＮ”ｒＳＣ方式のビデオ信号を色
副搬送波（以下ｆｚｃと略す）の４倍の周波数でサンプ
リングする場合には約７０ル秒のサイクルタイムが必要
＋しなる。ダイナミック型ＭＯＳメモリのサイクルタイ
ムは２００？’Ｌ秒〜３００ｒＬ秒程度であり、速度不
足である。ＮＴＳＣｒＳＣ方式ｆｒｃサンプリングの場
合、１フイールドに必要な容ｉ　ｔ’ｚ　を子化ビット
１ビットあたり、約２４０にビットとなる。

ダイナミック型ＭＯＳメモリの容量が、１６にビット／
１チツプあるいは６４ｆビツト／１チツプの場合には、
必要なメモリ容疑を得るために複数個のメモリチップを
用いる。この複数個のメモリチップを用いて直並列変換
を行なうことにより、ダイナミック型ＭＯＳメモリのサ
イクルタイムの遅さをカバーできた。

しかしながらメモリ容量が２５６にビット／１チツプや
１Ｍビット／１チツプになってくると、直並列変換の手
法を用いる従来の方法だとメモリの利用率が悪くなって
しまい実用的ではない。

そこで日本経済新聞社発行の「日経エレクトロニクスｊ
　１９８５年２月１１日号Ｐ２１９−・２３９に見られ
る様に、直列入力、直列出力を基本とするビデオメモリ
のｔ￥ｊｅを利用して編速化を図ることが知られている
。

しかしながらこの方式では、入出力にバッファが心安と
なり回路が複雑化し、チップ面積が工冑大するという欠
点があった。

また従来のダイナミック型ＭＯＳメモリとビデオメモリ
として用いる場合の別の欠点としては、メモリセル構成
が２ｒＬＸ　２ｍ（ｒｎ　、　ｎは整数）ビット構成と
なっており、テレビ画面と対応がとれていないことが挙
げられる。このためビデオメモリとして用いた場合に、
メモリに余りを生じさない様にすることが碓かしい。

またダイナミンク型ＭＯＳメモリにおいて、ｌ司−行内
のデータについて高速に読み書きを行なう方法として、
従来からスタティックカラム方式が知られている。スタ
ティックカラム方式では５０ｎ秒程度のサイクルタイム
で連続的にＲＥＡＤまたはＷＲＩＴＥが可能でありメモ
リの速度どしてはビデオメモリとして使用が可能である
。しかしながらスタティックカラム方式には以下の問題
点がある。まず第１に消費電力が大きいことである。

すなわちデータの曹き込みの際に貫通電流が流几るため
に連続書き込み動作を行なうと消費電力が増大する。第
２の問題点として入出力動作を並行して行ないに（いこ
とである。例えば１フイールド遅延を行なう場合には、
現在のデータをビデオメモリに書き込む動作と１フイー
ルド１＋Ｔのデータを読み出す動作を並行して行なう必
要がある。リードサイクルタイムあるいはライトサイク
ルタイムが５０？Ｌ秒のスタティックカラム動作が可能
なメモリにおいてもリードモディファイライトサイクル
には９０ル秒がかかる。

このままでは４ｆｓｃ動作のフィールドメモリには使え
ない。同一の回路技術および製造技術を用いる場合には
、読み出しあるいは曹ぎ込みだけを行なう方が高速化に
は向いている。将来メモリのスピードが速（なった場仕
でも、スタティックカラムはあくまで同一行内での高速
化であｎ、マルチフリーズ等の％妹画像処理を行なう場
合などにリードとライトが１６」−行ではなくなると対
応が出来な（なる。

〔孔明の目的〕

本発明の目的は、鍋速入出力が可能でかつビデオ信号処
理に適した、ビデオメモリを提供することにある。

１′発明の概要〕 上記目的を達成１−るために本発明では入力用と１−て
２メモリセルアＬ／イのクリ方同長さに釣り６するバッ
ファを設け、出力部をスタティックカラム方式とした。

これにより高速動作が可能でかつ消費電力が少な（、ビ
デオ信号処理に適したビデオメモリを得ることが出来る
。

〔発明の実施例〕

以下本発明の一実施例を第１図および第２図を用いて説
明を行なう。第１図は本発明によるビデオメモリの実施
例を表わすブロック図である。第１図において、１はメ
モリセルアレイ、２はセンスアンプ、５はセンスアンプ
２の出力を選択するセレクトスイッチ、４はセレクトス
イッチ３の０ｒＬ＝Ｏｆｆ　　を制御する列デコーダ、
５はデータ出力用のバッファ、６は出力端子である。７
は入力端子であり、８はデータ入力用のバッファである
。９は入力レジスタであり、１０はデータ人力バッファ
８の出力を入力レジスタ９のどのビットに書き込むかを
選択するセレクトスイッチ、１１はセレクトスイッチ１
０の０Ｎ−ＯＦＦを制御する列デコーダで、ちり、１２
はメモリアレイ１上の読み出しあるいは書き込みする行
を選択する行デコーダである。第２図は第１図の実施例
における動作を示すタイミングチャートであり、（α）
は入力端子７から入力されるデータのタイミングを、（
２）は入力レジスタ９からメモリセルアレイ１へ１行分
のデータを転送して書き込むタイミングを、（Ｃ）はメ
モリセルアレイ１０１行分のデータをセンスアンプ２へ
読み出すタイミングを、（ｄ＋は出力端子６から出力さ
れるデータのタイミングを示している。またｔ、〜ｔ４
はそれぞれ時刻を表わしている。第１図のメモリセルア
レイ１ｋＺ、ＮＴＳＣ方式のビデオ信号を４　ｆ、？ｃ
でサンプリングした場合の１フイールド容量に対応して
いる。ただし帰線期間も含めてメモリセルに曹き込もう
とし、メモリセルアレイ中の１行を１走査線に対応させ
るとすると９１０列×２６３行が必要となるが、表示期
間のみをメモリセルに書き込むことによりメモリセルを
節約している。

以下第１図および第２図の実画例の０作について説明す
る。時刻ｔ１において、次に読み出すデータをメモリセ
ルアレイ１上から選択し、センスアンプ２を動作させて
読み出しをあらかじめ行なっておく。時刻ｔ、から時刻
ｔ、までの表示期間中は、メモリセルアレイ１の中から
行デコーダ１２に選択された１行がセンスアンプ２と接
続されており、読出し可能な状態になっているっセンス
アンプ２の出力をセレクトスイッチ３を通じて順次デー
タ出力バッファ６を通じて読み出す、いわゆるスタテイ
フカラム方式の読出しを行なっている。この期間は読出
しのために、センスアンプ２が、ビット線を専有してお
り、メモリセルアレイ１への書き込みは行なえな〜・。

このため入力端子７かも入力される書き込みデータは入
力レジスタ９に一時蓄えられる。その後時刻４には、表
示データの入出力は停止し、入力レジスタからメモリセ
ルアレイ１への４１込り）作が行なわれる。その後再び
ｔ、〜ｔ４の動作が操り返されることにより、１フイー
ルド遅延線として力作を行なう。帰線期間において、時
刻ｔ４の入力レジスタ９からのデータの曹き込みから、
時刻ｔ、のデ〜りの読み出しまでのあき時間は、セルの
リフレッシュ動作にあてることができる。

次に第３図を用いて、より詳しい内部動作の説明を行な
う。第３図において、１３０〜ｌ　３　ｒＬはそれぞれ
１ビット分のＤ型フリップフａツブ（以下Ｄ　−Ｆ、Ｆ
、と略す）であり、１３ａ〜１３ｒＬ全体で入力レジス
タ９およびセレクトスイッチ１０に相当する。２１α〜
２１ルは入力端子であり、列デコーダで選択したり−Ｆ
Ｆに書き込みパルスが入力されろ。２６α〜２３ルはト
ランスファーゲートであり、入力端子２２かも入力され
る曹ぎ込みタイミングパルス（第２図１ｂ＋に対応）に
よってＤ−ＦＦ１３の出力を、３２〜３５のビットｗに
伝える。２４〜２７はワード線３６〜３９０入力端子で
ある。３２と５６および３４と６５ハそれぞれ１対のビ
ットａであり、それぞれ１４ｃｔおよび１４ｎのセンス
アンプとつながりている。２８は入力端子であり、それ
ぞれ１対のビット線間を短絡すル３１ｃＬ〜３１ｎのト
ランスファーゲートに接続されている。センスアンプ１
４α〜１４ｎの出力は、３０７Ｚ−３０Ｂのトランスフ
ァゲートを介して４０ト４１の１対の出力線に接続され
ており、２９ａ〜２９７Ｌの入力端子がトランスファゲ
ートの０Ｎ−ｔＪＦＦを制御する。１５はメインアンプ
であり、出力線４０．４１の信号を増幅−「る差１増幅
器である。

１６は差動増幅器１５の出力？ロジック＠対出力に変換
するバッファである。４２（Ｌ〜４２ｎ、および、４３
ａ〜４３ｎはセンスアンプ１４のコントａ−ル端子であ
る。

まず、スタティックカラム方式Ｑ）誤出し１作について
説明を行なう。第４図に各部の、駆動波形を示す。第４
図（α）　〜（＃１はそれぞれ横軸が時刻、縦軸に電圧
を表わし、（α１はピッ）　＠５２．５３の電位、（ｂ
）はセンスアンプコン）（１−ル端子４３および４２の
電位、（ｃｌは入力端子２８の電位、ｌｄｌは入力端子
２２の電位、ｔｅｌはワード線のうち任意の１本（ここ
では端子２５としよう）の電位である。

以下入力端子２５を、駆動して、ワード線３７につなが
るセル４４を読出す場合を考える。まずｄ、出し開始Ｏ
’＋Ｊ　（前回の読出しまたは曹き込みまたはリフレッ
シュ終了後）は１対のビット株（例えば５２と３５）の
電位はＯＶと５Ｖになっている。

時刻１．でセンスアンプの動作を停止してビット線を電
気的にフローティング状態にしてもビット線の電位に変
化はない。時刻ｔ、において、入力端子２８にパルスを
加えることによりＭＯＳスイッチ５１をＯＮＬ、１対の
ビット線を電気的にショートすることにより、２本のビ
ット１派間で電荷が均一に分配され、ビットｉ電位は’
　ＶＤＤとなる。（Ｖｎｎは電源電圧であり通常のＤ−
ＲＡＭでは５Ｖである。）。このあと２本のビット線間
乞切り離したのち、時刻ｔ、においてワード−６７をＯ
Ｎする。通常のダイナミック型メモリでハ読出し速度を
上げろために、ワード線昇圧回路を用いる。本実施例で
も７Ｖを加えている。

ワード縁３７の電位の上昇に伴なって、ビット線３３お
よび６５上にメモリセル４４の情報が電位変化となって
現われる。この微小な電位変化を、時刻ｔ４にセンスア
ンプをアクティブにして差動増幅し、１対のビットｍの
電位をＯＶと５Ｋに固定する。以上でワード縁２５で選
択されたメモリセル４４の信号をセンスアンプ１４にラ
ッチする動作が終了した。この（＆入力端子２９ｃＬ〜
２９ｎを１１１次選択して行き、出力魔４０および４１
に順次用われるセンスアンプ１４α〜１４ｎの出力をバ
ッファ５を通じて出力端子６より出力することにより、
１行分のデータの筒速アクセスでありスタチックカラム
が実現出来る。

次（（入力レジスタ９かもメモリセルアレイ１への書き
込み動作を説明する。曹き込み動作時の王安部の電圧波
形を第５図に示す。波形（ＣＬｌ〜ｆｇｌは第４図と同
様の信号の波形を示す。まず書き込みレノスタ用のＤ　
　Ｆ、Ｆ、１５ａ〜１３ｒＬへのデータの薔き込みにつ
いて説明する。ンリアル入力データは入力端子１７より
入力され一部はインバータ１８を介して入力線１９およ
び２０から互い逆相で入力される。これを入力端子２１
α〜２１ｒＬに順次タイミングパルスを加えることによ
りＤ−Ｆ、Ｆ　１５．〜１５ＴＬに１１＃１矢ランチし
ていく。入力レジスタにデータをすべて蓄えられると次
にメモリセルへのｉき込みが行なわれる。時刻ｔ、以部
Ｉは続出し動作と全く同一である。時刻ｔ４においてワ
ード線３７の電圧を上げるとほぼ同時期に、入力端子２
２にも駆動パルスを入力し、トランス”７アーゲート２
３をＯＮしている。すると各ビット線はＤ−Ｆ、ＦｌＳ
によりそれぞれ駆動されて、１対のビット線間には読み
出し動作よりも大きな亜圧差が現われる。トランスファ
ゲート２６のＶｔｈ　ｆ）影響によりビット線の高１位
１ｉｆｌｌがＶ　Ｄ　Ｉ）まで立上がらないために、時
刻ｔ４にセンスアンプ１４をアクティブとし高電位側を
Ｖｌｌｌ）まで持上げている３、この後ワード縁３７の
電位な０〆に下げると、メモリセルへの蓄き込みは完了
する。

以上の様な構成例より表示期間中にデータを高速に人出
力し帰線期間中にメモリセルアレイへのデー　タの読み
舊きを行なうことによりビデオメモリが実現ｊＢ来る。

ｆｉミ出しおよび否き込み動作において、王に沼費東流
を決定するのは、センスアンプ１４の過渡動作時に流れ
る貫通底流である。このためセンスアンプ起動時に１対
のビット線間電圧葦の大きいｄ出し時の方がセンスアン
プ動作期間が短か（、消費Ｌ！Ｌ流も少ないことになる
。従来から知られているスタティックカラム方式の４き
込み動作；でおいては、センスアンプ１４のｍｔみ出し
□□□作終了後、出力線４０および４１かも強制的にデ
ータを入力して、センスアンプの状態を同転させていた
。この時にセンスアンプに貫通ｄＬ流が流れることにな
る。二のため茜速で連続層き込みを行７梁うことは出来
るが、ｌ肖費ＩＥ力が大きくなる欠点があった。本実施
例においてしｊ、連続書き込み動作時には、センスアン
プによる貫通底流が流れることになく消費電力を低減す
ることが出来る。また、４実施例において、入力レジス
タ９かもメモリー４こルアレイ１／＼のｄき込み動作の
最後にセンスアンプをｖ作させているが、これはトラン
スファーゲート２５のＶｔＡの影擢によりメモリセルへ
の尚電位側しり曹さ込み′電圧がＶｌ）Ｄまで土性しな
いためであり、入力端子２２を昇圧回路を用いてドライ
ブするか、あるいはトランスファゲート２５をＣ−ＭＯ
Ｓ化するなどの手段を用いることにより、ビットａの′
電圧を−まであけることが出来れば、センスアンプを製
作さセる必要はな（、さらに消Ｓｔ蒐力な低減した薔き
込みが可能である。

本実施例はまた、連続製作特性についても従来のスタテ
ィックカラム動作より丁ぐれている。

皿常のスタティックカラム動作において同一行を専有で
きる時間は、ワード巌昇圧回路のリ−り゛−流時特性規
定される。すなわち、ワード巌昇圧回＠は、行アドレス
選択時に動作を行なうため、ワード線電圧が、リークｔ
＝ｃよって徐々に下がってくる。ワード線電圧が下がり
、セルにＶＤＤか普き込めなくなる１ｉｔｌにスタティ
ックカラム動作を中止しなければならない。これに対し
て本実施例の場合はスタティックカラム動作は貌出し動
作に限定されている。したがって、ワード線電圧を高電
位に保りてお（必要はな（、センスアンプの読み出し状
態が確定したのち、ワード線電圧を下げても読み出しに
影響はない。

このため、同一行を専有できる時間は他のセルのデータ
ホールド時間によってのみ制限されることになる。一般
的なスタティックカラムｂ作可能なダイナミックＲＡＭ
の例によると、同一行を専有できる時間が最大３０μ秒
なのに対してセルのデータホールド時間は９ｒｎ秒であ
り、本実施例によれば、連続して高速動作を行なえる時
間を大幅に改善出来る。

第６図に本発明の別の実施例を示す。第６図において１
４はセンスアンプ、１３はＣ−ＭＯＳインバータ２つか
ら成る入力バッファ、４６は入力バッファ１３からビッ
ト線′５２および３３への書き込みをコントコールする
ためのマスクレジスタである。

第６図は本発明によりビデオメモリを構成した場合の１
対のピッｈｍとそれに伴なう入出力回路を示したもので
、メモリセル部は省略しである。

まず絖出し動作の説明を行なう。読出し動作については
第５図に示した実施例と閤じである。

ただし、第３図においては、センスアンプ１４について
個々に電源およびグランドとの間にＭＯＳスイッチ４３
および４２を設けてその動作タイミングを制御している
のに対して、第６図の実施例においては、同一行内のす
べてのセンスアンプを同時に制御している。すなわち回
路図には表われていないが電源４９および電源線５０に
、センスアンプを複数個接続し、電源線４９はＰＭＯＳ
ス・イツチを介して５〔Ｖ〕の電源へ接続し、’４　ｆ
％　梱５０はＡ’　Ｍ　ＯＳスイッチを介して接地し、
同一行内のすべてのセンスアンプを同時に制御する。ま
た、スタティックカラム方式の読出しタイミングの制御
は、入力端子４８に加えるタイミングパルスと、入力１
子４７に加える列選択信号とてよって行なわれる。

次に書き込み動作（ついて説明を行なう。まず、バッフ
ァレジスタ１３およびマスクレジスタ４６へのデータの
書き込みは、入力端子５４に加える書き込み夕・イミン
グパルスと、入力端子５５に力「える列選択信号とが共
にＬｏｗ　−１ｅｔｔｇｌ　（０（Ｖ））になった場合
に、トランスファゲート５７おヨヒ５８がｏｎして行な
われろ。この時人カバツファレジスタ１３には信号入力
線１９および２Ｇの情報が書き込まれ、マスクレジスタ
４６には入力線５３のライトイネーブル信号が書き込ま
れる。入力バッファからメモリセルへの書き込めについ
ても第３図圧水した実施例と同一動作を行なう。

ただしマスクレジスタ４６の出力により、トランスファ
ーゲート５６がＯｒＬシない場合には、ビット線上には
入力バッファ１５のデータは伝わらず、選択したメモリ
セルのデータだけが出力される。

このため、マスクレジスタを設けた場合には、書き込み
時のセンスアンプの動作は必ず行なう必要がある。マス
身されたビットのデータをリフレツシエする必要がある
ためである。

本実施例によれば、マスクレジスタを設けたために、書
き込み時に任意の位置のデータのみを更新することが可
能となった。これは例えば、ビデオメモリの応用例を考
えた場合テレビ画面上での全面７リーズあるいは子−面
１）　７　！７−　スなどが容易に行なえることを意味
する。また人力バッファをインバータ２個により構成し
ているために第３図の実施列で示したＤ−ＦＦタイプよ
り少ないＭＯＳで構成することが出来る。

すなわちＩＣのレイアウト面積をより小さくすることが
可能である。

第７図に本発明のまた別の実施例を示す。第７図は第６
図の実施例と同じ（，１対のビット線５２．５５とそれ
に伴なう入出力回路を示している。入力レジスタ１３が
６５および６４のコンデンサからなり、ビットマスクレ
ジスタ４６と６５のコンデンサからなり、第６図におい
てトランスファーゲート２５と５６の直列接続によって
行なわれていた、ビットマスクレジスタ４６からの制御
信号と入力端子２２から入力する書き込みタイミングパ
ルスとの論理積をＮＯＲゲート６２によって行なってい
る。第６図においてトランスファーゲート２３および５
６は、両方のゲート九尚電位が加わった時に、トランス
ファーゲートが両方とも開く、つまり正論理のＡＮＤ動
作をしている。これに対して第７図におい′Ｃは正論理
のＮＯＲゲート６２を用いている。これはＡＮＤゲート
に対してＮＯＲゲートの方が構成トランジスタ数が少な
く、かつまたゲートの応答速度も速いためで、これに応
じて入力端子２２に加える書き込みタイミングコントａ
−ル信号および入力端子５３に加えられるビットマスク
制御信号も当然正論理から負論理に変えて入力すること
になる。

コンデンサ６３および６４は、吾き込み動作時に、これ
らのコンデンサによる電荷が、選択したメモリセルによ
る！荷を相殺してさらにビット線間にセンスアンプ動作
に必要な電圧差を生じさせる必要がある。すなわちメモ
リセルによりビット機に分配される電荷Ｍｔの２倍以上
の電荷量を蓄えておくことが必要であり、コンデンサ６
６および６４はそれぞれメモリセル以上の容量が必−要
となる。またコンデンサ６５は入力バッファへの書き込
みが始まってから、メモリセルへのデ〜り転送が行なわ
れるまで、データをホールドテキる容量があればよい。

以上述べてきた第７図の実施例は、入力レジスタ１３あ
るいはビットマスクレジスタ４６などの構成方法は異な
っているが、ビデオメモリとしてンま同じ動作を行なう
。第７図に示した本実施例は、一部にダイナミック型の
回路を用いているため、低速での動作周波数に限界が生
じるが、レジスタがコンデンサのみで構成されるためＩ
Ｃのレイアウト面積および消費電力の低減の効果がある
。

第８図に本発明のまた別の実施例を示す。本実施例は４
ビツト入出力の１フイールドメモリの構成例である。第
８図において、６６−６９はそれぞれ約１フイールド分
の表示期間分の容量を持つメモリセルアレイ、７０およ
び７４は書き込ミ用のシフトレジスタ、７１および７３
はセンスアンプおよび入力レジスタ、ビットマスクレジ
スタなどからなるセンスアンプブロック、７２は読み出
し用のシフトレジスタ、７５〜７８は行デコーダ、７９
〜８２は４ビット分のデータ入力端子、８３〜８６は４
ビット分のデータ出力漏子、８７は入力バッファ、８８
は出力バッファおよびセレクタである。４ビット分の入
力データをエセンスアンプブロック７１および７３にお
いて、それぞれ４ビット分の入力線、出力枳となってい
る。すなわち１ビット分に着目すると、入力・腺は列方
向７６０個の入力レジスタのうち、４つおきの１９０個
に接ｆ光し、出カ巌は同様に４つおきに１９０個のセン
スアンプに接続しである。

以下、動作を第９図のタイミングチャートを用いて説明
する。巣９図において（α１は入力データのタイミング
、（ｂ）は読出しのためのセンスアンプ起動のタイミン
グ、（Ｃ）はセンスアンプからスタティックカラムでの
読出しのタイミング、げ）は入力データレジスタへの書
き込みのタイミンｆ　、　（ｇｌは入力データレジスタ
からメモリセルアレイへのデータ書き込みのタイミング
、Ｖ）は出力データのタイミングである。まず時刻ｔ、
にセンスアンプブロックＧ７ｔとメモリセルアレイＡ６
６とを用いて、メモリセルからデータを絖出しておき、
時刻ｔ！〜ｔ４の間スタチックカラムで１９０サイクル
の出力を行なう。この時刻ｔ、〜ｔ４の間メモリセンス
アンブプａツクＧ７１の入力データレジスタには入力デ
ータが書き込まれ、時刻ｔ４〜ｔ、の間にメモリセルに
データが転送される。また読出し動作が途切れなｔ・た
めに、時刻ｔ、ＶＣはセンスアンプブロックＨ７３とメ
モリセルアレイＣ６Ｂとでデータの絖出しを行なってお
く。

以下、順次菌株の動作をくり返して、１Ｈの７６０画素
分のデータを４回に分けて読み書きを行なっている。

本実施例では４ビット分の１フイールドメモリを内部で
インターリーグ動作を行なって実現している。この構成
は、第１図に見られる構成を４ビット分並列に構成した
場合く比べて、入力レジスタ、およびセンスアンプを半
分に出来る利点がある。さらに大きな利点としては、セ
ンスアンプブロック７１が動作している間の大部分はセ
ンスアンプブロック７３は動作していたくまたその逆も
成立している。ことである。このあき時間にり７レツシ
工動作を行なうことが出来るため、第８図の実施例はメ
モリセルの容量さえ増やせば、帰線期間もデータの入出
力を止めることなく、連続してデータの入出力が可能な
ことである。

また第８図に限ったことではないが、本発明の各実施例
において、書き込みと読出しを別系統の列デコーダある
いはシフトレジスタで制御することにより、読出しのタ
イミングを容易に早めることが可能である。これは仇出
し後に時間゛ずれを生じる信号処理（例えばデジタルフ
ィルタなど）を行なった後に所望の遅延時間を得たい場
合には特に有効である。

第１０図に第８図のセンスアンプブロックの構成例を示
す。１対のビット線５２および３３がトランスファーゲ
ート９１および９２を介して左右に伸びている。入力端
子８９および９０に却える制御信号でセンスアンプブロ
ックを右側のビット線につながるメモリセルとつなぐか
、左側とつないで動作させるかを制御することが出来る
。

本発明はこれらの実施例に限定されるものではなく、シ
リアル入出力を基本動作とするメ七りに広（用いること
が出来る。またメモリセルアレイの容量を変更すればフ
レームメモリや２ビツト入出力構成、８ビツト入出力構
成なども容量に実現出来ることは容易に現解出来よう。

尚本発明を映像信号処理用として使用する場合には、７
６０列×２５６行構成でフィールドメモリ（ｆ量化デー
タの１ビット分である）を設計し、セルのリフレッシュ
周期を２５６にダイナミックＲＡＭの標皐である４ｍ秒
とすると、１回の帰線期間ＶＣ５サイクルのりフレッシ
為を行なえばよい。これにより、ビデオ信号の帰線期間
のみのリフレッシュでも十分なリフレッシュが行える。

すなわち帰線期間は約１０μ秒あり、バッファからのラ
イトおよび次のスタティックカラム動作のための読み出
しをそれぞれ１μ秒ずつ行なっても、８μ秒に５サイク
ルのリフレッシュを行なえばよ（、十分に余裕がある。

１Ｍビットメモリの製造プロセスを用いれば、メモリセ
ルのリフレッシ五周期は８ｒｎ秒となり、さらに余裕が
出ることになる。このようにリフレッシ工期間の制限は
あまり問題にならない。

〔発明の効果〕

本発明によれば、入力レジスタの遺訓を行なウタけのバ
ッファレジスタの少ない構成で、高速にデータの入出力
を行なうことが出来る。このため消費電力が少な（かつ
また、高速入出力動作が可能なビデオメモリを得ること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のタイミングチャート、第３図は第１図の主要部
回路図、第４図および第５図は第５図の動作波形図、第
６図は本発明の別の実施例の要部回路図、第７図は本発
明のまた別の実施例の要部回路図、第８図は本発明のま
た別の実施例のブロック図、第９図は第８図のタイミン
グチャート、第１０図は第８図の実施例の要部回路図。 １　　、６６．６７．６８．６９・・・メモリセルアレ
イ９．１３・・・入力レジスタ ４６・・・ビットマスクンジスタ ２．１４・・・センスアンプ 第　１　図 第２図 ｔＴｔｚ　　　　　ｔヲｔ４ 億　　　　　　　　　　　　　　へ ＄コ　　　　　　　　　　　　　　　　匂ｑ　　　　　
　　　　　　　　　　　　　へｈ　ｇ　図

Claims (1)

【特許請求の範囲】
1. メモリセルアレイと、メモリセルアレイの列方向のビッ
   ト数に対応した入力レジスタと、上記入力レジスタに直
   列にデータを入力する手段と、上記入力レジスタから上
   記メモリセルアレイの任意の行へ１行分のデータを転送
   する手段と、上記メモリセルアレイの列方向のビット数
   に対応したセンスアンプと、列方向に上記センスアンプ
   の出力を直列に出力する手段とを設けたことを特徴とす
   るビデオメモリ。