JPH03246966A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH03246966A
JPH03246966A JP2042431A JP4243190A JPH03246966A JP H03246966 A JPH03246966 A JP H03246966A JP 2042431 A JP2042431 A JP 2042431A JP 4243190 A JP4243190 A JP 4243190A JP H03246966 A JPH03246966 A JP H03246966A
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bit line
groove
transistor
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Tadashi Yamamoto
忠 山本
Shizuo Sawada
澤田　静雄
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

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  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分封） この発明は、半導体記憶装置に係わりミ特に、ダイナミ
ック・ランダム・アクセスゆメモリ（以下、ＤＲＡＭと
称す）の構造およびその製造方法に関する。
（従来の技術） １トランジスタと１キヤパシタによってメモリセルが構
成されるＤＲＡＭは、微細加工技術の進歩により、高集
積化、大容量化が急速に進められている。このＤＲＡＭ
において、キャパシタの容量を増加する方法として、積
層型キャパシタセル構造が知られている。
第８図は、従来の積層型キャパシタセルのビット線方向
の断面を示すものである。
この積層型キャパシタセルは、Ｐ型シリコン基板５０１
に選択酸化によって素子分離領域としてのフィールド酸
化膜５０２を形成する。この後、ゲート酸化膜５０３、
ゲート電極５０４、ソースドレイン拡散領域５０５を形
成してトランスファ・トランジスタを形成する。さらに
、これらの上に層間絶縁膜５０６を堆積し、この層間絶
縁膜５０６に形成したコンタクト孔５０７に、リンドー
プポリＳｉによって例えば膜厚３０００人のストレージ
・ノード５０８を形成する。このストレージ・ノード５
０８とソース・ドレイン拡散領域５０５とを導通させる
ため、通常はリンを基板５０１とストレージ・ノード５
０８に例えばｌＸ１０１６ｃｍ−２程度イオン注入する
。
続いて、ストレージΦノード５０８等の上にキャパシタ
絶縁膜５０９を介在して、リンドープポリＳｉにより例
えば膜厚３０００人のキャパシタ電極５１０を形成し、
積層型キャパシタを形成する。この後、これらの上に層
間絶縁膜５１１を堆積し、この層間絶縁膜５１１および
層間絶縁膜５０６を貫通するコンタクト孔５１２を形成
する。
このコンタクト孔５１２を介してソース・ドレイン拡散
領域５０５に接続されるビット線を、例えばモリブデン
シリサイド膜５１３によって形成する。
このような製造工程によって、ＤＲＡＭセルか構成され
る。
（発明が解決しようとする課題） 上記積層型キャパシタを有するＤＲＡＭは、高集積化す
るに際して次の問題点を有している。
すなわち、トランスファ・トランジスタを形成し、積層
型キャパシタを形成した後にコンタクト孔を形成してビ
ット線をトランスファ・トランジスタのソース・ドレイ
ン拡散領域５０５に接続しているため、深いコンタクト
孔が必要となり、ビット線の段差が大きくなるものであ
った。
この発明は、上記従来の半導体装置が有する課題を解決
するものであり、平坦で一層の高集積化に適したメモリ
・セルを有する半導体装置を提供しようとするものであ
る。
［発明の構成コ （課題を解決するための手段） この発明は上記課題を解決するため、半導体基体内にビ
ット線を埋設している。
さらに、半導体基体内で、トランジスタのチャネルが形
成される半導体基体面より低い位置にビット線の最底面
を形成している。
前記ビット線は絶縁膜によって囲まれている。
前記ビット線は半導体基体内に形成された溝の内部に設
けられ、溝の側面にはビット線とトランジスタとを接続
するための開口部が設けられている。
さらに、前記ビット線は前記開口部を介在することなく
、導電層によってトランジスタと接続してもよい。
また、この発明の半導体記恒装置の製造方法は、半導体
基板に溝を形成づる工程と、 前記溝の内面に絶縁性の第１の層を形成する工程と、 前記第１の層をパターニングして、前記溝の内面の所定
の位置に開口部を形成する工程と、前記溝内に導電性の
第２の層を形成する工程と、前記第２の層上に絶縁性の
第３の層を形成する工程と、 前記半導体基板全面に絶縁性の第４の層を形成する工程
と、 前記第４の層上に導電性の第５の層を形成する工程と、 前記第５の層をパターニングしてトランジスタの制御電
極を形成する工程と、 前記制御電極をマスクとして、イオン注入してトランジ
スタの入出力領域を形成する工程と、前記入出力領域の
いずれか一方に接してキャパシタを形成する工程と、 によって構成されている。
さらに、この発明の製造方法は、 半導体基板に溝を形成する工程と、 前記溝の内面に絶縁性の第１の層を形成する工程と、 前記第１の層をパターニングして、前記溝の内面の所定
の位置に開口部を形成する工程と、前記溝内に導電性の
第２の層を形成する工程と、前記第２の層上に絶縁性の
第３の層を形成する工程と、 前記半導体基板内にキャパシタを形成する工程と、 前記半導体基板全面に絶縁性の第４の層を形成する工程
と、 前記第４の層上に導電性の第５の層を形成する工程と、 前記第５の層をパターニングしてトランジスタの制御電
極を形成する工程と、 前記制御電極をマスクとしてイオン注入し、一方が前記
キャパシタに接続される前記トランジスタの入出力領域
を形成する工程と、 によって構成されている。
さらに、この発明の製造方法は、半導体基板内にキャパ
シタを形成する工程と、 前記半導体基板に溝を形成する工程と、前記溝の内面に
絶縁性の第１の層を形成する工程と、 前記第１の層をパターニングして、前記溝の内面の所定
の位置に開口部を形成する工程と、前記溝内に導電性の
第２の層を形成する工程と前記第２の層上に絶縁性の第
３の層を形成する工程と、 前記半導体基板全面に絶縁性の第４の層を形成する工程
と、 前記第４の層上に導電性の第５の層を形成する工程と、 前記第５の層をパターニングしてトランジスタの制御電
極を形成する工程と、 前記制御電極をマスクとしてイオン注入し、方が前記キ
ャパシタに接続される前記トランジスタの入出力領域を
形成する工程と、 ニヨって構成されている。
（作用） すなわち、この発明は、ビット線を半導体基板の内部に
埋設することによって、セル構造を平坦化することがで
きるため、従来に比べてビット線のコンタクトが容易と
なるものである。
（実施例） 以下、この発明の実施例について図面を参照して説明す
る。
第１図は、この発明の第１の実施例を示すものであり、
同図（ａ）乃至（ｄ）は、１トランジスタと１キヤパシ
タによって構成されたメモリセルの構造を示すものであ
り、第２図（ａ）乃至（ｄ）はその製造工程を示すもの
である。
先ず、例えばＰ型の半導体基板１０１の表面に素子分離
用のフィールド酸化膜１０２を所定間隔あけて形成する
（第２図（ａ））。
次に、半導体基板１０１に溝１０３を形成し、この後、
熱酸化によって溝１０３の内面に、例えば５００λ程度
の酸化膜１０４を形成する（第１図（ｃ）　（ｄ）　）
。
次に、フォトレジストをマスクとして、前記溝１０３の
内面に酸化膜１０４をエツチングして、開口部１０５を
形成する。この開口部１０５を介して斜めにイオンを注
入することにより、開口部１０５から露出した半導体基
板１０１に、ヒ素を例えば１×１０１１０１５０Ｉ程度
打ち込み、ｎ型拡散層１０１ａを形成する（第１図（Ｃ
））。
次に、半導体基板１０１の全面に導電体膜、例えばリン
ドープポリＳｉを堆積し、溝１０３が埋まるように例え
ばＲＩＥによってエッチバックして、ビット線１０６を
形成する（第２図（ｂ））。
次に、露出したビット線１０６の上面に熱酸化によって
酸化膜１０７を形成する。このとき同時に前記開口部１
０５はビット線１０６によって埋められ、ビット線１０
６は前記ｎ型拡散層１０１ａと接続される。
次に、隣合うフィールド酸化膜１０２．１０２と溝１０
３で囲まれた素子領域上に熱酸化によって、例えば１０
０λ程度のゲート酸化膜１０ｇを形成し、続いて導電体
膜、例えばリンドープポリＳｉを２００００００λ程し
、パターニングしてトランスファ・トランジスタのゲー
ト電極１０９を形成する（第１図（ｂ）、第２図（Ｃ）
）。
この後、ゲート電極１０９の両側に位置する半導体基板
１０１に、例えばヒ素イオンをＩ　Ｘ　１０　”ｃｔａ
−２程度打込み、このトランジスタのソース、ドレイン
としてのｎ型拡散層１１６を形成する。
次に、これらの上にＣＶＤ法により、絶縁膜、例えばＳ
ｉＯ□１１０を堆積し、続いてフォトマスクを使用して
、前記ゲート電極１０９の外側に位置するｎ型拡散層１
１６上に、例えばＲＩＥにより、コントクト孔１１１を
形成する。
次に、前記５ｉ０２１１０、コントクト孔１１１上に導
電体膜、例えばリンドープポリＳｉを堆積し、パターニ
ングしてストレージ・ノード１１２を形成する（第２図
（ｄ））。
次に、前記ストレージ・ノード１１２等の上にキャパシ
タ誘電膜として、例えばＳｉＮｘあるいはＳｉＯ２の複
合膜１１３を、ＳｉＯ２換算で５０人程度形成し、続い
てプレート電極１１４として例えばリンドープポリＳｉ
を堆積する。
この後、プレート電極１１４上に図示せぬ層間絶縁膜を
形成し、フォトレジストをマスクとしてコンタクト孔を
形成した後、Ａ、９配線を形成して完成する。
上記実施例によれば、ビット線１０６をトランジスタや
キャパシタより先に形成しているため、ビット線とトラ
ンジスタの一方のｎ型拡散層１１６とのコンタクトが容
易となるものである。
また、ビット線が半導体基板１０１内に埋設されている
ため、セルを容易に平坦化することができ、高集積化が
可能なものである。
第３図は、この発明の第２の実施例を示すものであり、
第１図と同一部分には同一符号を付し、異なる部分につ
いてのみ説明する。
第１の実施例においては、ビット線１０６とトランジス
タの一方のｎ型拡散層１１６とを溝１０３に形成された
開口部１０５を介して接続したが、この実施例では、溝
１０３に開口部１０５を形成せずにこれらを接続する。
すなわち、この実施例では、ビット線１０６とトランジ
スタの一方のｎ型拡散層１１６とを、酸化膜１０４を跨
いて形成される例えばリンドープポリ５ｉｌ１５によっ
て接続する。
このような構成としても、上記実施例と同様の効果を得
ることができる。
次に、この発明の第３の実施例について第４図を用いて
説明する。
上記両実施例においては、半導体基板内にトランジスタ
およびビット線を形成したか、この実施例においては、
半導体基板内にビット線に加えてキャパシタも形成する
。
すなわち、第４図において、Ｐ型半導体基板２０１の表
面に素子分離用のフィールド酸化膜２０２を所定間隔あ
けて形成する（同図（ａ））。
次に、半導体基板２０１に溝２０３を形成し、この後、
溝２０３の内面に熱酸化によって、例えば５００人程堆
積酸化膜２０４を形成する（同図（ｃ）（ｄ））。
次に、フォトレジストをマスクとして、前記溝２０３の
内面に酸化膜２０４をエツチングして、開口部２０５を
形成する。この開口部２０５を介して斜めにイオンを注
入することにより、開口部２０５から露出した半導体基
板２０１に、ヒ素を例えばＩ　Ｘ　１０１５ｃ＋ａ−２
程度打ち込み、ｎ型拡散層２０１ａを形成する。
次に、半導体基板２０１の全面に導電体膜、例えばリン
ドープポリＳｉを堆積し、溝２０３が埋まるように例え
ばＲＩＥによってエッチバックして、ビット線２０６を
形成する。
次に、露出したビット線２０６の上面に、熱酸化によっ
て酸化膜２０７を形成する。このとき同時に前記開口部
２０５はビット線２０６によって埋められ、ビット線２
０６は前記ｎ型拡散層２０１ａと接続される。
次に、隣合うフィールド酸化膜２０２．２０２と溝２０
３で囲まれた素子領域上にフォトレジストをマスクとし
て例えば１０μ腸程度の孔２０８をＲＩＥによって形成
し、例えばヒ素イオンを１　Ｘ　１０　”ｃ＋ａ−２程
度打込むことにより、孔２０８の内面にｎ型拡散層２０
８ａを形成する（同図（ｂ））。
次に、キャパシタ誘電膜として、例えば５ｉｎ２とＳｉ
Ｎｘおよび５ＩＯ２とからなる複合膜２０９を、例えば
５ｉ０２換算で９０人程度形成し、続いて例えばリンド
ープポリＳｉを堆積した後、フォトレジストをマスクと
してパターニングしてプレート電極２１０を形成する。
この後、熱酸化を行うことにより、プレート電極２１０
上に層間絶縁膜２１１を形成する。
さらに、溝２０３とプレート電極２１０によって囲まれ
た素子領域上に熱酸化により、例えば１００人程鹿のゲ
ート酸化膜２１２を形成し、続いて導電体膜、例えばリ
ンドープポリＳｊを２０００人程度堆積した後パターニ
ングしてトランスファ・トランジスタのゲート電極２１
３を形成する。この後、例えばヒ素イオンを半導体基板
２０１に例えばｌＸｌ０”Ｃｍ２程度打込むことによっ
て、このトランジスタのソース、ドレインとしてのｎ型
拡散層２１４を形成する。
この後、層間絶縁膜を形成し、フォトレジストをマスク
としてコンタクト孔を形成した後、Ａｊ７配線を形成し
て完成する。
上記第３の実施例によっても、ビット線を半導体基板内
に形成しているため、ビット線とトランジスタの一方の
ｎ型拡散層２１４とのコンタクトが容易となるものであ
る。しかも、セル内を平坦化することか可能であるため
、容易に高集積化することかできる。
次に、この発明の第４の実施例について、第５図を参照
して説明する。
上記第３の実施例においては、半導体基板内にビット線
２０６とキャパシタを構成するｎ型拡散層２０８ａ、複
合膜２０９、プレート電極２１０を形成したが、この実
施例においては、半導体基板内にビット線およびキャパ
シタを構成するノドと絶縁膜を形成する。
すなわち、第５図において、Ｐ型の半導体基板３０１の
表面に素子分離用のフィールド酸化膜３０２を所定間隔
あけて形成する。
次に、フィールド酸化膜３０２と素子領域上の任意の位
置にフォトレジストをマスクとして例えば１０μｍ程度
の孔３０３をＲＩＥにより形成し、熱酸化により孔３０
３の側面に、キャパシタ誘電膜として例えば１００人の
酸化膜３０４を形成する（同図（ｂ））。
続いて、フォトレジストをマスクとしてこの酸化膜３０
４の一部を選択的にエツチングして、開口部３０５を形
成し、フォトレジストを除去した後、開口部３０５を介
して斜めにイオンを注入することにより、開口部３０５
から露出した半導体基板３０１に、ヒ素を例えばｌＸ１
０１５０Ｉ１１−２程度打ち込み、ｎ型拡散層３０１ａ
を形成する。この後、孔３０３内に導電体膜、例えばリ
ンドープポリＳｉを堆積し、例えばＲＩＨによりエッチ
バックして、ストレージ・ノード３０６を形成する。
次に、熱酸化によって、露出した前記ストレージ・ノー
ド３０６の上面に酸化膜３０７を形成する。このとき、
開口部３０５を介して、ストレージ・ノード３０６はｎ
型拡散層３０１ａに接続される。
次に、半導体基板３０１に所定間隔あけて溝３０８を形
成した後、熱酸化によって溝３０８の内面に例えば５０
０λ程度の酸化膜３０９を形成する（同図（Ｃ））。
次に、フォトレジストをマスクとして、前記酸化膜３０
９の一部をエツチングしてビット線を接続するための開
口部３１０を形成する。この開口部３１０を介して斜め
にイオンを注入することにより、開口部３１０から露出
した半導体基板３０１に、ヒ素を例えばＩ　Ｘ　１０１
５ｃｒＡ−２程度打ち込み、ｎ型拡散層３０１ｂを形成
する。
この後、半導体基板３０１の全面に導電体膜、例えばリ
ンドープポリＳｔを堆積し、溝３０８が埋まるように、
例えばＲＩＥによりエッチバックして、ビット線３１１
を形成する。
さらに、熱酸化することによって露出したビット線３１
１の上面に酸化膜３１２を形成する。このとき、ビット
線３１１は開口部３１０を介してｎ型拡散層３０１ｂと
接続される。
次に、フィールド酸化膜３０２と溝３０８によって囲ま
れた素子領域上に、熱酸化によって、例えば１００λ程
度のゲート酸化膜３１３を形成し、この上に導電体膜、
例えばリンドープポリＳ１を２００００００λ程し、こ
れをパターニングしてトランスファ・トランジスタのゲ
ート電極３１４を形成する。この後、例えばヒ素イオン
を基板３０１に、例えば１×１０１５ｃＩＩｌ−２程度
打込むことにより、トランジスタのソース、ドレインと
してのｎ型拡散層３１５を形成する。
この後、図示せぬ層間絶縁膜を形成し、フォトレジスト
をマスクとしてコンタクト孔を形成した後、ＡＩ配線を
形成して完成する。
次に、この発明の第５の実施例について、第６図を参照
して説明する。この実施例は第１の実施例とＤＲＡＭの
セル配列が相違するのみであり、セル内の構成は、第１
の実施例と同一である。したがって、第１図と同一部分
には、同一符号を付す。
すなわち、この実施例においては、隣接するビット線の
それぞれのビット線コンタクトがビット線の長手方向に
ほぼ１／２ｎ　（例えば１／４）ピッチずれているのみ
てあり、素子領域のパターンは同一の向きとされている
。
第７図は、所謂フォールデッド・ビット線方式のセル配
列パターンの一部を示すものである。
すなわち、平行に配列された複数のビット線４０６の、
両端にはビット線センスアンプ４０７．４０８が接続さ
れている。、すなわち、これらセンスアンプ４０７．４
０８は、それぞれ偶数番目あるいは奇数番目の１本のビ
ット線を介して、隣り合う２本のビット線が相補的な一
対となって１個のビット線センスアンプ４０７．４０８
に接続されている。
各ビット線４０６は、それぞれの長さ方向に一部ピッチ
でトランスファ・トランジスタのドレイン（あるいはソ
ース）とのコンタクト４０５を有している。この場合、
任意のビット線コンタクトの位置に対して、隣のビット
線コンタクトの位置は、ビット線の長子方向に１／４ピ
ツチずれている。
１／６図（ａ）は、第７図のセル配列パターンの一部を
詳細に示している。ビット線群とワード線群とは、交差
する向きて形成され、任意の２本のビット線および隣り
合う任意の２本のワード線をそれぞれ横切るようにトラ
ンスファ・トランジスタ２個分の素子領域が形成されて
いる。また、各ビット線は、それぞれの長子方向に一部
ピッチＰ毎に素子領域と交差する部分で２個のトランス
ファ・トランジスタにそれぞれ対応してキャパシタが接
続され、１トランジスタ、１キヤパシタ構成のＤＲＡＭ
が１素子領域当たり２個構成されている。
ここで、順次隣り合う複数本のビット線に注目すると、
あるビット線コンタクトの位置に対して、このビット線
に順次隣り合うビット線のそれぞれのビット線コンタク
トの位置は、ビット線の長手方向に順次はぼ１／４ピツ
チづつずれている。
尚、この発明は上記実施例に限定されるものではなく、
要旨を変えない範囲において種々変形実施可能なことは
勿論である。
［発明の効果］ 以上、詳述したようにこの発明によれば、ビット線を半
導体基板の内部に埋設することにより、セル構造を平坦
化することができるため、従来に比べてビット線のコン
タクトを容易とすることが可能な半導体記憶装置および
その製造方法を提供できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示すものであり、同
図（ａ）は一部切除した平面図、同図（ｂ）は同図（ａ
）のＡ−Ａ線に沿った断面図、同図（ｃ）は同図（ａ）
のＢ−Ｂ線に沿った断面図、同図（ｄ）は同図（ａ）の
Ｃ−Ｃ線に沿った断面図、第２図は第１図の製造工程を
示す斜視図、第３図はこの発明の第２の実施例を示すも
のであり要部の断面図、第４図はこの発明の第３の実施
例を示すものであり、同図（ａ）は一部切除した平面図
、同図（ｂ）は同図（ａ）のＤ−Ｄ線に沿った断面図、
同図（ｃ）は同図（ａ、）のＥ−Ｅ線に沿った断面図、
同図（ｄ）は同図（ａ）のＦ−Ｆ線に沿った断面図、第
５図はこの発明の第４の実施例を示すものであり、同図
（ａ）は一部切除した平面図、同図（ｂ）は同図（ａ）
のＧ−Ｇ線に沿った断面図、同図（ｃ）は同図（ａ）の
Ｈ−Ｈ線に沿った断面図、同図（ｄ）は同図（ａ）の１
−１線に沿った断面図、第６図はこの発明の第５の実施
例を示すものであり、同図（ａ）は一部切除した平面図
、同図（ｂ）は同図（ａ）のＪ−Ｊ線に沿った断面図、
同図（ｃ）は同図（ａ）のに−に線に沿った断面図、第
７図は第６図のセル、の配列を説明するために示す図、
第８図は従来のＤＲＡＭの構成を示す断面図である。 １０１．２０１．３０１・・・半導体基板、１０２．２
０２．３０２・・・フィールド酸化膜、１０３．２０３
．３０８、・・・溝、１０５．２０５．３１０・・・開
口部、１０４．１０７．２０４．２０７．３０７．３０
９．３１２・・・酸化膜、１０６．２０６．３１１・・
・ビット線、１０８．２１２、３１３・・・ゲート酸化
膜、１０９．２１３．３１４・・・ゲート電極、１１６
．２１４．３１５・・・ソース、ドレイン、１１０・・
・絶縁膜、１１２．３０６・・・ストレージ争ノード、
１１３．２０９．３０４・・・キャパシタ誘電膜、１１
４．２１０・・・プレート電極。

Claims (8)

    【特許請求の範囲】
  1. （１）ビット線にトランジスタを介してキャパシタが接
    続された半導体記憶装置において、半導体基体内に前記
    ビット線を埋設したことを特徴とする半導体記憶装置。
  2. （２）ビット線にトランジスタを介してキャパシタが接
    続された半導体記憶装置において、半導体基体内で、前
    記トランジスタのチャネルが形成される半導体基体面よ
    り低い位置に前記ビット線の最底面を形成することを特
    徴とする半導体記憶装置。
  3. （３）前記ビット線は絶縁膜によって囲まれていること
    を特徴とする請求項（１）または（２）記載の半導体記
    憶装置。
  4. （４）前記ビット線は半導体基体内に形成された溝の内
    部に設けられ、前記溝の側面には前記ビット線とトラン
    ジスタとを接続するための開口部が設けられていること
    を特徴とする請求項（１）または（２）記載の半導体記
    憶装置。
  5. （５）前記ビット線とトランジスタを導電層によって接
    続したことを特徴とする請求項（１）記載の半導体記憶
    装置。
  6. （６）半導体基板に溝を形成する工程と、 前記溝の内面に絶縁性の第１の層を形成する工程と、 前記第１の層をパターニングして、前記溝の内面の所定
    の位置に開口部を形成する工程と、前記溝内に導電性の
    第２の層を形成する工程と、前記第２の層上に絶縁性の
    第３の層を形成する工程と、 前記半導体基板全面に絶縁性の第４の層を形成する工程
    と、 前記第４の層上に導電性の第５の層を形成する工程と、 前記第５の層をパターニングしてトランジスタの制御電
    極を形成する工程と、 前記制御電極をマスクとして、イオン注入しトランジス
    タの入出力領域を形成する工程と、前記入出力領域のい
    ずれか一方に接してキャパシタを形成する工程と、 を具備したことを特徴とする半導体記憶装置の製造方法
    。
  7. （７）半導体基板に溝を形成する工程と、 前記溝の内面に絶縁性の第１の層を形成する工程と、 前記第１の層をパターニングして、前記溝の内面の所定
    の位置に開口部を形成する工程と、前記溝内に導電性の
    第２の層を形成する工程と、前記第２の層上に絶縁性の
    第３の層を形成する工程と、 前記半導体基板内にキャパシタを形成する工程と、 前記半導体基板全面に絶縁性の第４の層を形成する工程
    と、 前記第４の層上に導電性の第５の層を形成する工程と、 前記第５の層をパターニングしてトランジスタの制御電
    極を形成する工程と、 前記制御電極をマスクとしてイオン注入し、一方が前記
    キャパシタに接続される前記トランジスタの入出力領域
    を形成する工程と、 を具備したことを特徴とする半導体記憶装置の製造方法
    。
  8. （８）半導体基板内にキャパシタを形成する工程と、 前記半導体基板に溝を形成する工程と、 前記溝の内面に絶縁性の第１の層を形成する工程と、 前記第１の層をパターニングして、前記溝の内面の所定
    の位置に開口部を形成する工程と、前記溝内に導電性の
    第２の層を形成する工程と、前記第２の層上に絶縁性の
    第３の層を形成する工程と、 前記半導体基板全面に絶縁性の第４の層を形成する工程
    と、 前記第４の層上に導電性の第５の層を形成する工程と、 前記第５の層をパターニングしてトランジスタの制御電
    極を形成する工程と、 前記制御電極をマスクとしてイオン注入し、一方が前記
    キャパシタに接続される前記トランジスタの入出力領域
    を形成する工程と、 を具備したことを特徴とする半導体記憶装置の製造方法
    。
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