KR920000142A - 반도체 기억장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1실시예를 나타낸 것으로, 제 1(a)도는 일부를 잘라낸 평면도, 제 1(b)도는 제 1(a)도의 A-A선에 따른 단면도, 제 1(c)도는 제 1(a)도의 B-B선에 따른 단면도, 제 1(d)도는 제 1(a)도의 C-C선에 따른 단면도.
제 2 도는 제 1 도의 제조공정을 나타낸 사시도.
제 3 도는 본 발명의 제 2 실시예를 나타낸 주요부의 단면도.
제 4 도는 본 발명의 제 3 실시예를 나타낸 것으로, 제 4(a)도는 일부를 잘라낸 평면도, 제 4(b)도는 제 4(a)도의 D-D선에 따른 단면도, 제 4(c)도는 제 4(a)도의 E-E선에 따른 단면도, 제 4(d)도는 제 4(a)도의 F-F선에 따른 단면도.
제 5 도는 본 발명의 제 4 실시예를 나타낸 것으로, 제 5(a)도는 일부를 잘라낸 평면도, 제 5(b)도는 제 5(a)도의 G-G선에 따른 단면도, 제 5(c)도는 제 5(a)도의 H-H선에 따른 단면도, 제 5(d)도는 제 5(a)도의 I-I선에 따른 단면도.
제 6 도는 본 발명의 제 5 실시예를 나타낸 것으로, 제 6(a)도는 일부를 잘라낸 평면도, 제 6(b)도는 제 6(a)도의 J-J선에 따른 단면도, 제 6(c)도는 제 6(a)도의 K-K선에 따른 단면도.
제 7 도는 제 6 도의 셀의 배열을 설명하기 위해 나타낸 도면.
제 8 도는 종래의 DRAM의 구성을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
101, 201, 301 : 반도체기판 102, 202, 302 : 필드산화막
103, 203, 308 : 홈 105, 205, 310 : 개구부
104, 107, 204, 207, 307, 309, 312 : 산화막 106, 206, 311 : 비트선
108, 212, 313 : 게이트산화막 109, 213, 314 : 게이트전극
116, 214, 315 : 소오스·드레인 110 : 절연막
112, 306 : 축적노드
113. 209, 304 : 캐패시터유전막 114, 210 : 플레이트전극
Claims (7)
- 비트선(106, 206, 311)에 트랜지스터를 매개로 캐패시터가 접속된 반도체기억장치에 있어서, 반도체기판(101, 201, 301)내에 상기 비트선(106, 206, 311)을 매설한 것을 특징으로 하는 반도체기억장치.
- 제 1 항에 있어서, 상기 비트선(106, 206, 311)이 절연막으로 둘러싸인 것을 특징으로 하는 반도체기억장치.
- 제 1 항에 있어서, 상기 비트선(106, 206, 311)이 반도체기판(101, 201, 301)내에 형성되고 그 측면에 절연막이 형성된 홈(103, 203, 308)의 내부에 설치되며, 이 홈(103, 203, 308)의 측면의 절연막에는 상기 비트선(106, 206, 311)과 트랜지스터를 접속하기 위한 개구부(105, 205, 310)가 설치되어 있는 것을 특징으로 하는 반도체기억장치.
- 제 1 항에 있어서, 상기 비트선(106, 206, 311)과 트랜지스터를 도전층(101a, 201a, 301b)에 의해 접속한 것을 특징으로 하는 반도체기억장치.
- 반도체기판(101, 201, 301)에 홈(103, 203, 308)을 형성하는 공정과, 이 홈(103, 203, 308)의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제 1 층을 패터닝해서 상기 홈(103, 203, 308)의 내면의 소정위치에 개구부(105, 205, 310)를 형성하는 공정, 상기 홈(103, 203, 308)내에 도전성의 제 2 층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판(101, 201, 301)전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정, 상기 제어전극을 마스크로 이온주입을 행하여 트랜지스터의 입출력영역을 형성하는 공정 및, 상기 입출력영역의 어느 한쪽에 접해서 캐패시터를 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.
- 반도체기판(101, 201, 301)에 홈(103, 203, 308)을 형성하는 공정과, 이 홈(103, 203, 308)의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제 1 층을 패터닝해서 상기 홈(103, 203, 308)의 내면의 소정위치에 개구부(105, 205, 310)를 형성하는 공정, 상기 홈(103, 203, 308)내에 도전성의 제 2 층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판(101, 201, 301)내에 캐패시터를 형성하는 공정, 상기 반도체기판(101, 201, 301)전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정 및, 상기 제어전극을 마스크로 이온주입을 행하여 한쪽이 상기 캐패시터에 접속되는 상기 트랜지스터의 입출력영역을 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.
- 반도체기판(101, 201, 301)내에 캐패시터를 형성하는 공정과, 상기 반도체기판(101, 201, 301)에 홈(103, 203, 308)을 형성하는 공정, 이 홈(103, 203, 308)의 내면에 절연성의 제 1 층을 형성하는 공정, 상기 제1층를 패터닝해서 상기 홈(103, 203, 308)의 내면의 소정위치에 개구부(105, 205, 310)를 형성하는 공정, 상기 홈(103, 203, 308)내에 도전성의 제 2층을 형성하는 공정, 상기 제 2 층상에 절연성의 제 3 층을 형성하는 공정, 상기 반도체기판(101, 201, 301)전면에 절연성의 제 4 층을 형성하는 공정, 상기 제 4 층상에 도전성의 제 5 층을 형성하는 공정, 상기 제 5 층을 패터닝해서 트랜지스터의 제어전극을 형성하는 공정 및, 상기 제어전극을 마스크로 이온주입을 행하여 한쪽이 상기 캐패시터에 접속된 상기 트랜지스터의 입출력영역을 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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