JPH03203410A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH03203410A JPH03203410A JP1344543A JP34454389A JPH03203410A JP H03203410 A JPH03203410 A JP H03203410A JP 1344543 A JP1344543 A JP 1344543A JP 34454389 A JP34454389 A JP 34454389A JP H03203410 A JPH03203410 A JP H03203410A
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- JP
- Japan
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- transistor
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- output
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- emitter
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- 238000006243 chemical reaction Methods 0.000 title claims description 9
- 229920006395 saturated elastomer Polymers 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- 235000013616 tea Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレベル変換回路に関し、特にＥＣＬレベルから
ＭＯＳレベルへ振幅レベルを変換するレベル変換回路に
関する。
ＭＯＳレベルへ振幅レベルを変換するレベル変換回路に
関する。
従来、この種のＥＣＬ−ＭＯＳレベル変換回路としては
第３図に示す回路が一般的である。この回路は差動増幅
器の片側出力をエミッタフォロワを介して出力する形式
である。第４図は第３図に対して止り出力振幅を取る為
に差動増幅器の互に逆位相の両川力をエミッタフォロワ
で受はエミッタフォロワの１方の出力をカレントミラー
接続するここで出力電圧に対し逆相の電流を流すことに
よりＲＩＯの電圧降下及びＱ１３のＶ□を増大させ出力
のロウレベルをさらに低下させる回路である。
第３図に示す回路が一般的である。この回路は差動増幅
器の片側出力をエミッタフォロワを介して出力する形式
である。第４図は第３図に対して止り出力振幅を取る為
に差動増幅器の互に逆位相の両川力をエミッタフォロワ
で受はエミッタフォロワの１方の出力をカレントミラー
接続するここで出力電圧に対し逆相の電流を流すことに
よりＲＩＯの電圧降下及びＱ１３のＶ□を増大させ出力
のロウレベルをさらに低下させる回路である。
上述した従来のＥＣＬ−ＣＭＯＳレベル変換回路では構
成上エミッタフォロワ出力となっている為ハイレベルは
ｖｏ。−■□までしか振れない。この為電源の最小値は
限られてくる。すなわち０Ｍ０８回路の入力レベルは通
常ハイレベルの最小値を０．７ Ｘ Ｖ。。としている
為、 ０．７ＶＣＣ＜ＶＣＣＶ！１ｍとなり、上述回路におけ
る最低電源電圧は ０．３ＸＶＣ０〉■。
成上エミッタフォロワ出力となっている為ハイレベルは
ｖｏ。−■□までしか振れない。この為電源の最小値は
限られてくる。すなわち０Ｍ０８回路の入力レベルは通
常ハイレベルの最小値を０．７ Ｘ Ｖ。。としている
為、 ０．７ＶＣＣ＜ＶＣＣＶ！１ｍとなり、上述回路におけ
る最低電源電圧は ０．３ＸＶＣ０〉■。
である必要がある。■、の温度変化を考慮すればＶＣＣ
は３ｖ程度が最低電位の限度であり、低電圧回路には使
用できない欠点がある。
は３ｖ程度が最低電位の限度であり、低電圧回路には使
用できない欠点がある。
本発明の目的は、高速動作で出力振幅大きく、しかも低
電圧化が可能なレベル変換回路を提供することにある。
電圧化が可能なレベル変換回路を提供することにある。
本発明のＥＣＬ−ＭＯＳレベル変換回路は、差動型式に
接続されるとともにそれぞれのコレクタが第１および第
２の抵抗を介して第１の電源端子に接続された第１及び
第２のトランジスタと、エミッタが第３の抵抗を介して
第１の電源端子に接続されコレクタが電流源を介して第
２の電源端子に接続された第３のトランジスタと、この
第３のトランジスタのベースをコレクタに接続する手段
と、ベースが前記第３のトランジスタのベースに接続さ
れエミッタが前記第２のトランジスタのコレクタに接続
された第４のトランジスタと、ベースが前記第３のトラ
ンジスタのベースに接続されエミッタが前記第１のトラ
ンジスタのコレクタに接続された第５のトランジスタと
、前記第５のトランジスタのコレクタに接続された出力
端子と、コレクタが前記出力端子に接続されエミッタが
前記第２の電源端子に接続された第６のトランジスタと
、この第６のトランジスタのベースを前記第４のトラン
ジスタのコレクタに接続する手段と、前記第２のトラン
ジスタが導通状態の時前記電流源が流す電流の一部を前
記第５のトランジスタに分流する手段と、前記第１のト
ランジスタが導通状態の時前記第４のトランジスタに流
れる電流を前記第６のトランジスタのコレクタおよびベ
ースに分流する手段とを含むことを特徴とする。
接続されるとともにそれぞれのコレクタが第１および第
２の抵抗を介して第１の電源端子に接続された第１及び
第２のトランジスタと、エミッタが第３の抵抗を介して
第１の電源端子に接続されコレクタが電流源を介して第
２の電源端子に接続された第３のトランジスタと、この
第３のトランジスタのベースをコレクタに接続する手段
と、ベースが前記第３のトランジスタのベースに接続さ
れエミッタが前記第２のトランジスタのコレクタに接続
された第４のトランジスタと、ベースが前記第３のトラ
ンジスタのベースに接続されエミッタが前記第１のトラ
ンジスタのコレクタに接続された第５のトランジスタと
、前記第５のトランジスタのコレクタに接続された出力
端子と、コレクタが前記出力端子に接続されエミッタが
前記第２の電源端子に接続された第６のトランジスタと
、この第６のトランジスタのベースを前記第４のトラン
ジスタのコレクタに接続する手段と、前記第２のトラン
ジスタが導通状態の時前記電流源が流す電流の一部を前
記第５のトランジスタに分流する手段と、前記第１のト
ランジスタが導通状態の時前記第４のトランジスタに流
れる電流を前記第６のトランジスタのコレクタおよびベ
ースに分流する手段とを含むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための回路図
である。ＮＰＮ）ランジスタＱｌ、Ｑ２は互にエミッタ
を共通とし定電流源Ｉｔへ接続されている。ＮＰＮ）ラ
ンジスタＱｌ、Ｑ２のコレクタはそれぞれ第１．第２の
抵抗Ｒ１，’Ｒ２を介し電源へ接地され、トランジスタ
Ｑｌ、Ｑ２のウチの一方のベースを基準とし、他方ベー
スを入力とするか、又は双差動入力とする差動増幅器を
構成する。ＰＮＰ）ランジスタＱ７のエミッタは抵抗Ｒ
３を介し電源へ接続され、ベースとコレクタは共通に接
続されると共に、抵抗Ｒ４を介し、定電流源工２へ接続
されておりＰＮＰ）ランジスタＱ７のベースがＰＮＰ）
ランジスタＱ８．Ｑ９のそれぞれのベースへバイアスを
与えている。ＰＮＰトランジスタＱ８．Ｑ９のそれぞれ
のエミッタは差動増幅器のトランジスタＱ２．Ｑｌのコ
レクタ出力にそれぞれ接続されておつ、トランジスタＱ
８のコレクタは抵抗Ｒ５とＲ６の直列回路を介して接地
されている。トランジスタＱ４のコレクタはトランジス
タＱ９のコレクタへ接続され、ベースは抵抗Ｒ５，Ｒ６
の接続点へ接続されておりエミッタは接地されている。
である。ＮＰＮ）ランジスタＱｌ、Ｑ２は互にエミッタ
を共通とし定電流源Ｉｔへ接続されている。ＮＰＮ）ラ
ンジスタＱｌ、Ｑ２のコレクタはそれぞれ第１．第２の
抵抗Ｒ１，’Ｒ２を介し電源へ接地され、トランジスタ
Ｑｌ、Ｑ２のウチの一方のベースを基準とし、他方ベー
スを入力とするか、又は双差動入力とする差動増幅器を
構成する。ＰＮＰ）ランジスタＱ７のエミッタは抵抗Ｒ
３を介し電源へ接続され、ベースとコレクタは共通に接
続されると共に、抵抗Ｒ４を介し、定電流源工２へ接続
されておりＰＮＰ）ランジスタＱ７のベースがＰＮＰ）
ランジスタＱ８．Ｑ９のそれぞれのベースへバイアスを
与えている。ＰＮＰトランジスタＱ８．Ｑ９のそれぞれ
のエミッタは差動増幅器のトランジスタＱ２．Ｑｌのコ
レクタ出力にそれぞれ接続されておつ、トランジスタＱ
８のコレクタは抵抗Ｒ５とＲ６の直列回路を介して接地
されている。トランジスタＱ４のコレクタはトランジス
タＱ９のコレクタへ接続され、ベースは抵抗Ｒ５，Ｒ６
の接続点へ接続されておりエミッタは接地されている。
トランジスタＱ９．Ｑ４のコレクタは共通に出力端子ｖ
０に接続されベースとコレクタが共通に接続されている
トランジスタＱ５のコレクタは出力端子Ｖ、に接続され
、エミッタは抵抗Ｒ４と定電流源工２の接続点へ接続さ
れ、出力端ｖ０がハイレベルとなる時トランジスタＱ９
が飽和するのを防いでいる。又、ベースとコレクタが共
通に接続されているトランジスタＱ６のエミッタは同じ
＜出力バッファ用トランジスタＱ９．Ｑ４の共通に接続
されているコレクタに接続され、コレクタはトランジス
タＱ８のコレクタと、抵抗５の接続点へ接続され出力端
■。がロウレベルとなる時トランジスタＱ４が飽和する
のを防いでいる。
０に接続されベースとコレクタが共通に接続されている
トランジスタＱ５のコレクタは出力端子Ｖ、に接続され
、エミッタは抵抗Ｒ４と定電流源工２の接続点へ接続さ
れ、出力端ｖ０がハイレベルとなる時トランジスタＱ９
が飽和するのを防いでいる。又、ベースとコレクタが共
通に接続されているトランジスタＱ６のエミッタは同じ
＜出力バッファ用トランジスタＱ９．Ｑ４の共通に接続
されているコレクタに接続され、コレクタはトランジス
タＱ８のコレクタと、抵抗５の接続点へ接続され出力端
■。がロウレベルとなる時トランジスタＱ４が飽和する
のを防いでいる。
ここでトランジスタＱ４及びＱ９が飽和しないようにし
ているのは、トランジスタが飽和状態となってしまうと
周知のように充電の時間がかかりスイッチング速度がお
そくなってしまうからである。従って、動作速度を速く
、しかもトランジスタの電圧レベルを小さくして出力電
圧の幅を広くするために飽和直前の状態としている。
ているのは、トランジスタが飽和状態となってしまうと
周知のように充電の時間がかかりスイッチング速度がお
そくなってしまうからである。従って、動作速度を速く
、しかもトランジスタの電圧レベルを小さくして出力電
圧の幅を広くするために飽和直前の状態としている。
次に回路の動作について説明する。差動増幅器の入力に
スイッチング信号を入力したとすると、トランジスタＱ
８．Ｑ９のエミッタには互に位相の反転した出力が現れ
る。基準バイアスのトランジスタＱ７のベース電位はト
ランジスタＱ８．Ｑ９が差動出力によりＯＮ、ＯＦＦ動
作できるように設定しである。いまトランジスタＱ８が
ＯＮ。
スイッチング信号を入力したとすると、トランジスタＱ
８．Ｑ９のエミッタには互に位相の反転した出力が現れ
る。基準バイアスのトランジスタＱ７のベース電位はト
ランジスタＱ８．Ｑ９が差動出力によりＯＮ、ＯＦＦ動
作できるように設定しである。いまトランジスタＱ８が
ＯＮ。
Ｑ９がＯＦＦの場合、出力Ｖ、はトランジスタＱ４によ
りロウレベルへ下がる。トランジスタＱ６のコレクタは
Ｒ５，Ｒ６によりトランジスタＱ６をＯＮさせるだけの
電位を与えであるのでトランジスタＱ６を通じトランジ
スタＱ４のコレクタへ電流が流れトランジスタＱ４のド
ライブ電流が制限されるためトランジスタＱ４は飽和し
ない。
りロウレベルへ下がる。トランジスタＱ６のコレクタは
Ｒ５，Ｒ６によりトランジスタＱ６をＯＮさせるだけの
電位を与えであるのでトランジスタＱ６を通じトランジ
スタＱ４のコレクタへ電流が流れトランジスタＱ４のド
ライブ電流が制限されるためトランジスタＱ４は飽和し
ない。
従って、出力のロウレベルは飽和直前の電圧レベルまで
下がることになる。
下がることになる。
又逆にトランジスタＱ８がＯＦＦ、）ランジスタＱ９が
ＯＮのときはトランジスタＱ４はＯＦＦとなる為出力Ｖ
、はハイレベルとなる。このときトランジスタＱ５のエ
ミッタ電位は抵抗Ｒ４によりトランジスタＱ５をＯＮ状
態にする電位にあるため、トランジスタＱ５に電流が流
れＰＮＰ ）ランジスタＱ７及び抵抗Ｂ３に流れる電流
をへらしその結果、ＰＮＰ）ランジスタＱ９へのドライ
ブが少なくなってＱ９が飽和するのを防いでいる。
ＯＮのときはトランジスタＱ４はＯＦＦとなる為出力Ｖ
、はハイレベルとなる。このときトランジスタＱ５のエ
ミッタ電位は抵抗Ｒ４によりトランジスタＱ５をＯＮ状
態にする電位にあるため、トランジスタＱ５に電流が流
れＰＮＰ ）ランジスタＱ７及び抵抗Ｂ３に流れる電流
をへらしその結果、ＰＮＰ）ランジスタＱ９へのドライ
ブが少なくなってＱ９が飽和するのを防いでいる。
ｖｏのハイレベルは抵抗Ｒ１による電圧防下分とＱ９が
飽和する直前のレベルを残して■。。側へ振れることに
なる。ここで飽和する直前のレベルは約０．１〜０，３
■であり、Ｖｉｌｍは約ＩＶ前後であるので、明らかに
出力のハイレベルはｖｏ。レベル近くまで振ることがで
きる。
飽和する直前のレベルを残して■。。側へ振れることに
なる。ここで飽和する直前のレベルは約０．１〜０，３
■であり、Ｖｉｌｍは約ＩＶ前後であるので、明らかに
出力のハイレベルはｖｏ。レベル近くまで振ることがで
きる。
更に電源電圧について考えてみると、トランジスタＱ８
及びＱ９にカレントミラー接続したトランジスタＱ７は
飽和直前のレベルにするため電流源工２により一定の電
流が流れている。従って電源電圧は抵抗Ｒ３，トランジ
スタＱ７．抵抗Ｒ４及び電流源Ｉ２の経路により決定さ
れる。この経路は、トランジスタＱ５のＶＢｍとトラン
ジスタＱ９の飽和直前の電圧と電流源Ｉ２を構成してい
るトランジスタの飽和しないレベル及びＲ３と等しい抵
抗値を有するＲ１による電圧降下分と等価であるから Ｖｃｃ＝ Ｖ＋ｓｍ＋ Ｖ ａａａ （Ｑ＊） ＋ Ｖ
ｔｅａｓ ｃｔｔ）＋ＶＲＩである。ｖｏは１５０ｔ
ｎＶ程度で十分であり、Ｖ＋５ａｔｃ＋ｎは約０．１〜
０．３ Ｖであるから ｙ ｃｃ ＃１．７■でよいこ
とになり、電流電圧を低電圧化することができる。
及びＱ９にカレントミラー接続したトランジスタＱ７は
飽和直前のレベルにするため電流源工２により一定の電
流が流れている。従って電源電圧は抵抗Ｒ３，トランジ
スタＱ７．抵抗Ｒ４及び電流源Ｉ２の経路により決定さ
れる。この経路は、トランジスタＱ５のＶＢｍとトラン
ジスタＱ９の飽和直前の電圧と電流源Ｉ２を構成してい
るトランジスタの飽和しないレベル及びＲ３と等しい抵
抗値を有するＲ１による電圧降下分と等価であるから Ｖｃｃ＝ Ｖ＋ｓｍ＋ Ｖ ａａａ （Ｑ＊） ＋ Ｖ
ｔｅａｓ ｃｔｔ）＋ＶＲＩである。ｖｏは１５０ｔ
ｎＶ程度で十分であり、Ｖ＋５ａｔｃ＋ｎは約０．１〜
０．３ Ｖであるから ｙ ｃｃ ＃１．７■でよいこ
とになり、電流電圧を低電圧化することができる。
以上のように本実施例によれば電源電圧■。。を約１．
７ Ｖまで大幅に低電圧化することができると共に、出
力レベルの幅もハイレベルが従来に比べ極めて■。。に
近くまで振ることができる効果を有する。
７ Ｖまで大幅に低電圧化することができると共に、出
力レベルの幅もハイレベルが従来に比べ極めて■。。に
近くまで振ることができる効果を有する。
第２図は本発明の他の実施例を説明するための回路図で
ある。第２図は第１図において抵抗Ｒ６をＮＰＮ）ラン
ジスタＱ３に置きかえたもので、トランジスタＱ３のエ
ミッタを接地しコレクタとベースを前記第１図の抵抗Ｒ
５に接続し、トランジスタＱ４のベースはトランジスタ
Ｑ３のベースと共通接続したものである。
ある。第２図は第１図において抵抗Ｒ６をＮＰＮ）ラン
ジスタＱ３に置きかえたもので、トランジスタＱ３のエ
ミッタを接地しコレクタとベースを前記第１図の抵抗Ｒ
５に接続し、トランジスタＱ４のベースはトランジスタ
Ｑ３のベースと共通接続したものである。
本実施例の回路構成により、第１の実施例と同様の効果
が得られる。
が得られる。
以上説明したように本発明は、差動出力をＰＮＰのエミ
ッタで受けるシングルエンドフッシュゾル型の出力段に
出力バッファトランジスタが飽和しないようダイオード
２個をつけた回路とすることにより高速動作が可能とな
り、出力振幅は従来の回路に比ベロウレベルは飽和寸前
まで振れ、ハイレベルはＰＮＰ）ランジスタの飽和寸前
電圧十差動のｐシック振り幅（３００ｍＶ程度）を残し
てｖｏ。まで振らすことができしかも、電源電圧が従来
の３■から、１．７ Ｖと大幅に低電圧化できる効果が
ある。
ッタで受けるシングルエンドフッシュゾル型の出力段に
出力バッファトランジスタが飽和しないようダイオード
２個をつけた回路とすることにより高速動作が可能とな
り、出力振幅は従来の回路に比ベロウレベルは飽和寸前
まで振れ、ハイレベルはＰＮＰ）ランジスタの飽和寸前
電圧十差動のｐシック振り幅（３００ｍＶ程度）を残し
てｖｏ。まで振らすことができしかも、電源電圧が従来
の３■から、１．７ Ｖと大幅に低電圧化できる効果が
ある。
第１図は本発明の第１の実施例を説明するための回路図
、第２図は本発明の他の実施例を説明するための回路図
、第３図、第４図は従来のレベル変換回路を説明するた
めの回路図である。 Ｑｌ及至Ｑ６・・・・・・ＮＰＮ）ランジスタ、Ｑ７及
至Ｑ９・・・・・・ＰＮＰ）ランジスタ、Ｒ１及至Ｒ６
・・・・・・抵抗、ＩＩ、Ｉ２・・・・・・定電流源、
ＱＩＯ及至Ｑ１５・・・・・・ＮＰＮ）ランジスタ、Ｒ
７及至ＲＩＯ・・・・・・抵抗。
、第２図は本発明の他の実施例を説明するための回路図
、第３図、第４図は従来のレベル変換回路を説明するた
めの回路図である。 Ｑｌ及至Ｑ６・・・・・・ＮＰＮ）ランジスタ、Ｑ７及
至Ｑ９・・・・・・ＰＮＰ）ランジスタ、Ｒ１及至Ｒ６
・・・・・・抵抗、ＩＩ、Ｉ２・・・・・・定電流源、
ＱＩＯ及至Ｑ１５・・・・・・ＮＰＮ）ランジスタ、Ｒ
７及至ＲＩＯ・・・・・・抵抗。
Claims (1)
- 差動型式に接続されるとともにそれぞれのコレクタが第
１および第２の抵抗を介して第１の電源端子に接続され
た第１及び第２のトランジスタと、エミッタが第３の抵
抗を介して第１の電源端子に接続されコレクタが電流源
を介して第２の電源端子に接続された第３のトランジス
タと、この第３のトランジスタのベースをコレクタに接
続する手段と、ベースが前記第３のトランジスタのベー
スに接続されエミッタが前記第２のトランジスタのコレ
クタに接続された第４のトランジスタと、ベースが前記
第３のトランジスタのベースに接続されエミッタが前記
第１のトランジスタのコレクタに接続された第５のトラ
ンジスタと、前記第５のトランジスタのコレクタに接続
された出力端子と、コレクタが前記出力端子に接続され
エミッタが前記第２の電源端子に接続された第６のトラ
ンジスタと、この第６のトランジスタのベースを前記第
４のトランジスタのコレクタに接続する手段と、前記第
２のトランジスタが導通状態の時前記電流源が流す電流
の一部を前記第５のトランジスタに分流する手段と、前
記第１のトランジスタが導通状態の時前記第４のトラン
ジスタに流れる電流を前記第６のトランジスタのコレク
タおよびベースに分流する手段とを含むことを特徴とす
るレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344543A JP2546004B2 (ja) | 1989-12-28 | 1989-12-28 | レベル変換回路 |
| US07/632,167 US5066876A (en) | 1989-12-28 | 1990-12-21 | Circuit for converting ecl level signals to mos level signals |
| EP90125725A EP0435335B1 (en) | 1989-12-28 | 1990-12-28 | Transistor circuit and level converting circuit |
| DE69022960T DE69022960T2 (de) | 1989-12-28 | 1990-12-28 | Transistorschaltung und Pegelkonverterschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344543A JP2546004B2 (ja) | 1989-12-28 | 1989-12-28 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203410A true JPH03203410A (ja) | 1991-09-05 |
| JP2546004B2 JP2546004B2 (ja) | 1996-10-23 |
Family
ID=18370089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344543A Expired - Fee Related JP2546004B2 (ja) | 1989-12-28 | 1989-12-28 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5066876A (ja) |
| EP (1) | EP0435335B1 (ja) |
| JP (1) | JP2546004B2 (ja) |
| DE (1) | DE69022960T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
| DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
| JP3092529B2 (ja) * | 1996-10-18 | 2000-09-25 | 日本電気株式会社 | ウィンドウコンパレータ回路 |
| JP3450176B2 (ja) | 1998-03-09 | 2003-09-22 | 日本電気株式会社 | 高速バスドライバ及び高速バス |
| CN111610955B (zh) * | 2020-06-28 | 2022-06-03 | 中国人民解放军国防科技大学 | 一种数据饱和加打包处理部件、芯片及设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177613A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | レベル変換回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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