JPH0564486B2 - - Google Patents
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- JPH0564486B2 JPH0564486B2 JP59067390A JP6739084A JPH0564486B2 JP H0564486 B2 JPH0564486 B2 JP H0564486B2 JP 59067390 A JP59067390 A JP 59067390A JP 6739084 A JP6739084 A JP 6739084A JP H0564486 B2 JPH0564486 B2 JP H0564486B2
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- Japan
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- constant current
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- transistor
- current source
- diode
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Links
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ヒステリシス特性をもつたヒステリ
シスコンパレータに関するものである。更に詳し
くは、本発明は素子点数が少なく、従つて構成が
簡単でIC化するのに好適なヒステリシスコンパ
レータに関するものである。
シスコンパレータに関するものである。更に詳し
くは、本発明は素子点数が少なく、従つて構成が
簡単でIC化するのに好適なヒステリシスコンパ
レータに関するものである。
第１図ａは、従来のヒステリシスコンパレータ
の一例を示す接続図、第１図ｂはこのコンパレー
タによつて実現されるヒステリシス特性の線図で
ある。
の一例を示す接続図、第１図ｂはこのコンパレー
タによつて実現されるヒステリシス特性の線図で
ある。
このコンパレータは、電源端子１、コモン端子
２、比較すべき２つの入力信号が印加される入力
端子３，４、出力端子５を有しており、トランジ
スタQ1〜Q5及びダイオードD1より成る差動増巾
器と、ダイオードD2，D3、トランジスタQ7，Q9
より成る２組のカレントミラー回路及び出力トラ
ンジスタQ8及び電流回路I1〜I4で構成されてい
る。
２、比較すべき２つの入力信号が印加される入力
端子３，４、出力端子５を有しており、トランジ
スタQ1〜Q5及びダイオードD1より成る差動増巾
器と、ダイオードD2，D3、トランジスタQ7，Q9
より成る２組のカレントミラー回路及び出力トラ
ンジスタQ8及び電流回路I1〜I4で構成されてい
る。
同図ｂに示す線図において、横軸に端子３の電
位V3を取り、V3が端子４の電位と等しくなる点
をV4としている。また、縦軸には、出力トラン
ジスタQ8のオン、オフ状態をとつている。
位V3を取り、V3が端子４の電位と等しくなる点
をV4としている。また、縦軸には、出力トラン
ジスタQ8のオン、オフ状態をとつている。
入力端子３の電位V3が、入力端子４の電位V4
より低い電位の時、出力端子５（出力トランジス
タQ8）がオフ状態となり、また、V3がV4より高
くなると、Ｂ点へ移り、出力端子５がオン状態に
なる。
より低い電位の時、出力端子５（出力トランジス
タQ8）がオフ状態となり、また、V3がV4より高
くなると、Ｂ点へ移り、出力端子５がオン状態に
なる。
同図ａにおいて、抵抗R2には、カレントミラ
ー回路によつて、定電流源I2，I3からの定電流i2，
i3が流れており、トランジスタQ3のベース電位
VBQ3は、(1)式の通りとなる。
ー回路によつて、定電流源I2，I3からの定電流i2，
i3が流れており、トランジスタQ3のベース電位
VBQ3は、(1)式の通りとなる。
VBQ3＝V4＋VBEQ4＋R2（i2＋i3） ……(1)
ただしVBEQ4はトランジスタQ4のベース・エミ
ツタ間電圧 一方、トランジスタQ2のベース電位VBQ2は、
(2)式の通りとなる。
ツタ間電圧 一方、トランジスタQ2のベース電位VBQ2は、
(2)式の通りとなる。
VBQ2＝V3＋VBEQ1＋R1i4 ……(2)
ただしVBEQ1はトランジスタQ1のベース・エミ
ツタ間電圧 i4は定電流源I4からの定電流V3がV4の電位より
高くなり、ｂのＢ点へ移ると、トランジスタQ8
がオン状態となる。このことは、通常のコンパレ
ータと同様に(1)式、(2)式より、VBQ3＝VBQ2となつ
た点で、トランジスタQ8がオフからオン状態に
変化する。
ツタ間電圧 i4は定電流源I4からの定電流V3がV4の電位より
高くなり、ｂのＢ点へ移ると、トランジスタQ8
がオン状態となる。このことは、通常のコンパレ
ータと同様に(1)式、(2)式より、VBQ3＝VBQ2となつ
た点で、トランジスタQ8がオフからオン状態に
変化する。
この時第１図ｂにおいて、ヒステリシス巾２
は、(1)、(2)式よりVBQ3＝VBQ2の条件を用い、 V3−V4＝VBEQ4＋R2（i2＋i3） −VBEQ1−R1i4 ……(3) となる。(3)式において、VBEQ4VBEQ1とすると、 V3−V4＝R2（i2＋i3）−R1i4 ……(4) となり、ヒステリシス巾２は、抵抗R1，R2及び
定電流源I2，I3，I4の定電流i2，i3，i4により決定
される。
は、(1)、(2)式よりVBQ3＝VBQ2の条件を用い、 V3−V4＝VBEQ4＋R2（i2＋i3） −VBEQ1−R1i4 ……(3) となる。(3)式において、VBEQ4VBEQ1とすると、 V3−V4＝R2（i2＋i3）−R1i4 ……(4) となり、ヒステリシス巾２は、抵抗R1，R2及び
定電流源I2，I3，I4の定電流i2，i3，i4により決定
される。
同様に、V3が再びV4より低い電位になり、ｂ
のＢ点へ移る時、トランジスタQ8がオン状態か
らオフ状態になる時（この状態ではトランジスタ
Q6もオフで、定電流i3はダイオードD2に流れる）
は、VBQ3、VBQ2は(5)、(6)式の通りとなる。
のＢ点へ移る時、トランジスタQ8がオン状態か
らオフ状態になる時（この状態ではトランジスタ
Q6もオフで、定電流i3はダイオードD2に流れる）
は、VBQ3、VBQ2は(5)、(6)式の通りとなる。
VBQ3＝V4＋VBEQ4＋R2i2 ……(5)
VBQ2＝V3＋VBEQ1＋R1、i4 ……(6)
(5)、(6)式よりヒステリシス巾１は、VBQ3＝VBQ2
の条件を用い、 V4−V3＝VBEQ1＋R1i4−VBEQ4−R2i2 ……(7) となり、VBEQ1VBEQ4とすると、(7)式は(8)式の通
りとなる。
の条件を用い、 V4−V3＝VBEQ1＋R1i4−VBEQ4−R2i2 ……(7) となり、VBEQ1VBEQ4とすると、(7)式は(8)式の通
りとなる。
V4−V3＝R1i4−R2i2 ……(8)
従つて、ヒステリシス巾１は、抵抗R1，R2、
定電流i2，i4により決定される。
定電流i2，i4により決定される。
よつて、この回路全体でのヒステリシス巾は、
ヒステリシス巾１とヒステリシス巾２の合計、す
なわち、(4)式及び(8)式から、(9)式で表わされる。
ヒステリシス巾１とヒステリシス巾２の合計、す
なわち、(4)式及び(8)式から、(9)式で表わされる。
ヒステリシス巾１＋ヒステリシス巾２＝R2・i3
……(9) この様な回路構成の従来例においては、(9)式で
表わされるヒステリシス巾をもつたヒステリシス
特性を得るのに、抵抗２本、カレントミラー回路
２組、ヒステリシス巾決定のための電流源３個、
電流i3を制御するためのトランジスタQ6が必要
で、回路ろ構成するための素子点数が多くなり、
構成が複雑であつた。
……(9) この様な回路構成の従来例においては、(9)式で
表わされるヒステリシス巾をもつたヒステリシス
特性を得るのに、抵抗２本、カレントミラー回路
２組、ヒステリシス巾決定のための電流源３個、
電流i3を制御するためのトランジスタQ6が必要
で、回路ろ構成するための素子点数が多くなり、
構成が複雑であつた。
本発明は、この様な従来回路における欠点を解
決するためになされたもので、素子点数が少な
く、構成の簡単なヒステリシスコンパレータを実
現しようとするものである。
決するためになされたもので、素子点数が少な
く、構成の簡単なヒステリシスコンパレータを実
現しようとするものである。
前述の目的を達成するための本発明のヒステリ
シスコンパレータは、電源端子、コモン端子、第
１と第２の入力端子及び出力端子を備え、差動増
巾器によつて構成されるコンパレータであつて、 電源端子とコモン端子との間に、第１の定電流
源と順方向ダイオードと第２の定電流源との直列
回路を接続し、差動増巾器の出力段にベースが接
続されたトランジスタのコレクタを前記第１の定
電流源と前記ダイオードとの接続点に、エミツタ
を前記コモン端子に夫々接続し、前記差動増巾器
の一方の入力端を第１の入力端子に接続し、前記
ダイオードと前記第２の定電流源との接続点を前
記差動増巾器の他方の入力端に接続すると共に抵
抗を介して第２の入力端子に接続してなるもので
ある。すなわち、本発明に係る回路は、ヒステリ
シス巾を決めるための回路を、電源端子とコモン
端子間に互いに直列に接続した第１の定電流源、
ダイオード、第２の定電流源、及び第１の定電流
源とダイオードとの接続点とコモン端子間に接続
したトランジスタ、及びダイオードと第２と定電
流源の接続点と入力端子間に接続した抵抗とで構
成したものである。従つて、本発明のヒステリシ
スコンパレータにおいては、実質的に前記抵抗の
抵抗値と前記第１の定電流源の電流値の積によつ
てヒステリシス巾が決定される。ヒステリシス巾
に大きく影響を与える素子は第１と第２の定電流
源及び抵抗の３つの素子であり、従来のようにカ
レントミラー回路は不要で定電流源やトランジス
タの数も少なくすることができる。
シスコンパレータは、電源端子、コモン端子、第
１と第２の入力端子及び出力端子を備え、差動増
巾器によつて構成されるコンパレータであつて、 電源端子とコモン端子との間に、第１の定電流
源と順方向ダイオードと第２の定電流源との直列
回路を接続し、差動増巾器の出力段にベースが接
続されたトランジスタのコレクタを前記第１の定
電流源と前記ダイオードとの接続点に、エミツタ
を前記コモン端子に夫々接続し、前記差動増巾器
の一方の入力端を第１の入力端子に接続し、前記
ダイオードと前記第２の定電流源との接続点を前
記差動増巾器の他方の入力端に接続すると共に抵
抗を介して第２の入力端子に接続してなるもので
ある。すなわち、本発明に係る回路は、ヒステリ
シス巾を決めるための回路を、電源端子とコモン
端子間に互いに直列に接続した第１の定電流源、
ダイオード、第２の定電流源、及び第１の定電流
源とダイオードとの接続点とコモン端子間に接続
したトランジスタ、及びダイオードと第２と定電
流源の接続点と入力端子間に接続した抵抗とで構
成したものである。従つて、本発明のヒステリシ
スコンパレータにおいては、実質的に前記抵抗の
抵抗値と前記第１の定電流源の電流値の積によつ
てヒステリシス巾が決定される。ヒステリシス巾
に大きく影響を与える素子は第１と第２の定電流
源及び抵抗の３つの素子であり、従来のようにカ
レントミラー回路は不要で定電流源やトランジス
タの数も少なくすることができる。
第２図ａは本発明に係るヒステリシスコンパレ
ータの一例を示す接続図、第２図ｂはこのコンパ
レータによつて実現されるヒステリシス特性の線
図である。
ータの一例を示す接続図、第２図ｂはこのコンパ
レータによつて実現されるヒステリシス特性の線
図である。
この図において、１は電源E0が接続される電
源端子、２はコモン端子、３は比較すべき一方の
入力信号E2が印加される入力端子、４は他方の
入力信号E1が印加される入力端子、５は比較結
果が出力される出力端子である。
源端子、２はコモン端子、３は比較すべき一方の
入力信号E2が印加される入力端子、４は他方の
入力信号E1が印加される入力端子、５は比較結
果が出力される出力端子である。
トランジスタQ11〜Q13は差動増巾器を構成し、
電流源I12，I13トランジスタQ14、ダイオードD11
及び抵抗Ｒがヒステリシス巾を決定するための回
路を構成している。このヒステリシス巾決定のた
めの回路において、定電流源I13、ダイオードD11
及び定電流源I12は、互いに直列に接続され電源
端子１とコモン端子２間に接続されている。ま
た、トランジスタQ14のコレクタは定電流源I13と
ダイオードD11の接続点に、エミツタはコモン端
子２に、ベースは差動増巾器の出力端に相当する
トランジスタQ13のコレクタ及び出力トランジス
タQ15のベースにそれぞれ接続されている。ダイ
オードD11と、定電流源I12の接続点は、抵抗Ｒを
介して一方の入力端子４に接続されるとともに、
差動増巾器を構成している一方のトランジスタ
Q12のベースに接続されている。
電流源I12，I13トランジスタQ14、ダイオードD11
及び抵抗Ｒがヒステリシス巾を決定するための回
路を構成している。このヒステリシス巾決定のた
めの回路において、定電流源I13、ダイオードD11
及び定電流源I12は、互いに直列に接続され電源
端子１とコモン端子２間に接続されている。ま
た、トランジスタQ14のコレクタは定電流源I13と
ダイオードD11の接続点に、エミツタはコモン端
子２に、ベースは差動増巾器の出力端に相当する
トランジスタQ13のコレクタ及び出力トランジス
タQ15のベースにそれぞれ接続されている。ダイ
オードD11と、定電流源I12の接続点は、抵抗Ｒを
介して一方の入力端子４に接続されるとともに、
差動増巾器を構成している一方のトランジスタ
Q12のベースに接続されている。
この様な接続において、端子３に印加される入
力信号E2が、端子４に印加される入力信号（基
準電圧）E1より低いＡ点（第２図ｂ参照）にあ
る時、出力トランジスタQ15はオフ状態となつて
いる。この時、トランジスタQ14もオフ状態であ
つて、定電流源I13からの定電流i13は、ダイオー
ドD11を経て、抵抗Ｒ側と定電流源I12側に分流す
る。それ故に、トランジスタQ12のベース電位
VBQ12は、(10)式の通りとなる。
力信号E2が、端子４に印加される入力信号（基
準電圧）E1より低いＡ点（第２図ｂ参照）にあ
る時、出力トランジスタQ15はオフ状態となつて
いる。この時、トランジスタQ14もオフ状態であ
つて、定電流源I13からの定電流i13は、ダイオー
ドD11を経て、抵抗Ｒ側と定電流源I12側に分流す
る。それ故に、トランジスタQ12のベース電位
VBQ12は、(10)式の通りとなる。
VBQ12＝E1＋Ｒ（i13−i12） ……(10)
入力信号E2がＡ点より、基準電圧E1と同じに
なる点を経て更に高い電圧Ｂ点へ移る時、出力ト
ランジスタQ15は、オフ状態からオン状態に変化
する。この変化点のE2の電圧とE1の電圧差がヒ
ステリシス巾２となる。この様な変化は、トラン
ジスタQ11とQ12のベース電位VBQ11、VBQ12が等し
くなつた時生じる。
なる点を経て更に高い電圧Ｂ点へ移る時、出力ト
ランジスタQ15は、オフ状態からオン状態に変化
する。この変化点のE2の電圧とE1の電圧差がヒ
ステリシス巾２となる。この様な変化は、トラン
ジスタQ11とQ12のベース電位VBQ11、VBQ12が等し
くなつた時生じる。
トランジスタQ11のVBQ11は、入力端子３に印加
される入力信号E2に等しく、(11)式で表わされる。
される入力信号E2に等しく、(11)式で表わされる。
VBQ11＝E2 ……(11)
(10)式、(11)式から、VBQ11＝VBQ12の条件を用いると
(12)式が得られる。
(12)式が得られる。
E2−E1＝Ｒ（i13−i12） ……(12)
よつて、ヒステリシス巾２の値は、(12)式から明
らかなように、抵抗Ｒと電流i13，i12の差（i13−
i12）の積になる。
らかなように、抵抗Ｒと電流i13，i12の差（i13−
i12）の積になる。
出力トランジスタQ15がオン状態に変化する
と、トランジスタQ14もオンとなり、これにより
定電流源I13からの電流i13は、トランジスタQ14側
に流れ、ダイオードD11側へは流れなくなる。ま
た、トランジスタQ14がオンすることにより、ダ
イオードD11は逆バイアスされるため、オフ状態
となり、ダイオードD11のカソード側の電位、す
なわち、トランジスタQ12のベース電位VBQ12は、
(10)式で示される値から更に低い、(13)式で示される
電位VBQ12′に変化する。
と、トランジスタQ14もオンとなり、これにより
定電流源I13からの電流i13は、トランジスタQ14側
に流れ、ダイオードD11側へは流れなくなる。ま
た、トランジスタQ14がオンすることにより、ダ
イオードD11は逆バイアスされるため、オフ状態
となり、ダイオードD11のカソード側の電位、す
なわち、トランジスタQ12のベース電位VBQ12は、
(10)式で示される値から更に低い、(13)式で示される
電位VBQ12′に変化する。
VBQ12′＝E1−Ri12 ……(13)
この状態から、再び入力信号E2がＡ点に向け
て低くなると、トランジスタQ15がオンからオフ
に変化する。この変化する点のE1とE2の差がヒ
ステリシス巾１となる。このヒステリシス巾１
は、(11)式、(13)式から、VBQ11＝VBQ12′の条件を用い
ると、(14)式の通りとなる。
て低くなると、トランジスタQ15がオンからオフ
に変化する。この変化する点のE1とE2の差がヒ
ステリシス巾１となる。このヒステリシス巾１
は、(11)式、(13)式から、VBQ11＝VBQ12′の条件を用い
ると、(14)式の通りとなる。
E1−E2＝Ri12 ……(14)
これより、回路全体のヒステリシス巾は、(12)
式、(14)式から、 ヒステリシス巾１＋ヒステリシス巾２ ＝Ｒ（i13−i12）＋Ri12＝Ri13 ……(15) となり、抵抗Ｒと定電流i13の積で決定され、第
１図従来回路と同様の特性を得ることができる。
式、(14)式から、 ヒステリシス巾１＋ヒステリシス巾２ ＝Ｒ（i13−i12）＋Ri12＝Ri13 ……(15) となり、抵抗Ｒと定電流i13の積で決定され、第
１図従来回路と同様の特性を得ることができる。
特に無調整のヒステリシスコンパレータをIC
で構成する場合、従来回路によるとヒステリシス
巾に大きく影響を与える素子はトランジスタ等で
構成する定電流源I2，I3，I4、抵抗R1，R2の５素
子であるのに比べ、本発明による回路では定電流
源I12、I13、抵抗Ｒの３素子であり、ヒステリシ
ス巾に大きな影響を与える素子が少ない為歩留り
が向上する。
で構成する場合、従来回路によるとヒステリシス
巾に大きく影響を与える素子はトランジスタ等で
構成する定電流源I2，I3，I4、抵抗R1，R2の５素
子であるのに比べ、本発明による回路では定電流
源I12、I13、抵抗Ｒの３素子であり、ヒステリシ
ス巾に大きな影響を与える素子が少ない為歩留り
が向上する。
第３図は、本発明に係る回路の他の接続図であ
る。この実施例では、差動増巾器をNPN型トラ
ンジスタQ21，Q22で構成したもので、他の構成
は第２図ａのものと大きく変らない。つまり、第
２図ａのダイオードD12はダイオード接続された
トランジスタQ24に対応し、同図ａのトランジス
タQ13はトランジスタQ23，Q23′に対応する。そし
て、トランジスタQ23′のコレクタはトランジスタ
Q14のベースに接続され、トランジスタQ15を介
して出力が得られる。なお、第２図ａ及び第３図
の回路はいずれもIC化が可能であることはいう
までもない。
る。この実施例では、差動増巾器をNPN型トラ
ンジスタQ21，Q22で構成したもので、他の構成
は第２図ａのものと大きく変らない。つまり、第
２図ａのダイオードD12はダイオード接続された
トランジスタQ24に対応し、同図ａのトランジス
タQ13はトランジスタQ23，Q23′に対応する。そし
て、トランジスタQ23′のコレクタはトランジスタ
Q14のベースに接続され、トランジスタQ15を介
して出力が得られる。なお、第２図ａ及び第３図
の回路はいずれもIC化が可能であることはいう
までもない。
以上説明したように、本発明によれば、従来回
路に比べて、カレントミラー回路を不要とすると
ともに、定電流源の数やトランジスタ等を減らす
ことができ、従つて素子点数が少なく構成の簡単
なヒステリシスコンパレータが実現できる。本発
明の回路は、素子点数が少ないことから、IC化
する場合、ICの面積の縮少化、歩留りの向上、
コストの低減という効果が期待できるので、IC
化する場合に特に有効である。
路に比べて、カレントミラー回路を不要とすると
ともに、定電流源の数やトランジスタ等を減らす
ことができ、従つて素子点数が少なく構成の簡単
なヒステリシスコンパレータが実現できる。本発
明の回路は、素子点数が少ないことから、IC化
する場合、ICの面積の縮少化、歩留りの向上、
コストの低減という効果が期待できるので、IC
化する場合に特に有効である。
第１図は従来回路の接続図及び特性線図、第２
図は本発明に係る回路の接続図及び特性線図、第
３図本発明の他の実施例を示す接続図である。 １……電源端子、２……コモン端子、３，４…
…入力端子、５……出力端子、Q11〜Q15……ト
ランジスタ、I11〜I13……定電流源、D11……ダイ
オード、Ｒ……抵抗。
図は本発明に係る回路の接続図及び特性線図、第
３図本発明の他の実施例を示す接続図である。 １……電源端子、２……コモン端子、３，４…
…入力端子、５……出力端子、Q11〜Q15……ト
ランジスタ、I11〜I13……定電流源、D11……ダイ
オード、Ｒ……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 電源端子、コモン端子、第１と第２の入力端
子及び出力端子を備え、差動増巾器によつて構成
されるコンパレータであつて、 前記電源端子と前記コモン端子との間に、第１
の定電流源と順方向ダイオードと第２の定電流源
との直列回路を接続し、前記差動増巾器の出力段
にベースが接続されたトランジスタのコレクタを
前記第１の定電流源と前記ダイオードとの接続点
に、エミツタを前記コモン端子に夫々接続し、前
記差動増巾器の一方の入力端を前記第１の入力端
子に接続し、前記ダイオードと前記第２の定電流
源との接続点を前記差動増巾器の他方の入力端に
接続すると共に抵抗を介して前記第２の入力端子
に接続したことを特徴とするヒステリシスコンパ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067390A JPS60212023A (ja) | 1984-04-06 | 1984-04-06 | ヒステリシスコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067390A JPS60212023A (ja) | 1984-04-06 | 1984-04-06 | ヒステリシスコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60212023A JPS60212023A (ja) | 1985-10-24 |
| JPH0564486B2 true JPH0564486B2 (ja) | 1993-09-14 |
Family
ID=13343603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067390A Granted JPS60212023A (ja) | 1984-04-06 | 1984-04-06 | ヒステリシスコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60212023A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104372B2 (ja) * | 1986-09-18 | 1995-11-13 | キヤノン株式会社 | 電圧比較回路 |
-
1984
- 1984-04-06 JP JP59067390A patent/JPS60212023A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60212023A (ja) | 1985-10-24 |
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