JP2990775B2 - Ｅｃｌ出力回路 - Google Patents
Ｅｃｌ出力回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はECL（Emitter Coupled Logic）出力回路に関
する。
する。
ECLは従来より超高速論理動作を有する集積回路とし
て知られ、特にコンピュータ，通信機器用デバイスとし
て幅広く使用されてきた。
て知られ、特にコンピュータ，通信機器用デバイスとし
て幅広く使用されてきた。
第４図に従来のECL出力回路を示す。ここで入力端子
１に“H"レベル（基準電位２より高いレベル）が印加さ
れたとすると、トランジスタQ1がオン，トランジスタQ2
がオフとなり、抵抗R2には電流が流れないので出力端子
３の電位V3は、高位側電源５の電位V5＝0V,トランジス
タQ3の順方向電圧をVBEQ3＝0.8Vとすれば、 V3＝VOH ＝V5−VBEQ3 ＝−0.8V …（１） となり“H"レベルを示す。
１に“H"レベル（基準電位２より高いレベル）が印加さ
れたとすると、トランジスタQ1がオン，トランジスタQ2
がオフとなり、抵抗R2には電流が流れないので出力端子
３の電位V3は、高位側電源５の電位V5＝0V,トランジス
タQ3の順方向電圧をVBEQ3＝0.8Vとすれば、 V3＝VOH ＝V5−VBEQ3 ＝−0.8V …（１） となり“H"レベルを示す。
次に入力端子１に“L"レベル（基準電位２より低いレ
ベル）が印加されると、トランジスタQ1がオフ，トラン
ジスタQ2がオンとなるので、出力３の電位V3は、定電流
源４の電流I4を0.2μA,抵抗R2を3KΩとすれば、 V3＝VOL ＝V5−I4・R2−VBEQ3 ＝−1.4V …（２） となり、“L"レベルを示す。
ベル）が印加されると、トランジスタQ1がオフ，トラン
ジスタQ2がオンとなるので、出力３の電位V3は、定電流
源４の電流I4を0.2μA,抵抗R2を3KΩとすれば、 V3＝VOL ＝V5−I4・R2−VBEQ3 ＝−1.4V …（２） となり、“L"レベルを示す。
基準電位２は第４図に示す回路においては、通常−1.
1Vに設定される。
1Vに設定される。
ここで電位側電源６の電位V6＝−4.5Vとすれば、電流
切換型論理回路の消費電力PCSは PCS＝|V6|.I4 ＝0.9mW …（３） また、エミッタフォロワ回路、すなわちECL出力回路
の消費電力PEFは、抵抗R4＝15.5KΩとした場合、出力３
が“H"レベルにおいて、 IR4(H)＝（VOH−V6）/R4＝0.24mA …（４） PEF(H)＝|V6|・IR4(H)＝1.08mW …（５） 出力３が“L"レベルにおいて IR4(L)＝（VOL−V6）/R4＝0.20mA …（６） PEF(L)＝|V6|・IR4(L)＝0.9mW …（７） となる。
切換型論理回路の消費電力PCSは PCS＝|V6|.I4 ＝0.9mW …（３） また、エミッタフォロワ回路、すなわちECL出力回路
の消費電力PEFは、抵抗R4＝15.5KΩとした場合、出力３
が“H"レベルにおいて、 IR4(H)＝（VOH−V6）/R4＝0.24mA …（４） PEF(H)＝|V6|・IR4(H)＝1.08mW …（５） 出力３が“L"レベルにおいて IR4(L)＝（VOL−V6）/R4＝0.20mA …（６） PEF(L)＝|V6|・IR4(L)＝0.9mW …（７） となる。
なお、CLは出力端子の負荷容量である。
ここで、ECLを基本回路とする集積回路は、第４図に
示すような回路を多数用いて構成される。よって回路の
集積化が進むにつれ消費電力が増加することになる。し
かしながら、消費電力はデバイスのジャンクション温
度，システムの消費電力制限等の理由によりむやみに大
きくすることはできない。したがって、第４図に示すEC
L基本回路の消費電力を少なくする必要がある。
示すような回路を多数用いて構成される。よって回路の
集積化が進むにつれ消費電力が増加することになる。し
かしながら、消費電力はデバイスのジャンクション温
度，システムの消費電力制限等の理由によりむやみに大
きくすることはできない。したがって、第４図に示すEC
L基本回路の消費電力を少なくする必要がある。
この消費電力の低域は、前述の式（３）におけるI4、
式（５），（７）におけるIR4(H),IR4(L)を小さくする
ことを意味するので、ECLの最大の長所である高速動作
が損われることになる。特にIR4(L)を小さくする、すな
わち抵抗R4の値を大きくすることは、出力３の立ち下が
り変化時の動作速度を著しく劣化させる。
式（５），（７）におけるIR4(H),IR4(L)を小さくする
ことを意味するので、ECLの最大の長所である高速動作
が損われることになる。特にIR4(L)を小さくする、すな
わち抵抗R4の値を大きくすることは、出力３の立ち下が
り変化時の動作速度を著しく劣化させる。
仮に、負荷容量CLの値を1PFとして、出力の立ち下が
り変化時間をR4＝15.5KΩとR4＝31KΩで比較すると、 となる。
り変化時間をR4＝15.5KΩとR4＝31KΩで比較すると、 となる。
さらに前述の（５）式，（７）式から明らかなよう
に、出力３の“H"レベル時の消費電力PEF(H)が出力３の
“L"レベル時の消費電力PEF(L)より大きい。PEF(H)はEC
Lの高速動作においては小さい方が良く、第４図の従来
回路ではPEF(H)が大きいことによる消費電力の消費とい
う欠点があった。
に、出力３の“H"レベル時の消費電力PEF(H)が出力３の
“L"レベル時の消費電力PEF(L)より大きい。PEF(H)はEC
Lの高速動作においては小さい方が良く、第４図の従来
回路ではPEF(H)が大きいことによる消費電力の消費とい
う欠点があった。
本発明の目的は、低消費電力が可能なECL出力回路を
提供することにある。
提供することにある。
本発明のECL出力回路は、ベースが入力端子に接続さ
れ、エミッタが定電流回路を介して第１の低位側電源に
接続された第１のバイポーラ型トランジスタと、ベース
が基準電位に接続され、エミッタが第１のトランジスタ
と共通接続された第２のバイポーラ型トランジスタから
なる電流切換型論理回路と、ベースが第２もしくは第１
のトランジスタのコレクタに接続され、コレクタが高位
側電源に接続され、エミッタが出力端子に接続された第
３のバイポーラ型トランジスタからなるエミッタフォロ
ア回路より構成されたECL回路において、ソースが第１
の低位側電源に接続され、ゲートおよびドレインは第１
の抵抗を介して高位側電源に接続されるとともに第１の
コンデンサを介して第１もしくは第２のトランジスタの
コレクタに接続された第１のＮ型MOSトランジスタと、
ゲートが第１のＮ型MOSトランジスタのゲートおよびド
レインに接続され、ソースが第１のＮ型MOSトランジス
タのソースおよび第１の低位側電源に接続され、ドレイ
ンが第３のバイポーラ型トランジスタのエミッタおよび
出力端子に接続された第２のＮ型MOSトランジスタが挿
入されている。
れ、エミッタが定電流回路を介して第１の低位側電源に
接続された第１のバイポーラ型トランジスタと、ベース
が基準電位に接続され、エミッタが第１のトランジスタ
と共通接続された第２のバイポーラ型トランジスタから
なる電流切換型論理回路と、ベースが第２もしくは第１
のトランジスタのコレクタに接続され、コレクタが高位
側電源に接続され、エミッタが出力端子に接続された第
３のバイポーラ型トランジスタからなるエミッタフォロ
ア回路より構成されたECL回路において、ソースが第１
の低位側電源に接続され、ゲートおよびドレインは第１
の抵抗を介して高位側電源に接続されるとともに第１の
コンデンサを介して第１もしくは第２のトランジスタの
コレクタに接続された第１のＮ型MOSトランジスタと、
ゲートが第１のＮ型MOSトランジスタのゲートおよびド
レインに接続され、ソースが第１のＮ型MOSトランジス
タのソースおよび第１の低位側電源に接続され、ドレイ
ンが第３のバイポーラ型トランジスタのエミッタおよび
出力端子に接続された第２のＮ型MOSトランジスタが挿
入されている。
また本発明では、上記第２のＮ型MOSトランジスタと
同じ形状のＮ型MOSトランジスタを複数個用意し、出力
端子の負荷容量の増加に応じてこれら複数個のＮ型MOS
トランジスタのソース，ゲート，ドレインを第２のＮ型
MOSトランジスタのソース，ゲート，ドレインにおのお
の接続される。
同じ形状のＮ型MOSトランジスタを複数個用意し、出力
端子の負荷容量の増加に応じてこれら複数個のＮ型MOS
トランジスタのソース，ゲート，ドレインを第２のＮ型
MOSトランジスタのソース，ゲート，ドレインにおのお
の接続される。
さらに本発明では、第１および第２のＮ型MOSトラン
ジスタのソースが、第１の低位側電源より高い電位に位
置する第２の低位側電源に接続される。
ジスタのソースが、第１の低位側電源より高い電位に位
置する第２の低位側電源に接続される。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例を示すECLの回路図である。本実施
例では、第４図に示す抵抗R4のかわりに、Ｎ型MOSトラ
ンジスタQ4,Q5、抵抗R3、コンデンサＣが挿入されてい
る。
は本発明の一実施例を示すECLの回路図である。本実施
例では、第４図に示す抵抗R4のかわりに、Ｎ型MOSトラ
ンジスタQ4,Q5、抵抗R3、コンデンサＣが挿入されてい
る。
ここでMOSトランジスタのドレイン−ソース電流は次
式であらわされる。
式であらわされる。
第１図において、トランジスタQ4のゲートとドレイン
はショートされているため、飽和領域で動作する。従っ
て、（10）式は IDSQ4＝ｋ（VGQ4−VTQ4）２ となる。すなわちトランジスタQ4と抵抗R3により定電流
回路を形成している。
はショートされているため、飽和領域で動作する。従っ
て、（10）式は IDSQ4＝ｋ（VGQ4−VTQ4）２ となる。すなわちトランジスタQ4と抵抗R3により定電流
回路を形成している。
また、トランジスタQ4,抵抗R3およびトランジスタQ5
によりカレントミラー回路が構成される。トランジスタ
Q5のドレイン−ソース電流IDSQ5は（10）式より IDSQ5＝ｋ(VGQ5−VTQ5)２−ｋ(VGQ5−VDQ5−VTQ5)２
…（12） VGQ5＝VGQ4＝VGであり、トランジスタQ4,Q5が同一形
状であるとすれば、VTQ5＝VTQ4＝VTが成り立つ。
によりカレントミラー回路が構成される。トランジスタ
Q5のドレイン−ソース電流IDSQ5は（10）式より IDSQ5＝ｋ(VGQ5−VTQ5)２−ｋ(VGQ5−VDQ5−VTQ5)２
…（12） VGQ5＝VGQ4＝VGであり、トランジスタQ4,Q5が同一形
状であるとすれば、VTQ5＝VTQ4＝VTが成り立つ。
（11）式より であるから、これと（11）式を（12）式に代入すると となる。したがってミラー係数Ｍは よってミラー係数Ｍが１となる点は ここで、仮にｋ＝62×10-6（Ａ）となるようにトラン
ジスタQ4,Q5を設定し、IDSQ4＝0.1（mA）となるように
トランジスタQ4,抵抗R3を設定すれば（16）式に代入し
て となる。すなわちQ5のドレイン−ソース間電圧が1.27V
以上であればトランジスタQ5は飽和領域で動作しIDSQ5
＝IDSQ4＝0.1mAの定電流が流れる。
ジスタQ4,Q5を設定し、IDSQ4＝0.1（mA）となるように
トランジスタQ4,抵抗R3を設定すれば（16）式に代入し
て となる。すなわちQ5のドレイン−ソース間電圧が1.27V
以上であればトランジスタQ5は飽和領域で動作しIDSQ5
＝IDSQ4＝0.1mAの定電流が流れる。
第１図においてV6は通常−4.5V、かつ（１）式，
（２）式から明らかなように、トランジスタQ5のドレイ
ン−ソース間電圧は1.27V以上常に確保されている。
（２）式から明らかなように、トランジスタQ5のドレイ
ン−ソース間電圧は1.27V以上常に確保されている。
次にコンデンサＣの効果について考える。入力端子１
が“L"から“H"に変化するとき、トランジスタQ1はONに
切り換わるので、トランジスタQ1のコレクタ電位は立ち
下がる。ここでトランジスタQ4のゲート，ドレインおよ
びトランジスタQ5のゲート電位はコンデンサＣにより瞬
時立ち下がる。よって、IDSQ4,IDSQ5ともに瞬時に減少
することになる。このとき、出力３の電位は立ち上がり
の変化を行なうので、IDSQ5の減少は高速動作に有利に
働く。
が“L"から“H"に変化するとき、トランジスタQ1はONに
切り換わるので、トランジスタQ1のコレクタ電位は立ち
下がる。ここでトランジスタQ4のゲート，ドレインおよ
びトランジスタQ5のゲート電位はコンデンサＣにより瞬
時立ち下がる。よって、IDSQ4,IDSQ5ともに瞬時に減少
することになる。このとき、出力３の電位は立ち上がり
の変化を行なうので、IDSQ5の減少は高速動作に有利に
働く。
入力端子が“H"から“L"に変化するとき、トランジス
タQ1はオフに切り換わるので、トランジスタQ1のコレク
タ電位は立ち上がる。ここでトランジスタQ4のゲート，
ドレインおよびトランジスタQ5のゲート電位はコンデン
サＣにより瞬時立ち上がる。よってIDSQ4,IDSQ5とも瞬
時増加する。このとき出力端子３の電位は立ち下がりの
変化を行なうので、IDSQ5の増加は高速動作に有利に働
く。
タQ1はオフに切り換わるので、トランジスタQ1のコレク
タ電位は立ち上がる。ここでトランジスタQ4のゲート，
ドレインおよびトランジスタQ5のゲート電位はコンデン
サＣにより瞬時立ち上がる。よってIDSQ4,IDSQ5とも瞬
時増加する。このとき出力端子３の電位は立ち下がりの
変化を行なうので、IDSQ5の増加は高速動作に有利に働
く。
例えば、コンデンサＣによりIDSQ4が0.2mAになった場
合、 であり、トランジスタQ5は飽和領域で動作しIDSQ5＝I
DSQ4＝0.2mAとなる。かりに負荷容量CLの値を1PFとし
て、出力の立ち下がり変化時間をIDSQ5＝0.1mAと0.2mA
で比較すると、 ｔ＝ｖ・C/I＝0.3V×1PF/IDSQ5 ＝3.0ns （IDSQ5＝0.1mA） …（19） ＝1.5ns （IDSQ5＝0.2mA） …（20） となる。
合、 であり、トランジスタQ5は飽和領域で動作しIDSQ5＝I
DSQ4＝0.2mAとなる。かりに負荷容量CLの値を1PFとし
て、出力の立ち下がり変化時間をIDSQ5＝0.1mAと0.2mA
で比較すると、 ｔ＝ｖ・C/I＝0.3V×1PF/IDSQ5 ＝3.0ns （IDSQ5＝0.1mA） …（19） ＝1.5ns （IDSQ5＝0.2mA） …（20） となる。
なお、ICSQ4,ICSQ5の電流変化は入力が変化するとき
の瞬時のことなので、コンデンサＣの挿入による消費電
力の増加はほとんどない。
の瞬時のことなので、コンデンサＣの挿入による消費電
力の増加はほとんどない。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は第１の実施例に対して、トランジスタQ5と同
じ形状のトランジスタを複数個（図中ではQ6の１個の
み）用意してある。負荷容量CL値が大きい場合等におい
て、ゲート，ドレイン，ソースをトランジスタQ5のゲー
ト，ドレイン，ソースにおのおの接続（ソースはあらか
じめQ5のソースと接続していても良い）することによ
り、出力３の立ち下がり変化時間を短縮することができ
る。第２図においてはトランジスタQ6を挿入することに
よりQ6に伴なう消費電力の増加はあるが、立ち下がり変
化時間を半分にすることができる。
本実施例は第１の実施例に対して、トランジスタQ5と同
じ形状のトランジスタを複数個（図中ではQ6の１個の
み）用意してある。負荷容量CL値が大きい場合等におい
て、ゲート，ドレイン，ソースをトランジスタQ5のゲー
ト，ドレイン，ソースにおのおの接続（ソースはあらか
じめQ5のソースと接続していても良い）することによ
り、出力３の立ち下がり変化時間を短縮することができ
る。第２図においてはトランジスタQ6を挿入することに
よりQ6に伴なう消費電力の増加はあるが、立ち下がり変
化時間を半分にすることができる。
第３図は本発明の第３の実施例であり、第１図に対し
て第１の低位側電源６より電位の高い位置にある第２の
低位側電源７を設け、トランジスタQ4,Q5のソースを電
源７に接続する。これにより第１図に比して消費電力の
低減がはかられる。
て第１の低位側電源６より電位の高い位置にある第２の
低位側電源７を設け、トランジスタQ4,Q5のソースを電
源７に接続する。これにより第１図に比して消費電力の
低減がはかられる。
なお、トランジスタQ4,Q5、抵抗R3,コンデンサＣを第
１図と同じ値とし、トランジスタQ5を常に飽和領域で使
用する場合の電源７の電位:V7の値は 以下に設定する必要がある。
１図と同じ値とし、トランジスタQ5を常に飽和領域で使
用する場合の電源７の電位:V7の値は 以下に設定する必要がある。
以上説明したように本発明は、ECLにおけるエミッタ
フォロア回路の出力部にＮ型MOSトランジスタ，抵抗，
コンデンサを挿入接続することにより、出力の立ち下が
り時にのみ出力負荷の放電電流を増加させて高速動作を
実現し、論理変化のない場合は微少な定電流回路にする
ことで低消費電力を実現するという効果を有する。
フォロア回路の出力部にＮ型MOSトランジスタ，抵抗，
コンデンサを挿入接続することにより、出力の立ち下が
り時にのみ出力負荷の放電電流を増加させて高速動作を
実現し、論理変化のない場合は微少な定電流回路にする
ことで低消費電力を実現するという効果を有する。
【図面の簡単な説明】 第１図は本発明の一実施例のECL出力回路を示す回路
図、第２図および第３図は本発明の他の実施例のECL出
力回路を示す回路図、第４図は従来のECL回路を示す回
路接続図である。 １……入力端子、２……基準電位、３……出力端子、４
……定電流源、５……高位側電源、６……第１の低位側
電源、７……第２の低位側電源、Q1〜Q3……バイポーラ
トランジスタ、Q4〜Q6……Ｎ型MOSトランジスタ、R1〜R
4……抵抗、Ｃ……コンデンサ、CL……負荷容量。
図、第２図および第３図は本発明の他の実施例のECL出
力回路を示す回路図、第４図は従来のECL回路を示す回
路接続図である。 １……入力端子、２……基準電位、３……出力端子、４
……定電流源、５……高位側電源、６……第１の低位側
電源、７……第２の低位側電源、Q1〜Q3……バイポーラ
トランジスタ、Q4〜Q6……Ｎ型MOSトランジスタ、R1〜R
4……抵抗、Ｃ……コンデンサ、CL……負荷容量。
Claims (3)
- 【請求項１】ベースが入力端子に接続されエミッタが定
電流回路を介して第１の低位側電源に接続された第１の
バイポーラ型トランジスタと、ベースが基準電位に接続
されエミッタが前記第１のバイポーラ型トランジスタと
共通接続された第２のバイポーラ型トランジスタと、ベ
ースが前記第２のトランジスタのコレクタもしくは前記
第１のトランジスタのコレクタに接続されコレクタが高
位側電源に接続されエミッタが出力端子に接続された第
３のバイポーラ型トランジスタとからなるECL回路にお
いて、ソースが前記第１の低位側電源に接続されゲート
およびドレインは第１の抵抗を介して高位側電源に接続
されるとともに第１のコンデンサを介して前記第１のト
ランジスタのコレクタもしくは第２のトランジスタのコ
レクタに接続された第１のＮ型MOSトランジスタと、ゲ
ートが前記第１の−導電型MOSトランジスタのゲートお
よびドレインに接続されソースが前記第１の−導電型MO
Sトランジスタのソースおよび前記第１の低位側電源に
接続されドレインが前記第３のバイポーラ型トランジス
タのエミッタおよび出力端子に接続された第２のＮ型MO
Sトランジスタとを有することを特徴とするECL出力回
路。 - 【請求項２】前記第２の−導電型MOSトランジスタと同
じ形状の−導電型MOSトランジスタをさらに複数個用意
し、出力端子の負荷容量の増加に応じて前記複数個のＮ
型MOSトランジスタのソース，ゲート，ドレインを前記
第２の−導電型MOSトランジスタのソース，ゲート，ド
レインにおのおの接続することを特徴とする請求項１記
載のECL出力回路。 - 【請求項３】前記第１および第２の−導電型MOSトラン
ジスタのソースが前記第１の低位側電源より高い電位に
位置する第２の低位側電源に接続されたことを特徴とす
る請求項１記載のECL出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254464A JP2990775B2 (ja) | 1990-09-25 | 1990-09-25 | Ｅｃｌ出力回路 |
| US07/763,631 US5124581A (en) | 1990-09-25 | 1991-09-23 | Emitter-coupled logic output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254464A JP2990775B2 (ja) | 1990-09-25 | 1990-09-25 | Ｅｃｌ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132416A JPH04132416A (ja) | 1992-05-06 |
| JP2990775B2 true JP2990775B2 (ja) | 1999-12-13 |
Family
ID=17265393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254464A Expired - Lifetime JP2990775B2 (ja) | 1990-09-25 | 1990-09-25 | Ｅｃｌ出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5124581A (ja) |
| JP (1) | JP2990775B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2987971B2 (ja) * | 1991-02-26 | 1999-12-06 | 日本電気株式会社 | レベル変換回路 |
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
| US5254887A (en) * | 1991-06-27 | 1993-10-19 | Nec Corporation | ECL to BiCMIS level converter |
| US5604417A (en) * | 1991-12-19 | 1997-02-18 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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| JP3019668B2 (ja) * | 1993-05-21 | 2000-03-13 | 日本電気株式会社 | 半導体論理回路 |
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