JPH03250660A - ＢｉＣＭＯＳ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、高速バイポーラ素子とＣＭＯＳ素子とを同
一チップ上に形成することができるＢｉＣＭＯＳ型半導
体装置の製造方法に関するものである。

（従来の技術） 近年、８４０ＭＯ３技術は、バイポーラＬＳＩの高速性
能と０ＭＯ３ＬＳＩ　　の高集積低消費電力性能の特徴
を合わせもち、ＬＳＩの高性能化を進めるうえで非常に
有効な技術として注目されている。

特に、このＢｉ　０ＭＯ３技術を用いて製造したＢｉ　
　０ＭＯ３ＬＳ　ｒ　　のスイッチングスピードの高速
化を実ツする目的で自己整合技術によりバイポーラトラ
ンジスタ、あるいはＣＭＯＳトランジスタを形成する技
術が種々提案されている。

このなかでも、最も典型的な製造方法の１つとして、ｒ
ｌｌ、ｘｔｅｎｄｅｄ　Ａｂｓｔｒｕｃｔｓ　ｏｆ　Ｉ
ＥＤＭ　　８８　Ｐ７６０〜Ｐ７６３　Ｊに開示された
ものがある。第３　ｆ７　（ａｌ〜第３図ｆｄ＋は上記
文献により開示された製造方法を説明するための工程断
面図である。

まず、第３図（ａｌに示すように、Ｐ型（１１１）基板
２０１にＮ゛埋込Ｊｉ２０２、Ｐ−埋込みＮ２Ｏ３を各
々形成し、Ｎ型エピタキシャルＮ２Ｏ４を成長させる。

次に、周知の技術を用いて分離のためのＬＯＣＯ３酸化
膜２０５を形成したのち、ＮＭＯＳ形成のためのＰウェ
ル２０６を形成したのち、５ｉｓＮａ　　２０７を全面
に成長させコレクタ部分２０８に窓あけを行ない、ノン
ドープのポリシリコン２０９を全面に成長させる。

次に、第３図（ｂｌに示すように、ポリシリコン２０９
の表面を薄く酸化し、全面に５ｉｓＮ４を成長させ、周
知のフォトリソグラフ・エツチング技術を用いて、バイ
ポーラトランジスタのコレクタ領域２１０、ベース・エ
ミッタ形成領域２１１、ＮＭＯＳ形成領域２１２、ＰＭ
ＯＳ形成領域（図示しない）に前記Ｓｉ３Ｎｇ　を選択
的に残して、ポリシリコン２０９を酸化し、素子骨Ｍ酸
化膜２１３を形成したのち、バイポーラトランジスタの
へ一ス・エミッタ形成領域２１１およびＰＭＯＳ形成領
域にはボロンをイオン注入で打ち込む。

また、バイポーラトランジスタのコレクタ領域２１０お
よびＮＭＯＳの形成領域２１２には、リンをイオン注入
で打ち込み、しかるのち、５ｉＪａを除去し、エミッタ
形成領域２１４のポリシリコン、ＮＭＯＳゲート形成領
域２１５のポリシリコン、ＰＭＯＳゲート形成領域のポ
リシリコン（図示しない）をエツチング除去する。

次に、上記第３図偽）におけるポリシリコン間孔部のＳ
ｔＪ、ＩＩ　２１６を第３図（ｅ）に示すように、エツ
チング除去する。

このとき、適量のサイド・エツチングを行なう。

そして、同じく開孔部のＳｉＯ□２１７を第３図（Ｃｌ
に示すようにエツチング除去し、無添加ポリシリコンを
形成後、これをウェットエツチングで除去する。

この操作で、Ｐ゛あるいはＮ°ポリシリコンのオーバル
ハング部にポリシリコン２１０ａが埋め込まれる６そし
て、酸化を行なうことにより、エミ・７り・ベース間絶
縁用の酸化膜２１８を形成する。このとき、ＮＭＯＳの
ゲート部２１９にもＰＭＯＳのゲート部にも酸化膜が形
成される。なお、コレクタ部２０８には、Ｐドレープの
ポリシリコンが充填される。

なお、この第３図（′ｂ）から第３図（Ｃ）の工程は多
少複雑であるが、詳細は「超高速バイポーラデバイス」
菅野卓雄監修永田穣編培国館Ｐ２７８〜Ｐ２８１に述べ
られているので、詳しい説明はここでは省略する。

また、第３図ｆｄｌのバイポーラトランジスタのエミン
タ部の形成方法についても同様に述べられているので、
次の第３図（ｄ）の説明では多少説明を簡略化する。

次に、第３図（ｄ＋に示すように、イオン注入によりベ
ース９頁域２２０、Ｎ　Ｍ　ＯＳ　（７）ＶＴ：ｌ　７
　ト０−Ｊｉ用のチャネルドープ領域２２１、ＰＭＯＳ
のＶＴコントロール用のチャネルドープ領域２２２を各
々形成し、再び全面にポリシリコンを形成したのち、Ｒ
ＩＥを用いて異方性エツチングを行ない、エミッタ開花
部３００を形成する。

この工程をもう少し第３図（ｅ）、第３図ｆｆｌを用い
て説明する。ごの第３図（ｅ）、第３図（ｆｌはバイポ
ーラトランジスタのエミッタ・ベースの境界部を拡大図
示したものである。全面にポリシリコン２２３を成長し
た状態が第３図（ｅ）であり、これをＲＩＥでエツチン
グした状態が第３図ｆｆｌである。

さらに、このポリシリコンをマスクにエミッタ部の酸化
膜２２４をエツチング除去し、エミッタ開孔部３００（
第３図（ｄ））が開孔される。

このとき、第３図（ｄｌにおけるＰＭＯＳ，ＮＭＯＳの
素子形成領域にレジストでマスクをしておけば、第３図
ｆｆ）の酸化膜エツチング時にゲート酸化膜２２５（第
３図（ｄ））は工、チングされずに残る。

さらに、第３図（ｄｉに示すように、全面にポリシリコ
ンを成長し、このポリシリコンにＰ（図中多数の「０」
印で示す）あるいはＡｓ　（（図中の多数の「×ｊ印で
示す）　なお、多数の点はポロン（Ｂ）をドープした多
結晶シリコンである）を拡散し、選択的にエツチング除
去することにより、バイポーラ素子のエミッタ電極２２
６、ＮＭＯＳ／ＰＭＯＳのゲート電極２２７が形成され
熱処理を施すことにより、エミッタ電極２２６よりＮ型
不純物がベース層に拡散され、第４図のエミッタ部拡大
図からも明らかなように、エミツタ層２２８が形成され
る。さらに、コンタクトホール・電極形成工程をへてＢ
ｉＣＭＯＳ構造が完成する。

一般に半導体集積回路の製造において、その製造ライン
の安定して得られる最小解像寸法を集積回路のデザイン
ルールと呼び、集積回路の集積度を向上させるために、
各寸法（例第３図（ｂｌにおけるエミッタ形成領域２１
４の開孔、ＮＭＯＳ部ゲー上ゲート、第３図（ｄｉにお
ける各コンタクト孔の開孔）をこのデザインルールで設
計する。そして、この最小解像寸法は主として、マスク
アライナの性能に左右される。

今、仮に従来例のデザインルールを１．Ｏｎとすると、
バイポーラトランジスタのエミツタ幅は、第３図（ｆ）
におけるポリシリコン２２３の幅−１を一−Ｏ，２ｎと
すると、エミッタ幅−１，ＱＩｎ＆−２ＸＷ＝０．６１
ｎｎとなり、デザインルールより狭いエミツタ幅を実現
することが可能となるが、ＰＭＯ５／ＮＭＯＳトランジ
スタにおいては、第３図ｆｄ＋のＰＭＯＳのゲート部分
を第４図に拡大して示すが、ゲート幅−２は残されたポ
リシリコン２０９もあとから形成するゲート部のポリシ
リコン２２７　（第３図（ｄ））も同じポリシリコンで
あることから、ゲート部のポリシリコン２２７中に拡散
されたＰあるいはＡｓは残されたポリシリコン２２９中
にも拡散され、結果として、ゲート幅は第４図に示す−
２、すなわち最小デザインルール１．θμとなってしま
う。

ところが、第３図ｆｄｌに示すように、ゲート電極２２
７を形成すると、特にゲート長−２が１．５μ以下とな
ると、ホットキャリアと呼ばれる現象により、酸化１１
！２３０に電流が注入され、ＭＯＳ）ランジスタの特性
変動を生しさせるという問題を発生する。

ここで、第４図において、２３１はソース（Ｎ”）、２
３２はドレイン（Ｎｏ）である。

この点を詳述すると、ＭＯ３Ｉ−ランジスタのチャンネ
ル中の電界εは、二極管動作の極限状態では単純に ε−ｖｏｓ／Ｌ−ｔｔ　　　　　　　　　　　　・・・
（１）ただし、■、はソース・ドレイン間電圧Ｌｒｒは
実効ゲート長（第５図参照） と示されるが、五極管動作状態では、第６図に示されて
いるように、電界はトレイン近傍の空乏層領域に集中す
る。したがって、電界の最大値ε□８は式（１）で示さ
れるよりはるかに大きな値となる。

このＭＯＳ）ランジスタを縮小する場合、式（１）に示
すように、Ｌｌｌｆｆ　に比例してｖｎｓつまり電源電
圧（動作電圧）を下げることができれば、電界εは増大
しないが、ＭＯ３集積回路の使用上からの要求により、
なかなか電源電圧を下げることができず、その結果、電
界εはゲート長しの縮小に比例して増大することとなる
。

ここで、実効ゲート長１−ａｆｆとゲート長しの関係で
あるが、第５図（ＭＯＳ）ランジスタの構造を示す斜視
図）より明らかなように、Ｎ°拡散層のソース２３１、
ドレイン２３２の深さが一定であれば、Ｌ　＝　Ｌ＊ｒ
ｔ　＋２　ａ　　（ａはに゛拡散層の横方向）拡がり）
と、算術的な関係がある。

三極前動作では以上説明したように実効ゲート長の縮小
に比例して電界εが増加するが、三極前動作でも同じこ
とが言え、さらに三極前動作では、ゲート電極の影響で
ドレイン接合の酸化膜境界付近での空乏層中の電界が増
加する上に、縮小則にしたがってゲートの酸化膜（第５
図のゲート酸化膜２３３）を薄＜シた場合は、この電界
増加にさらに拍車をかける結果となる。

以上説明したような理由で、強電界は十分なホットキャ
リアを発生させるだけの強度をもつこととなる。

チャンネル中で、とりわけドレイン空乏層中を流れるキ
ャリアは空乏層中の強電界εで加速され、そのうち十分
なエネルギをもったホットキャリアは、チャンネル中に
閉し込められることなく、その外へ飛び出し、基板電流
を発生させたり、酸化膜中へ注入されたりする。そして
、この酸化膜中へ注入されたキャリアは、その一部がト
ラ、プされたり、表面準位を生成させたりし、その結果
、しきいＩｔ圧Ｖ□のシフト、相互コンダクタンスｉの
低下、サブスレッショルド領域でのリークの増加といっ
た特性劣化を引きおこす。

このホットキャリアによる特性劣化は、ゲート長が１．
５μ以下のＮＭＯＳ）ランジスタにおいて顕著であると
されている。

（発明が解決しようとする課題） 以上、ホットキャリア現象について詳細に記述したよう
に、従来の製造方法では特性劣化の少ない１．５ｎ以下
のＭＯＳ）ランジスタを製造することは非常に困難であ
った。

この対策として、第４図におけるゲート幅−２あるいは
第５図におけるゲート幅りを広くとる方法もあるが、こ
れらの方法では集積度が犠牲になるという問題があった
。

また、一般に、バイポーラトランジスタにおいて高速化
を実現するためには、寄生容量および寄生抵抗の低減が
必要である。

このうち、寄生容量の低減には、素子の小型化および素
子間分離に厚い酸化膜の利用などが効果的である。

また、寄生抵抗の低減には、特にベース抵抗の低減が必
要であり、このベース抵抗の低減は、エミッタ幅の減少
、エミッタ領域−ベース電極間距離の短縮などにより実
現できる。

この従来の製造方法では、セルファライン技術を用いて
いるので、素子の小型化が可能である。

また、幅の狭い微細なエミッタを形成することが可能で
あり、エミッタ直下の内部ベース領域でのベース抵抗を
低減でき、かつ低抵抗なベースポリシリコン電極をエミ
ッタに近接させることが可能なため、外部ベース領域で
のベース抵抗の低減も可能となっている。

したがって、高速動作が可能なバイポーラトランジスタ
を製造するに有効な方法であった。

しかしなから、この製造方法で得られたバイポーラトラ
ンジスタでは、ベースの引き出し電極としてポリシリコ
ンを用いているが、ポリシリコンの低抵抗化には限界が
あり、動作速度に対するベース抵抗の寄与率は依然とし
て高くなっており、高速化に対する大きな障害となって
いた。

この発明は前記従来技術が持っている問題点のうち、ベ
ース引き出し電極のポリシリコンによる高速化に対する
障害がある点について解決したＢｉＣＭＯＳ型半導体装
置の製造方法を提供するものである。

（課題を解決するための手段） この発明は前記問題点を解決するために、Ｂｉ　ＣＭＯ
３型半導体装置の製造方法において、下地上の全面にポ
リシリコン膜とシリサイド高融点金属を積層し、これら
をバターニングすることによりＬＤＤ構造のＣＭＯ３の
ゲート電極とバイポーラトランジスタのゲート引き出し
電極を形成する工程と、シリサイド高融点金属をオーハ
エソチングによりパターニングする工程とを導入したも
のである。

（作　用） この発明によれば、ＢｉＣＭＯＳ型半導体装置の製造方
法において、以上のような工程を導入したので、下地上
のポリシリコンとシリサイド高融点金属をバターニング
してＬＤＤ構造のＣＭＯ３のゲート電極とバイポーラト
ランジスタのベース引き出し電極を低抵抗のポリシリコ
ンで形成し、エミツタ幅が狭く、ベース抵抗が低減され
た高速動作が可能なバイポーラトランジスタと特性劣化
の少ないＭＯＳ）ランジスタを同一基板上に形成される
ことになる。

また、シリサイド高融点金属をオーバエツチングするこ
とにより、後工程でのエミフタボリシリコン電極とシリ
サイド高融点金属がシラートしな（なり、したがって、
前記問題点が除去できる。

（実施例） 以下、この発明のＢｉＣＭＯＳ型半導体装置の製造方法
の実施例について図面に基づき説明する。

第１図ｔａ＋ないし第１図ｆｓｌはその一実施例の工程
断面図である。

まず、第１図（ａｌに示すように、Ｐ型（１００）、比
抵抗１０〜２０Ω口の基板ｌに公知のイオン注入技術に
より、アンチモンをドーズ量２Ｘ１０■５ａ１−”加速
電圧４０ＫｅＶで注入し、ｌｌ５０℃　４８０分程程度
ドライブインを行ない　シート抵抗４０Ω／口、拡散深
さ２．５ｎのＮ゛型埋込み層２を形成する。

次に、基板１に公知のイオン注入技術により、ボロンを
ドーズ量５Ｘ１０”（Ｊ−”、加速電圧１２０１［ｅＶ
で注入し、１０００℃　６０分程度のドライブインを行
ない、シート抵抗４にΩ／口、拡散深さＩｎのＰ型埋込
み層３を形成する。

次に、公知のＣＶＤ法により、比抵抗４Ω口、厚さ１．
４μのＮ型エピタキシャル層４を形成する。

次に、Ｎ型エピタキシャル層４に、公知のイオン注入技
術により、リンをドーズ量２Ｘ１０”ａｍ加速電圧１７
０ＫｅＶで注入し、１０００℃　２０分程度のドライブ
インを行ない、シート抵抗１５０Ω／口、拡散深さ１．
５ｎのＮ型層をバイポーラトランジスタ形成領域５およ
びＰＭＯＳ形成領域６に同時形成する。

次に、Ｎ型エピタキシャル層４に公知のイオン注入技術
によりボロンをドーズ量４Ｘ１０”ｅ１ｍ加速電圧１０
０ＫｅＶで注入し、１０００℃　２０分程度のドライブ
インを行ない、シート抵抗６にΩ／口、拡散深さ１．５
ｎのＰ型層をバイポーラトランジスタの分離領域７およ
びＮＭＯＳ形成領域８に同時形成する。

さらに、公知のＬＯＧＯ３分離法を用いて、ＬＯＣＯ３
酸化膜９およびバイポーラトランジスタのエミッタ・ベ
ース形成領域１０、コレクタ形成領域１１および８ＭＯ
３形成領域１２、ＰＭＯＳ形成領域１３を形成したのち
、９５０℃３０分程度の酸程度行ない、厚さ２００人の
酸化膜１４を各素子形成領域に形成する。

次に、第１回出）に示すように、公知のホトリソ・エツ
チング技術を用いて、バイポーラトランジスタのエミッ
タ・ベース形成領域１０、コレクタ形成領域１１の酸化
膜１４をエツチングし、公知のＬ　Ｐ　Ｇ　Ｖ　Ｄ　（
Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて、厚さ１５００
人のノンドープのポリシリコンＭ＊１５を形成したのち
、公知の蒸着技術を用いて、厚さ２０００人のタングス
テンシリサイド膜１６を全面に形成する。

次に、第１図（ｃ）に示すように、９００℃　１５分程
度の酸化を行ない、厚さ２００人程０の酸化膜１７を形
成し、公知のＬＰＣＶＤ法を用いて、厚さ１５００人程
度０窒化膜１９．２０を形成したのち、公知のホトリソ
・エツチング技術を用いて選択的にバイポーラトランジ
スタのコレクタ形成領域６０とエミッタ形成領域１８を
開孔し、エミッタ形成領域１８を囲むように窒化膜１９
、酸化膜１７、タングステンシリサイド膜１６を残し、
かつ、ＮＭＯＳ，ＰＭＯＳ形成領域の窒化膜２０、酸化
膜１７、タングステンシリサイド膜１６を残し、その他
の領域の窒化膜、酸化膜、タングステンシリサイド膜を
エツチングする。

次に第１図（ｄｌに示すように、７気圧、工０３０ｔ　
　１５分程度の酸化を行ない、窒化膜１９．２０で覆わ
れていない部分のポリシリコン膜１５を酸化し、厚さ４
０００人程度０酸化膜２１を形成する。

次に、第１図（ｅ）に示すように、酸化膜１７゜２１お
よび窒化膜１９．２０をマスクとして、タングステンシ
リサイド膜２２の部分を王水により０．１〜０．２−程
度エツチングする。

以降、このバイポーラトランジスタのエミ、り形成領域
１８におけるエミッタ部の形成技術の詳細については、
ＣＩＣＣ”８８　ｒ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　
ｔｈｅＩＥ’　１９８８　ＣＩＣＣＪのＰ２２．４．１
〜２２．４．４に述べられているので以降の図での説明
は簡略化する。

次に、第１図（ｆｌに示すように、公知のホトリソ・エ
ツチング技術を用いて、バイポーラトランジスタのベー
ス・エミッタ形成領域２３の窒化膜１９、酸化Ｗ１１７
を残し、その他の領域の窒化膜２０、酸化膜１７をエツ
チングする。

次に、公知のイオン注入技術を用いて、ＮＭＯＳＰＭＯ
Ｓ形成領域２４上のタングステンシリサイド膜１６中に
、リンをドーズ量１．　ＸＩＯ”ｃ＋ｍ−、加速電圧７
０ＫｅＶで注入する。

次に、第１図（ｇ）に示すように、公知のホトリソ・エ
ツチング技術を用いて、ＮＭＯＳのゲート形成領域２５
およびＰＭＯＳのゲート形成領域２６のタングステンシ
リサイド膜１６、ポリシリコン膜１５を残し、その他の
領域のタングステンシリサイド膜１６、ポリシリコン膜
１５をエツチングする。

次に、第１図（ｈ）に示すように、公知のホトリソ技術
を用いて、ＮＭＯＳ，ＰＭＯＳ形成領域２４にレジスト
２７を選択的に残し、公知のイオン注入技術を用いて、
ＮＭＯＳ，ＰＭＯＳ形成領域２４以外に、ポロンをドー
ズ量２×ＩＱＩＳＣ１ａ４、加速電圧１４０ＫｅＶで注
入する。

なお、後に内部ベースおよびエミッタを形成する領域や
コレクタを形成する領域は、厚い酸化膜２１が形成され
ているため、ポロンは上記領域には注入されない。

次に、レジスト２７をマスクとして、ウェットエツチン
グにより酸化膜２１を４０００人程度エアチングする。

このとき、もともと酸化膜２１の膜厚が４０００人であ
った領域２８は、シリコン表面があられれ、もともと酸
化膜厚が１２０００人であった領域２９は、フィールド
酸化膜厚としてのＬＯＣＯ３酸化膜９が８０００人残る
０次に、第１図（１）に示すように、レジスト２７を除
去したのち、８００℃　２０分程度の酸化を行ない、厚
さ１８０人の酸化膜３０を形成する。

次に、公知のホトリソ技術を用いて、バイポーラトラン
ジスタのベース形成領域３１のみ選択的にレジストに窓
あけを行ない、公知のイオン注入技術を用いて、ベース
形成領域３１にポロンをドーズ量１，５Ｘ１０１３ａｍ
−、加速電圧１０ＫｅＶで注入する。その後、８００℃
　３０分程度のアニールを行ない、シート抵抗１．５に
Ω１０、拡散深さ０．１５．ｆｆＩｍの内部ベース３２
を形成する。

なお、このアニールにより、ポロンがタングステンシリ
コン１９１６およびポリシリコン膜１５から、バイポー
ラトランジスタ形成領域５のＮ型層中に拡散し、シート
抵抗２００Ω１０、拡散深さ０．２ｎの外部ベース３３
が形成される。

次に、公知のホトリソ技術を用いて、第１図（３＋に示
すように、ＰＭＯＳのソース・ドレイン形成領域３４の
み選択的にレジストに窓あけを行ない、公知のイオン注
入技術を用いて、ＰＭＯＳのソース・ドレイン形成領域
３４にポロンをドーズ量Ｉ　Ｘ１０１３ｃｍ−、加速電
圧３ＱＭｅＶで注入し、ＰＭＯＳのオフセット層３５を
形成、する。

次に、公知のホトリソ技術を用いて、ＮＭＯＳのソース
・ドレイン形成領域３６のみ選択的にレジストに窓あけ
を行ない、公知のイオン注入技術ヲ用いて、ＮＭＯＳの
ソース・ドレイン形成領域３６に、リンをドーズ量１．
５　Ｘ１０１３ｃｍ−、加速電圧３ＱＫｅＶで注入し、
ＮＭＯＳのオフセット層３７を形成する。

次に、第１図化）に示すように、公知のＬＰＣＶＤ法を
用いて、厚さ１０００人の酸化膜３８を全面に形成し、
その後、厚さ２０００人のポリシリコン膜３９を全面に
形成する。

次に、第１図（Ｎ）に示すように、ＲＩＥを用いて、ポ
リシリコン膜３９、酸化膜３８．３０を異方性エツチン
グする。この図で−、は第１図（ｃ）におけるエミッタ
形成領域の開孔幅（この例では、最小解像寸法の１ｐと
する。）であり、賀４はサイドウオールの幅である。圓
、はエツチング時のガス流量、圧力などの条件により可
変でき、この例では、０．２Ｒとする。４０は第１図（
Ｒ）のポリシリコン膜３９の残りであり、４１は第１図
（Ｒ）の酸化膜３８の残りであり、４２は第１１９　＋
＋１の酸化膜３０の残りである。このようにして形成し
たエミツタ幅−５は、 Ｊ＝Ｌ　　　２　　ＸＬ＝１．０　　２　　Ｘｏ、２＝
０．６Ｊｌｌとなり、最小解像寸法１．Ｏｎより小さい
エミツタ幅を得ることができる。

また、ＮＭＯＳ形成領域１２およびＰＭＯＳ形成領域Ｘ
３においても、例えば、１．ＯＢの−６に対して、０．
２μのオフセラ層幅−１を実現できる。

次に、第１図（ロ）に示すように、９００℃　３０分程
度の酸化を行ない、厚さ２００人の酸化膜４３を形成す
る。

次に、ホトリソ・エツチング技術を用いて、バイポーラ
トランジスタのベース・エミッタ形成領域２３の酸化膜
４３のみをエツチングする。

次に、第１図（ｎｌに示すように、公知のホトリソ技術
を用いて、ＮＭＯＳのソース・ドレイン形成領域３６と
バイポーラトランジスタのコレクタ形成領域１１のみ選
択的にレジストに窓あけを行ない、公知のイオン注入技
術を用いて、ＮＭＯＳのソース・ドレイン形成領域３６
およびコレクタ形成領域１１に、ヒソをドーズ量５　ｘ
ｌ、０”ｃｓ−、加速電圧４０ＫｅＶで注入し、ＮＭＯ
Ｓのソース・ドレイン層４４およびバイポーラトランジ
スタのコレクタ層４５を同時に形成する。

次に、第１図（０）に示すように、公知のＬＰＣＶＤ法
を用いて、厚さ３０００人のポリシリコン膜４６を全面
に形成し、８００℃　２０分程度の酸化を行ない、厚さ
１６０人の酸化膜４７を形成する。

その後、公知のイオン注入技術を用いて、ポリシリコン
膜４６に、ヒソをドーズ量１　ｘｌ　Ｑ　Ｉ　６　ロー
　２加速電圧４０にｅＶで注入する。

次に、第１図（ρ）に示すように、公知のホトリソ・エ
ツチング技術を用いて、バイポーラトランジスタのエミ
ッタ電極４８となる酸化膜４９のついたポリシリコン膜
５０を残し、その他の領域の酸化膜４７、ポリシリコン
膜４６をエツチングする。

次に、第１図＋ｑ＋に示すように、公知のホトリソ技術
を用いて、ＰＭＯＳのソース・ドレイン形成領域３４の
み選択的にレジストに窓あけを行ない、公知のイオン注
入技術を用いて、ＰＭＯＳのソース・ドレイン形成領域
３４にボロンをドーズ量２　ＸＩＯ”ｃｓ−、加速電圧
４０ＫｅＶで注入し、ＰＭＯＳのソース・ドレイン層５
１を形成する。

その後、８００℃　２０分程度の酸化を行ない、厚さ９
００人の酸化膜５２を全面に形成する。

次に、第１図ｔｒ＋に示すように、リン酸を用いて、酸
化１１ｕ５２をマスクにして、バイポーラトランジスタ
のベース・エミッタ形成領域２３上の窒化膜１９をエツ
チングする。

次に、第１図ｔｓ＋に示すように、公知のＣＶＤ法を用
いて、厚さ７０００人程度０絶縁膜としてのＢＰＳＧ膜
５３膜形３する。

その後、９２０℃　３０分程度のアニールを行なうこと
により、表面を平坦化する。

なお、このアニールにより、エミッタ電極となるポリシ
リコン膜５０からヒソがバイポーラトランジスタの内部
ベース層３２中に拡散して、シート抵抗２０Ω１０、拡
散深さ０．１μのエミツタ層５４を形成する。

このあと、公知の技術を用いて、電極接続のためのコン
タクトホールを形成し、メタル電極を形成することによ
り、Ｂｉ　　ＣＭＯ３型半導体装置が完成する。

なお、発明者等の実験データでは、この発明の製造方法
を用いると、ｆｙ　　１３　　ＧＨｚのバイポーラトラ
ンジスタ（エミッタ面積０．６Ｘ３μ２）とＮＭＯＳの
ライフタイム（１０％ｇ、の変化時間、ＶＢ、３＝　８
　Ｖ　、　Ｖｃｓ−４Ｖ　）　　ｒで、ｒ＝ｉｘｔｏ口
５ｅｃ（ゲート長１．０μ、ゲート幅２０ｎ）をもつＢ
ｉ　ＣＭＯ３型半導体装置を実現した。

このＮＭＯ５のライフタイムτで伸びた原因については
、この発明により製造したＮＭＯＳトランジスタのゲー
ト・ドレイン近傍での電界強度をシミュレーションした
結果を第２図に示す。第２図のＡはこの発明の例であり
、Ｂは従来例である。

この第２図より、電界強度が従来より極端に減少させる
ことができ、結果としてホットエレクトロン効果がおさ
えられ、トランジスタのライフタイムが向上したと考え
られる。

また、バイポーラトランジスタは、最小解像寸法より小
なるエミッタ幅をもち、ベース引き出し電極の抵抗値は
ベース引き出し電極部のパターンの大きさを４Ｘ４Ｊ１
１”　とし、ポリシリコン膜のシート抵抗値を１５０Ω
１０、タングステンシリサイド膜のシート抵抗値を１０
Ω／口とした条件で製造した場合、従来例の抵抗値は１
５０Ωとなり、この発明例の抵抗値は９．４Ωとなった
。

このように、この発明のベース引き出し電極部の抵抗値
は、従来例に比べて約１７１６になり、高速動作が可能
になる。

（発明の効果） 以上詳細に説明したように、この発明によれば、バイポ
ーラトランジスタのエミッタ寸法を決定するスペーサの
酸化膜／ポリシリコン膜をＭＯＳトランジスタにも利用
してＬＤＤ構造のＭＯ３Ｉ−ランジスタを形成するよう
にしたので、最小解像寸法より、小なるエミフタ幅をも
つバイポーラトランジスタを形成できる特徴は残したま
ま、サイドウオール構造をもつＣＭＯＳトランジスタを
形成できる。

また、ＣＭＯＳトランジスタの低抵抗のゲート電極とバ
イポーラトランジスタのベース出し電極を同時に形成す
ることにより、バイポーラトランジスタのベース引き出
し電極を低抵抗化できるようにしたので、バイポーラの
高速性とＣＭＯＳトランジスタの信幀性の向上をあわせ
て実現できる。

【図面の簡単な説明】

第１図１ａｌないし第１図１ａｌはこの発明のＢｉＣＭ
ＯＳ型半導体装置の製造方法の一実施例の工程断面図、
第２図は従来およびこの発明で得られたＮＭＯＳ）ラン
ジスタのゲート・ドレイン近傍の電界強度の比較特性図
、第３図（ａｌないし第３図（ｄ＋は従来のＢｉＣＭＯ
Ｓ型半導体装置の製造方法の工程断面図、第３図（ｅｌ
および第３図ｆｆｌは従来のバイポーラトランジスタの
エミッタ・ベースの境界部の拡大断面図、第４図は従来
のバイポーラトランジスタのエミッタ部の拡大断面図、
第５図は従来のＭＯＳ）ランジスタの斜視図、第６図は
従来のＭＯＳ）ランジスタのチャンネル中の電界分布図
である。 １・・・基板、５・・・バイポーラトランジスタ形成領
域、６　・−Ｐ　Ｍ　ＯＳ形成領域、８．２４−ＮＭＯ
Ｓ形成領域、１５，３９，４０，４６．５０・・・ポリ
シリコン膜、１６・・・タングステンシリサイド膜、３
２・・・内部ベース、３３・・・外部ベース、３４・・
・ＰＭＯＳのソース・ドレイン形成領域、３６・・・Ｎ
ＭＯＳのソース・ドレイン形成領域、３８４１．４２．
５２・・・酸化膜、４４．５１・・・ソース・ドレイン
層、４５・・・コレクタ層、５４・・・エミツタ層。 ケニト・ドレインぴめ電昂弊づ１青咀乙第２ 図 市ε未め工々ング公−ス昔ＰＪ４大１町−ＩＥ２］第３
図 工（シク訃払大閃

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基体上に、ＣＭＯＳトランジスタ形成領域
   と分離されたバイポーラトランジスタ形成領域以外に第
   １酸化膜を形成したのち、全面に第１ポリシリコン、タ
   ングステンシリサイド膜、第２酸化膜および窒化膜を順
   次形成する工程と、（ｂ）上記バイポーラトランジスタ
   のエミッタ形成領域およびコレクタ形成領域を開孔した
   のち、上記ＣＭＯＳトランジスタ形成領域のゲート形成
   領域のみに、タングステンシリサイド膜と第１ポリシリ
   コン膜を残存させる工程と、 （ｃ）上記バイポーラトランジスタのエミッタ形成領域
   のみに不純物を注入したのち、上記エミッタ形成領域の
   上記開孔に、不純物の注入と熱処理により内部ベースと
   外部ベースを形成する工程と、（ｄ）上記ＣＭＯＳトラ
   ンジスタ形成領域のＰＭＯＳおよびＮＭＯＳのソース・
   ドレイン形成領域に、順次不純物の注入によりオフセッ
   ト層を形成する工程と、 （ｅ）全面に第３酸化膜と第２ポリシリコン膜を形成し
   てエッチングすることにより、上記エミッタ形成領域の
   開孔およびＰＭＯＳとＮＭＯＳの各ゲート形成領域にサ
   イドウォールを形成する工程と、（ｆ）上記バイポーラ
   トランジスタのコレクタ形成領域と上記ＮＭＯＳのソー
   ス・ドレイン形成領域に、不純物を注入して、同時にコ
   レクタ層とソース・ドレイン層を形成する工程と、 （ｇ）全面に第３ポリシリコン膜と酸化膜を形成して第
   ３ポリシリコン膜に不純物注入後、上記バイポーラトラ
   ンジスタのエミッタ形成領域の開孔のみにこの第３ポリ
   シリコンと酸化膜を残存させる工程と、 （ｈ）上記ＰＭＯＳトランジスタ形成領域に不純物を注
   入してソース・ドレイン層を形成したのち、熱処理によ
   り上記第３ポリシリコンから不純物を上記内部ベースに
   拡散させてエミッタ層を形成する工程と、 よりなるＢｉＣＭＯＳ型半導体装置の製造方法。