JPH03164849A - マイクロプロセッサおよびマイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、各種の電子機器に内蔵されるマイクロプロセ
ッサおよびマイクロプロセッサシステムに関し、特に画
像処理に適したバス構成を持つマイクロプロセッサおよ
びマイクロプロセッサシステムに関するものである。

従来の技術 第７図に従来のマイクロプロセッサおよびマイクロプロ
セッサシステムの構成を示す。第７図において、１は３
２ビツトのデータバス２を有するマイクロプロセッサ、
３〜６は８ビツトのデータ幅を持つメモリであり、それ
ぞれのデータ線はデータバス２のビットＯ〜７．８〜１
５．１６〜２３．２４〜３１に接続されている。マイク
ロプロセッサ１のアドレスバス７の一部はアドレスデコ
ーダ８に接続されており、その出力はメモリ３〜６のチ
ップ選択信号線Ｃ３に供給されている。

マイクロプロセッサ１は、データバス２の入出力制御線
としてリード／ライト制御線（以下、ＷＲ線と略す。）
９および出力イネーブル線（以下、ＯＥ線と略す。）１
０を有しており、これらのデータバス制御線９，１０は
全てのメモリ３〜６に共通に接続されている。

このような構成においては、マイクロプロセッサ１から
のデータの入出力は３２ビツトを単位として行われるた
め、３２ビツトを１ワードとしてメモリ３〜６に格納さ
れた１ワード内の定められたフィールドの置換演算を行
なう場合には、メモリ３〜６からデータをロードした後
、フィールドの切り出し、合成等を論理演算によって行
なう必要がある。

このような演算は、特に画像処理に多用されている。例
えば第８図＜ａ＞に示すように、１７−ド中に１６ビツ
トのピクセルデータが２個格納されている場合の一方の
ピクセルデータに関する演算、または第８図（ｂ）に示
すように、Ｒ，Ｇ。

Ｂの３つの色フィールドからなるピクセルデータに対し
てシヱーディング（陰影づけ）におけるカラー輝度補間
演算等がある。第９図（ｂ）は、第７図に示すようなマ
イクロプロセッサシステムにおいて、ｎ番目のデータＰ
（ｎ）の下位１６ビツトのピクセルデータをｍ番目のデ
ータＰ（ｍ）の下位ピクセルデータに書き込む場合のプ
ログラムを示している。このプログラムによれば、２つ
のワードＰ（ｎ）、Ｐ（ｍ）をロードした後、それぞれ
の必要なピクセルデータを論理積演算で切り出し、その
後論理和演算で２つのピクセルデータを合成し、メモリ
ヘスドアする。このように、所望の処理の終了には、３
回の入出力命令を含む６命令の実行が必要である。

発明が解決しようとする課題 このような従来のマイクロプロセッサシステムにおいて
は、その入出力命令の実行においてデータバスが斉一的
に動作するため、ワードの一定のフィールドに対して演
算を行なう場合にはこのワード全てを一部ロードし、マ
スク演算や論理演算によってフィールドの合成をする必
要があった。このためデータバスに接続され指定された
アドレスに該当するメモリ全てに入出力動作を行なわせ
るため、システムの消費電力が多く、またメモリに対す
る入出力動作の回数や処理に必要な命令数も多く処理時
間が長くかかっていた。

本発明は、このような問題を解決するものであり、簡易
な構成で、上記したようなフィールド操作処理を高速化
させ、消費電力を減少させることのできるマイクロプロ
セッサおよびマイクロプロセッサシステムを提供するこ
とを目的とする。

課題を解決するための手段 本発明は、上記問題点を解決するために、マイクロプロ
セッサに複数組のデータバス制御線を設け、これらの制
御線を一斉にまたは選択的に動作させる入出力命令を備
えている。また、複数組の制御線を全てまたは選択的に
動作させる命令の代わりに、他の手段例えば即値命令ま
たは入出力命令等によって設定されるレジスタ、または
演算命令の結果設定されるプロセッサ状態レジスタの特
定ビットを入力とする条件セレクタの出力によって複数
の制御線の全てまたは一部を動作させる入出力命令を備
えている。さらに上記したような手段を有するマイクロ
プロセッサとこのマイクロプロセッサのバスに接続され
た複数のメモリより構成されるマイクロプロセッサシス
テムにおいて、複数のメモリの制御線をマイクロプロセ
ッサの複数組のデータバス制御線の２組以上のいずれか
に接続する。

作用 本発明は、上記した構成により、データバスの一部また
は全てに接続されたメモリに対して選択的に入出力動作
を行なわせることができる。すなわち、マイクロプロセ
ッサが行なう処理に関係したワードのフィールド（すな
わちデータバスのフィールド）のみに対してデータアク
セスが行われ、他のフィールドに対してデータアクセス
が行われないため、入出力命令のみによってビットフィ
ールドの置換演算が可能になり、また入出力動作で活性
化されるメモリの数が減少するため、マイクロコンピュ
ータシステム全体の消費電力を減少させることができる
。また、複数のデータバス制御線の選択性をマイクロプ
ロセッサの命令により直接設定されるレジスタによって
制御可能とすることによって、上記したような入出力動
作を行なうデータフィールドを間接的に指定することが
できる。さらに複数のデータバス制御線の選択性をマイ
クロプロセッサの状態コードレジスタによ制御可能とす
ることによって、入出力動作を行なうデータフィールド
を条件付きで指定することができる。

実施例 第１図は本発明の第１の実施例におけるマイクロプロセ
ッサと、このマイクロプロセッサを用いたシステムの概
略ブロック図である。第１図において、２０はマイクロ
プロセッサであり、３２ビツトのデータバス２１、アド
レスバス２２．４組のデータバス制御線２３〜２６を備
えている。

データバス２１のビットＯ〜７．８〜１５．１６〜２３
．２４〜３１は、それぞれ８ビツトの入出力幅を持つメ
モリ２７〜３０に接続されている。

アドレスバス２２の一部はアドレスデコーダ３１に人力
されており、この出力の一部３２はメモリ２７〜３０の
チップ選択信号線Ｃ３に供給されており、他の出力３３
はデータバス２１に接続される他の装置へ供給されてい
る。アドレスバス２２の残りはメモリ２７〜３０のアド
レス入力信号となっている。データバス制御線２３はメ
モリ２７に供給され、同様にデータバス制御線２４〜２
６はそれぞれメモリ２８〜３０に供給されている。

第２図は本実施例におけるバスアクセスの形態を示して
いる。第２図（ａ）に示すように、メモリ２７〜３０に
は、データバス２１のビットフィールドＯ〜７．８〜１
５．１６〜２３．２４〜３１がそれぞれ割り当てられて
いる。マイクロプロセッサ２０がデータバス制御線２３
〜２６を同時にコントロールしてバスアクセスを行なう
と、メモリ２７〜３０からの３２ビツトデータがアクセ
スされる。第２図（ｂ）に示すように、データバス制御
線２３のみを用いてバスアクセスを行なうと、メモリ２
７すなわちビットフィールドＯ〜７がアクセスされる。

また第２図（Ｃ）に示すように、データバス制御線２４
および２６を用いてバスアクセスを行なうと、メモリ２
８および３０すなわちビットフィールド８〜１５および
２４〜３１がアクセスされる。さらに第２図（ｄ）に示
すように、全てのデータバス制御線２３〜２６を用いて
バスアクセスを行なうと、全てのメモリ２７〜３０のビ
ットフィールドＯ〜７．８〜１５．１６〜２３．２４〜
３１がアクセスされる。

第３図は第１図におけるマイクロプロセッサ２０の構成
の第１の実施例を示す概略ブロック図である。第３図に
おいて、４０はマイクロプロセッサ、４１はデータバス
、４２はアドレスバスであり、４３〜４６は第１、第２
、第３、第４の４組のデータバス制御線である。マイク
ロプロセッサ４０は、第４図に示すような形式の入出力
命令を待っている。すなわち、第４図において、５０は
ＯＰコード、５１はバス制御フィールド、５２はオペラ
ンドであり、バス制御フィールド５１は、データバス制
御線４３〜４６に対応したバス制御活性化ビット５３〜
５６により構成されている。

このバス制御フィールド５１に任意の値を設定すること
によって、対応するバス制御信号だけが動作する入出力
命令を実行することができる。

マイクロプロセッサ４０がフェッチした命令は命令レジ
スタ４７に一部蓄えられ、命令デコーダ４８によって解
読される。命令デコーダ４８からバスインターフェース
回路（ハス制御回路）４９には、バス制御フィールド５
１に対してバス制御線４３〜４６をそれぞれ活性化させ
る制御信号線等が供給されている。バスインターフェー
ス回路４９は、これらの制御１信号線のバス選択信号に
よって４組のデータバス制御線４３〜４６における制御
信号の生成と、アドレスバスおよびデータバスの入出力
制御を行なう。

次に第３図に示すようなマイクロプロセッサおよび第１
図に示すようなマイクロプロセッサシステムにおけるデ
ータ処理の例を第９図（ａ）を用いて説明する。前述し
たように従来技術においては３２ビツトワード中に１６
ビツトのピクセルデータが２個格納されているデータに
おける３２ビツトワ一ド間のピクセルデータの置換は、
第９図（ｂ）に示すように６命令の実行が必要である。

しかしながら本実施例におけるマイクロプロセッサシス
テムにおいては、第９図（ａ）に示すように、ｎ番目の
データＰ（ｎ）の下位１６ビツトのピクセルデータをプ
ロセッサ内のレジスタにロードした後、第１および第２
のデータバス制御線４３．４４を活性化するストア命令
ＳＴ１を用いてｍ番目のデータＰ（ｍ）の下位１６ビツ
トのピクセルデータに書き込むことによってピクセルデ
ータの置換が可能であり、従来６命令が必要であった処
理が２命令で処理可能になる。ここで第９図（ａ）のＳ
Ｔ１のオペランド１１００は、第４図に示すバス制御フ
ィールドの値を２進表示で表したものである。さらにＳ
ＴＩ命令実行時には、第１図におけるメモリ２９．３０
は動作していないため、システム全体の消費電力も少な
くて済む利点がある。

第５図は第１図におけるマイクロプロセッサ２０の構成
の第２の実施例を示す概略ブロック図である。第５図に
おいて、６０〜６９は第３図における４０〜４９と同様
であり、６０はマイクロプロセッサ、６１はデータバス
、６２はアドレスバス、６３〜６６は４組のデータバス
制御線、６７は命令レジスタ、６８は命令デコーダ、６
９はバスインターフェース回路である。７０はマイクロ
プロセッサ６０の内部バス、７１は内部バス７０に接続
され、マイクロプロセッサ６０の入出力命令、即値命令
またはレジスタ間データ転送命令によってアクセスが可
能なレジスタである。命令デコーダ６８から出力されす
るアクセス命令制御線７２とレジスタ７１からの出力線
７３は条件セレクタ７４に接続され、これらの信号によ
って、４組のデータバス制御線６３〜６６のいずれかま
たは全てを動作させるかを指示するバス制御フィールド
信号７５がバスインターフェース回路６９に対して発行
される。

第６図は第１図におけるマイクロプロセッサ２０の構成
の第３の実施例を示す概略ブロック図である。第６図に
おいて、８０〜８９は第３図における４０〜４９と同様
であり、８０はマイクロプロセッサ、８１はデータバス
、８２はアドレスバス、８３〜８６は４組のデータバス
制御線、８７は命令レジスタ、８８は命令デコーダ、８
９はバスインターフェース回路である。９０は算術論理
演算器、９１はこの演算器等によって設定される状態コ
ードレジスタである。命令デコーダ８８から出力される
アクセス命令制御線９２と状態レジスタ９１からの出力
線９３は条件セレクタ９４に接続され、これらの信号に
よって第５図における説明と同様にバス制御フィールド
信号９５がバスインターフェース回路８９に対して発行
される。

本実施例におけるマイクロプロセッサの利点は、演算結
果等のプロセッサ状態に基づいた条件付きアクセスを行
なえる点にある。このような機能は、ビットフィールド
の条件付き置換に便利である。すなわち、上述した第８
図（ａ）に示すようなピクセルデータからなる画像デー
タに対してＺバッファ法による描画を行なう場合、それ
ぞれに対するピクセルの深度パラメータを比較し、比較
結果に基づいて３２ビツトワードの置換を行なうか、ま
たは上位もしくは下位ピクセルを置換するかを上述した
条件付きアクセスによって行なうことができる。また、
第８図（ｂ）に示すようなデータに対してシェーディン
グによる輝度補間を行なう場合も補間演算の結果をアク
セス条件として、書き換えるフィールドを任意に選択す
ることができる。

本発明の上記各実施例においては、４組のバス制御信号
を持つマイクロプロセッサとこのマイクロプロセッサを
用いた７１イク口プロセッサシステムを例示したが、４
組以外のデータバス制御線を持つ構成としてもよい。例
えば、第８図（ｂ）に示すようなデータ間で一定のフィ
ールドを置換する応用に対しては、３ないし４組のデー
タバス制御線を持つ構成が最適である。また、本発明の
上記各実施例においては、複数組のデータバス制御線の
動作が、それぞれ第１の実施例においては命令によって
、第２の実施例においてはプログラムによりアクセス可
能なレジスタによって、第３の実施例においてはマイク
ロプロセッサの状態レジスタによって制御されるとした
が、これらの作用を同時に、あるいは組み合わせて制御
するように構成してもよい。

発明の詳細 な説明したように、本発明のマイクロプロセッサおよび
マイクロプロセッサシステムは、複数組のデータバス制
御線を備え、データバスに接続された複数のメモリの制
御線はマイクロプロセッサの複数組のデータバス制御線
のいずれかに接続されており、マイクロプロセッサはこ
れら複数組のデータバス制御線を一斉にまたは選択的に
動作させる。このため、データバスの一部のフィールド
のみを用いて選択的にアクセスすることができ、メモリ
中のデータに対するフィールド処理（フィールド置換、
フィールド書き込みなど）を高速に行なうことができる
。また、選択するメモリの数を減少させることができる
ため、消費電力も減少させることができる効果がある。

本発明の特に優れた点は、マイクロプロセッサの扱う語
長（バイト、ワード等）の境界に関係な（、処理プログ
ラムで任意にかつ不規則に定められた１ワード中のフィ
ールドの高速処理が可能な点にある。すなわち、マイク
ロプロセッサの使用者が、その使用形態に応じてメモリ
の構成を行ない、バス制御のためのフィールドの切り分
けを行なうことによってプログラム上のフィールド処理
形態とマイクロプロセッサシステムの構成を一致させる
ことができ、この結果、高速処理が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるマイクロプロセ
ッサシステムの概略ブロック図、第２図は同実施例のマ
イクロプロセッサにおけるバスアクセスの形態を示す図
、第３図は本発明の第１の実施例におけるマイクロプロ
セッサの部分的な構成を示す概略ブロック図、第４図は
同マイクロプロセッサにおける入出力命令のフォーマッ
トを示す図、第５図は本発明の第２の実施例におけるマ
イクロプロセッサの部分的な構成を示す概略ブロック図
、第６図は本発明の第３の実施例におけるマイクロプロ
セッサの部分的な構成を示す概略ブロック図、第７図は
従来のマイクロプロセッサシステムの概略ブロック図、
第８図はピクセルデータの内容を例示する図、第９図は
本発明と従来例とにおける演算処理のためのプログラム
を例示する図である。 ２０．４０．６０．８０・・・マイクロプロセッサ、２
１．４１．６１．８１・・・データバス、２２．４２．
６２．８２・・・アドレスバス、２３〜２６．４３〜４
６．６３〜６６．８３〜８６・・・データバス制御線、
２７〜３０・・・メモリ、４７．６７．８７・・・命令
レジスタ、４８．６８．８８・・・命令デコーダ、４９
．６９．８９・・・バスインターフェース回路（バス制
御回路）、５０・・・ＯＰコード、５１・・・バス制御
フィールド、５２・・・オペランド、５３〜５６・・・
バス制御活性化ビット、７０・・・内部バス、７１・・
・レジスタ、７２．９２・・・アクセス命令制御線（デ
ータ入出力制御線）、７３．９３・・・出力線、７４・
・・条件セレクタ、９０・・・算術論理演算器、９１・
・・状態フードレジスタ。

Claims (5)

【特許請求の範囲】
1. （１）１組のデータバスと、前記データバスを介したデ
   ータの入出力においていずれかのビットもしくはビット
   フィールドの入出力を制御する複数組のデータバス制御
   線とを有し、前記複数組のデータバス制御線のそれぞれ
   の活性化を任意に制御できるバス制御フィールドを含む
   データ入出力命令を備えたことを特徴とするマイクロプ
   ロセッサ。
2. （２）１組のデータバス、と、前記データバスを介した
   データの入出力においていずれかのビットもしくはビッ
   トフィールドの入出力を制御する複数組のデータバス制
   御線とを有し、データ入出力命令のデコードによって生
   成するデータ入出力制御線とレジスタの出力とを入力と
   して前記複数組のデータバス制御線のそれぞれの活性化
   を任意に設定できる条件セレクタと、前記条件セレクタ
   の出力によって前記複数組のデータバス制御線上の信号
   を生成するバス制御回路とを備えたことを特徴とするマ
   イクロプロセッサ。
3. （３）レジスタがプロセッサの状態コードレジスタを含
   むことを特徴とする請求項（２）記載のマイクロプロセ
   ッサ。
4. （４）レジスタが命令によって直接またはデータの入出
   力を介して間接的に設定されるレジスタを含むことを特
   徴とする請求項（２）記載のマイクロプロセッサ。
5. （５）１組のデータバスと、前記データバスを介したデ
   ータの入出力においていずれかのビットもしくはビット
   フィールドの入出力を制御する複数組のデータバス制御
   線とを有し、１つまたは複数のビットフィールド処理を
   行なうプログラムを実行するマイクロプロセッサと、前
   記マイクロプロセッサのデータバスに接続された複数の
   記憶装置とを含み、前記複数の記憶装置の制御線が前記
   １つまたは複数のビットフィールドの境界を区切りとし
   たグループ毎に前記マイクロプロセッサの複数組のデー
   タバス制御線の２組以上のいずれかに接続されているこ
   とを特徴とするマイクロプロセッサシステム。