JPH023821A - 高速演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第１５図〜第１７図） 発明が解決しようとする課題 課題を解決する手段（第１図〜第孕図）作用 実施例（第４図、第５図） 変形例（第６図〜第１４図） 発明の効果 「概要」 高速演算装置に関し、 小さい単位での演算処理を高速で実行することを目的と
し、 プロセッサを含む制御部と、各々アドレス付与された複
数の機能ユニットが演算部バスで相互結合された演算部
とを備え、制御部と演算部とがインタフェース部で結合
され、プロセッサが演算部の機能ユニットにアドレス指
定して発した第１の制御命令に対して、アドレス指定さ
れた機能ユニットは自己の処理データを演算部バスに出
力し、アドレス指定されなかった機能ユニットは演算部
バス上のデータを、各々の所定機能を実行するために取
り込むように構成される。

［産業上の利用分野］ 本発明は、小さい単位での演算等の処理を高速で実行す
る高速演算装置に関する。

て結合される。

［従来の技術］ 演算を実行する演算回路としては、マイクロプロセッサ
を用いたもの、あるいは専用の演算回路をハードウェア
ロジックで組んだものが知られている。

また、第１５図に示されるようなバックエンドプロセッ
サ３２を用いたものも知られており、このものはホスト
計算機３１とバックエンドプロセッサ３２とをケーブル
３０で接続してなる。

さらに、第１６図に示されるような演算ボード３５．３
６を用いたものも知られており、このものはｃｐｕボー
ド３３．メモリボード３４、演算ボード３５．３６等を
バスで接続してなる。

またさらに、第１７図に示されるようなコプロセッサ３
８を用いたものも知られており、このものはＣＰＵ３７
、コプロセッサ３８、ローカルメモリ３９等を内部バス
４１で接続してなり、外部バス４２とは外部バスインタ
フェース４０を介し［発明が解決しようとする問題点］ マイクロプロセッサを使うと簡単な回路で自由度の高い
演算制御ができるが、マイクロプロセッサでは演算速度
が遅い。

専用の回路をハードウェアロジックで組むと規模が大き
くなる。また自由度も低い。

第１５図に示されるようなバックエンドプロセッサ３２
を用いた装置ではホスト計算機３１の外にケーブル３０
を伸ばすので、データ転送速度が遅くなり、命中をホス
ト計算機３１からバックエンドプロセッサ３２に伝える
のに時間がかかる。またバックエンドプロセッサ３２に
やらせる処理単位が大きくなるので、細かい制御がしに
くい。また、大掛かりな装置になる。

第１６図に示されるような演算ボード３５．３６を用い
た装置では、演算ボード間のデータ転送が問題となる。

すなわちＣＰＵボード３３からの制御指令の方法にもよ
るが、一般には、演算ボードの命令レジスタに命令を書
いて、次に実行指令を出し終了ステータスが返るのを待
つので、処理が遅い。また演算ボードの拡張性にも欠け
る。

第１７図に示されるようなコプロセッサ３８を用いた装
置では、コプロセッサ３８はＣＰＵ３７への命令なＣＰ
Ｕ３７と同時に解釈するようになっており、データ転送
幅は内部バスで決まり、一般にＣＰ　ＬＪのデータビッ
ト数と同じであり、例えば、１６ビツトとか３２ビツト
とかになっている。

この装置では、それぞれのアプリケーションに応じてア
プリケーションに合った特別のコプロセッサをつくるの
は実際的には困難である。例えばランダム・ロジックで
作ると大きくなりボード４こ乗らない。またゲートアレ
ーにするのも手だが、回路規模に制限がある。例えば３
メガバイトのＲＯＭ等は現状では入手が難しい。また拡
張性に制限がある。ＣＰＬＩボードにコプロセッサ用の
ソケットを沢山用意しておく必要がある。

以上述べた装置は、まとまった処理を行うにはいいが、
細かい処理を、次々に実行するのにはさほど高速ではな
い。さらに拡張性に欠ける。

したがって本発明の目的は、小さい単位での処理を高速
で実行することに適した構成の高速演算装置を提供する
ことにある。

［課題を解決する手段］ 第１図は本発明に係る原理ブロック図である。

本発明に係る高速演算装置は、１つの形態として、プロ
セッサ（ＣＰＵ）２６を含む制御部２１と、各々アドレ
ス付与された複数の機能ユニット２８（＋ｊ〜２８（ｎ
）が演算部バス２４で相好結合された演算部２２とを備
え、制御部２１と演算部２２とがインタフェース部２３
で結合される。

そしてＣＰＵ２６が演算部２２の機能ユニット２８（１
）〜２８（ｎ）にアドレス指定して発した第１の制御命
令（例えば読出し命令）に対して、アドレス指定された
機能ユニットは自己の処理データを演算部バス２４に出
力し、アドレス指定されなかった機能ユニットは演算部
バス２４のデータを、各々の所定機能を実行するために
取り込むように構成される。

本発明においては、他の形態として、一つの機能ユニッ
トに複数のアドレスが割り当てられており、この機能ユ
ニットはアドレス指定されたときに指定アドレス毎に異
なる機能を実行するように構成される。

本発明においては、また他の形態として、ＣＰｔＪ２６
が演算部２２の機能ユニット２８（１）〜２８（ｎ）に
アドレス指定して発した第２の制御命令（例えば占込み
命令）に対して、アドレス指定された機能ユニットのみ
が所定の機能を実行するように構成される。

本発明においては、さらに他の形態として、ＣＰｔＪ２
６が演算部２２の機能ユニットにアドレス指定して発し
た第２の制御命令に対して、インタフェース部２３は制
御部２１からのデータの少なくとも一部をそのまま演算
部２２の演算部バス２４に載せるように構成される。

本発明においては、さらに他の形態として、ＣＰ　Ｕ　
２６から発された第１の制御命令に対して、インタフェ
ース部２３は演算部２２の演算部バス２４Ｆのデータの
少なくとも−・部をそのまま制御部２Ｉに転送するよう
に構成される。

本発明においては、さらに他の形態として、インタフェ
ース部が入出力兼用の入出力レジスタとこの入出力レジ
スタへのデータ入力を制御部からのデータあるいは演算
部からのデータの何れかに切り換えるセレクタとを備え
、それによりこの入出力レジスタ上で演算部のデータの
内容の一部修正を行えるように構成される。

［作用］ 演算部２２における演算処理は、制御部２１のＣＰＵ２
６が発する第１の制御信号、例えばリード信号を演算指
令として用いて行われる。演算部２２における各機能ユ
ニット２８（１）〜２８（ｎ）にはそれぞれ異なるアド
レスが例えば、０−ＦＦＦＦ　　　　　メモリ ＋　００００−１０ＯＦＦ　　周辺機器（端末、　ＦＤ
Ｄ、ＩＩＤＤ、、、）１０１００−１０１ＦＦ　　演算
ボード　２５６枚のように割り当てられている。

先ず、制御部２】のＣＰＵ２６が演算部２２の機能ユニ
ット２８（１）〜２８（ｎ）の１つをアドレス指定して
リード信号を発すると、このアドレス信号及びリード信
号はインタフェース部２３を介して演算部２２に伝えら
れる。すると演算部２２においてはアドレス指定された
機能ユニットがデータな演算部バス２４に出力する。

このとき他のアドレス指定されていない機能ユニットは
演算部バス２４上のデータを取り込んでラッチし、それ
ぞれのユニットが持つ機能（例えば演算、ＲＯＭ変換等
）を実行開始する。この処理は次のリード信号が発され
るまでに終了するようにする。

すなわち、例えば演算部バス２４」−に第２図のように
機能ユニットとして演算ボード２８１〜２８３が接続さ
れているものとする。２３０はインタフェースボードで
あり、Ｃ−ＰＵ部分との接続ボードである。

まず、ＣＰ　Ｕ　２６がボード２３０のレジスタ目に通
常の書込み動作によりデータをセットする。

次に、ボード２３０のアドレスを指定してリード信号を
発する。すると、レジスタ５のデータが演算部バス２４
に出力される。他の演算ボード２８１〜２８３（アドレ
スで指定されなかった演算ボード）は、演算部バス２４
のデータを入力レジスタＲに取り込む。次のリード信号
がくるまでの間に、演算ボード２８１〜２８３は演算を
終了する。

次のリード信号時にＣＰＯ２６がアドレスで演算ボード
２８１を指定するとすると、演算ボード２８１の演算器
は既に演算を終了しているので、すぐにデータを出力す
ることができる。

以下同様にして、演算を繰り返し、最後にＣＰＵ２６は
インタフェースポード２３０の入力レジスタＲからデー
タを読み取ると、演算結果が得られる。　第３図にはこ
の場合のタイムチャートが示される。

以上のようにすると、ＣＰＵ２６が演算部２２の機能ユ
ニットをアドレス指定してリード指令を発するごとに演
算部２２で１演算が実行できることになり、非常に高速
な処理が可能となる。またＣＰｔＪ２６が出力するアド
レスの順を変えるだけで、違うパターンの演算が可能と
なり、自由度が高い。アドレスの順を変えるのは、機械
語の順を変えるだけなので極く容易である。

し実施例］ 以下、図面を参照しつつ本発明の詳細な説明する。第４
図は本発明の一実施例としての高速演算装置を示すブロ
ック図である。図において、本実施例装置は、実行制御
部とデータ演算部とからなる。

実行制御部は、各種指令を行うＣＰ　ｔＪボードｌ、メ
モリボード２、ＲＯＭボード３、演算部インタフェース
ボード４．これらのボード１〜４を相互接続する０２０
部バス１０を含み構成される。

データ演算部は、データウェイとのデータ転送を行うデ
ータ入出力インタフェースボード９、演算処理を実行す
る演算ボード６、ＲＯＭを実装している２次元ＲＯＭボ
ード８、実行制御部との通信を担当しているＣＰＵバス
インタフェースボード５、レジスタボード７等を含み構
成されており、前述の実行制御部とはインタフェースポ
ード４．５間に張へれた接続ケーブル１２を介して接続
されている。このデータ演算部は４８ビツトデータバス
を用いて３組の１６ピツトデータを同時に演算可能な構
成となっている。

実行制御部の各ボードの機能は以下の如くである。

ＣＰＵボードｌはプロセッサ全体の制御と！６ビツトの
スカラー演算を行う。演算の高速化のだ、めＣＰＵとし
てマイクロプロセッサと演算用コプロセッサを塔載して
おり、データ演算部を制御する動作シーケンスを発生す
る。

メモリボード２は８Ｍバイトの容量のリードライトメモ
リをＦ載したマルチパスボードである。

ＣＰＵボードｌとは３２ビツト幅の高速データ転送バス
により接続され、高速なデータアクセスが可能である。

ＣＰＵボード１トのマイクロプロセッサがこのメモリボ
ード２にアクセスを行うことができる。

ＲＯＭボード３は１Ｍバイトの容ｌのリードオンメモリ
を塔載したマルチパスボードである。ＣＰＵボードｌと
は３２ビツト幅の高速データ転送バスにより接続され、
高速なデータアクセスが可能である。このボードには二
角関数表等を格納しておき、必要に応じてＣＰＵボード
ｌ上のマイクロプロセッサがアクセスを行う。

演算部インタフェースボード４は、演算部バス１１とデ
ータ転送を行うマルチパスポードである。ＣＰＬＪバス
部分とのハンドシェイクと、ＣＰＵバス部と演算部バス
部の接続ケーブル１２のドライブを行う。なお、ＣＰＵ
部バス１０はＣＰＵのデータ幅となっている。

データ演算部の各ボードの機能は以下の如くである。

ＣＰ　ｔＪバスインタフェースポード５は実行制御部と
データ転送を行う３Ｗボードである。実行制御部からの
動作制御コマンドをデータ演算部の各ボードに伝える。

また、実行制御部の１６ビツト単位のデータを３ワード
受信し、データ演算部の４８ビツトデータに変換する。

また、データ演算部の４８ビツトデータな１６ビツト単
位で読み出し、ＣＰ　ｔＪ部１に転送する。

第５図にはこのＣＰＵバスインタフェースボード５の詳
細な構成が示される。図示の如く、実行制御部からの１
６ビツトデータなデータ演算部の４８ビツトデータに変
換する出力レジスタ５１、データ演算部からの４８ビツ
トデータを実行制御部への１６とットデータに変換する
入力レジスタ５２、アドレス信号用のバッファメモリ５
３、制御信号用のバッファメモリ５４、信号の開閉を行
うバッファゲート（２）、（４）〜（６）、（８）〜（
１０）等を含み構成される。

２次元ＲＯＭボード８は、３Ｍバイトの容量のリードオ
ンメモリを搭載した３Ｗボードである。

データの変換用のテーブルを格納しておく。演算ボード
６は高速演算を行う３Ｗボードである。１６ビツトごと
の演算用に高速演算器を備える。演算器は１６ビツト単
位で演算を行い、加減算、ビット処理、シフト、あるい
は定数のセット等の処理を実行することができる。演算
回路はバーバード・アーキテクチャを採用しているため
、１サイクル１実行が可能である。

レジスタボード７はデータの一時記憶を行う３Ｗボード
である。３２にワードの容量のＲＡＭを備える。レジス
タはランダムアクセスの他、ｌワード読み書きするごと
にポインタをすすめることによりＦ　Ｉ　Ｆ　Ｏ的な使
用も可能である。このため、同じ命令列を実行させて、
多数のデータを順次処理することが可能である。

データ入出力インタフェースボード９は他の装置とのデ
ータの転送を行う３Ｗボードである。このボードはＣＰ
Ｕの制御下で１ワードずつの転送を行う他に、データケ
ーブル上に送られてくる連のデータ列を自動的にハンド
シェイクしながら連続して内部バッファに取り込んだり
、内部バッファに格納しである全データを送信するバー
スト転送機能を有する。この機能を使用すると、ハード
ウェアによる処理速度で転送することが可能であるとと
もに、送受信中にマイクロプロセッサは他の仕事をする
ことが可能である。

なお、演算部バス＋１はデータ演算部における演算に最
適なデータ幅となっており、本実施例では１６ビツトデ
ータ３つを１組として４８ビツト幅となっている。また
データ演京部における各ボード５〜９にはそれぞれ異な
るアドレスが割り当てられているものとする。

この実施例装置の動作が以下に説明される。まず、実行
制御部のＣＰＵボードｌが、データ演算部のボードの１
つをアドレス指定してリード指令を発する。このリード
指令及びアドレス信号は演算部インタフェースポード４
、接続ケーブル１２、ＣＰＵバスインタフェースポード
５を介してデータ演算部に伝えられる。

するとデータ演算部においては、アドレス指定されたボ
ードから処理済の４８ビツトデータが演算部バス１１に
送出される。このとき、他のアドレス指定されていない
ボードはこの演算部バスｌｌ上のデータを取り込み、そ
れぞれのボードの機能に従って処理を実行する。

例えば２次元ＲＯＭボード８は演算部バス１１−トのデ
ータをＲＯＭに入力として与えてデータ変換を行い、そ
の結果をレジスタにラッチする。このため次のサイクル
（次のリード指令）では既にＲＯＭの変換結果がレジス
タに用意されていることになり、リード指令によって変
換結果を即時に出力することができる。なお、各ボード
の行う処理は次のリード指令が発されるまでに終了する
ようにリード指令のサイクルが決められているものとす
る。

このようにデータ演算部では、実行制御部からのリード
指令により全ボードが一斉に単位処理を実行することが
できる。そして実行制御部がアドレスを変えつつ連続し
てリード指令を発することにより、一連の演算を高速で
処理することがり能となる。そしてＣＰＵボードｌはＣ
ＰＵバスインタフェースボード５の入力レジスタ５２か
らデータを読み取って演算結果を得ることができる。

なお、Ｃ））　Ｕバスインタフェース部の動作を以下に
簡単に説明する。実行制御部からデータ演算部にデータ
を送出するには、ＣＰＵボードｌはデータを！６ビツト
ずつ３回に分けて出力レジスタ５１にセットし、続いて
アドレスで対ＣＰＵバスインタフェースボード５を指定
してリード指令を発する。このリード指令で出力レジス
タ５１の内容は演算部バス１１に送出される。

一方、データ演算部のデータをＣＰＵが読むによ、デー
タ演算部の対象とする演算ボードをアドレス指定してリ
ード信号を発する。すると、そのボードのデータが演算
部バス１１に送出され、ＣＰＵバスインタフェースポー
ド５の入力レジスタ５２にラッチされる。ＣＰＵは、ラ
ッチされたデータを１６ビツトずつ３回に分けて読み取
る。

本発明の実施にあたっては種々の変形形態が可能であり
、以下にこれらの変形例について説明する。

まず最初の変形例は前述の実施例における次のような問
題点を解決するものである。すなわち前述の実施例では
演算ボード１枚についてアドレスを１つしか割り当てな
かった。このため、各演算ボードは単機能のものになら
ざるを得なかった。

しかしながら演算プロセッサを塔載するＡＬＵボードな
どは、加算・減算等いろいろな演算が可能なので、演算
ボードごとに複数の機能を選択可能なようにすると経済
的である。

そこで、この変形例においては、演算ボード１枚につい
てアドレスを１つ以上割り当て、アドレスの値により、
機能の選択をも行わせるものである。例えば、あるＲＯ
Ｍボードについては、アドレスｔ　ｏ　１００４〜１０
１００７の範囲で割り当て、１０１００４でアクセスさ
れたら正弦関数の値を出力し、１０１００５でアクセス
されたら余弦関数の値を出力する等の機能選択を行う。

演算ボードの制御方法は第７図に示されるような手順で
行う。すなわち、 ■リード信号は来ているか（ステップＳｌ）。

リード信号がアクティブならステップｓ２へ進み、さも
なかったらステップｓ１へ戻る。

■アドレスバスの値は、この演算ボードを指定している
ものか（ステップＳ２）。この演算ボードのものなら、
ステップＳ３に進み、さもなかったらステップＳ４に進
む。

■入力レジスタのデータに、アドレス値で指定された処
理を加えて、演算部バスに出力する（ステップＳ３）。

■リード信号がアクティブの間はステップｓ４にとどま
り、アクティブでなくなったらステップＳ５に進む。

■演算部バスの値を入力レジスタにラッチする（ステッ
プＳ５）。

■ステップＳｔへ戻る。

具体例をあげて更に詳しく説明する。いま、データ演算
部の各ボードに、例えば次のような複数のアドレスを割
り当てるものとする。

０−ＦＦＦＦ　　　　：メモリ ＋００００−１００ＦＦ　：周辺機器（端末、　ＦＤＤ
、　ＩＩＤＤ、　、　、　）＋０１００−１旧叶：演算
ボード ＋０１１０−１０１１Ｆ　　：レジスタボード＋０１２
０−１０１２Ｆ　：　２次元ＲＯＭボード１０！３Ｏ−
１０１３Ｆ　：データ入出力インタフェースボード ＋０１４０−１０１４Ｆ　　：　ＣＰ　Ｕバスインタフ
ェースポード 演算ボードは、自分がアドレス指定されたかどうかは、
下から５ビット目以上をデコードすればわかる。下４ビ
ットは機能指定コードとして使用される。演算ボードに
おける機能指定の例を以下に説明する。

演算ボードは１０１００としてアドレス指定されたとき
は、なにも演算せずに入力レジスタの値をそのまま出力
する。

＋０１０１として指定されたときは、入力レジスタの値
を演算器の内部レジスタに格納する。出力値は入力レジ
スタの値と同じとなる。

＋０１０２として指定されたときは、入力レジスタの値
と演算器の内部レジスタの値を加算し、その値を出力す
る。演算器の内部レジスタの値は変わらない。

１０１０３として指定されたときは、入力レジスタの値
と演算器の内部レジスタの値を加算し、その値を出力す
る。演算器の内部レジスタの値は、加算した値となる。

＋０１０４として指定されたときは、入力レジスタの値
から演算器の内部レジスタの値を減算し、その値を出力
する。演算器の内部レジスタの値は変わらない。

１０１０５として指定されたときは、入力レジスタの値
から演算器の内部レジスタの値を減算し１、その値を出
力する。演算器の内部レジスタの値は減算後の値となる
。

第６図はこの変形例におけるレジスタボードの構成例を
示す図であり、図示の如く、このレジスタボード７はリ
ード信号及びアドレス信号をデコードするデコーダ７１
、ポインタ７２、ＲＡＭ７３、ゲート７４、入力レジス
タ７５を含み構成される。なお、このレジスタボード７
においては、デコーダの出力とアドレス及びリード信号
との関係は以下のようになっている。

ポインタＣＬＲニアドレス＝ｌ旧旧ｌ　且つＲＥＡＤ＝
　Ｌ ポインタＩＮｃ　ニアドレス：　１０１０１２　　且つ
ＲＥＡＤ＝１゜ ＲＡＭＷＲニアドレス＝　１０１０１３　　且つＲＥＡ
Ｄ＝　Ｌ バッファ出カニアドレス＝ｌ旧旧Ｘ　且つＲＥＡＤ＝　
Ｌ 入力レジスタラッチ：アドレスｌ旧旧Ｘ　以外且つ　Ｒ
ＥＡＤ＝Ｌ レジスタボードは上１６ビツトが１０１１のとき、ボー
ドが指定されたと判断する。

レジスタボードは＋０１１０として指定されたときは、
ポインタの値Ｏにクリアする。

＋０１１１として指定されたときはポインタの値をイン
クリメントする。

＋０１０２として指定されたときはポインタの値をポイ
ンタの指すＲＡＭのセルに格納する。出力は入力レジス
タの値と同じとなる。

１０１０３として指定されたときは入力レジスタの値を
ポインタの指すＲＡＭのセルに格納する。ポインタは格
納後インクリメントする。出力は、入力レジスタの値と
同じになる。

＋０１０４として指定されたときはポインタの指すＲＡ
Ｍの内容を出力する。

１０１０５として指定されたときはポインタの指すＲＡ
Ｍの内容を出力する。ポインタは出力後インクリメント
する。

以上のようにして、アドレスを変更することにより、デ
ータ演算部の各ボードにおいて実行される処理の内容を
変更することができるものである。

（以ト°余白） 本発明の他の変形例が第８図を参照しつつ以下に説明さ
れる。前述の各実施例では、演算の制御は全てリード命
令を使用しており、リード命令を受けたボードは、必ず
何らかのデータを出力し、他の演算ボードはそのデータ
をラッチするようになっている。ところが、演算ボード
の動作のなかには、有効な出力がないものもある。例え
ばレジスタボードのＲＡＭへのライト動作では、回路方
式によっては、出力が不定となってしまうものがある。

例えば第６図のレジスタボードではＲＡＭ７３への書込
み時にデータ出力ＤＯは高インピーダンスになるので、
演算部バス１１に出力される値は不定になってしまう。

この動作をリード指令で実行させると、他の演算ボード
の入力レジスタにラッチされる値は不定となってしまう
。この結果、演算の途中結果をＲＡＭ７３に格納する必
要がある場合、この方式では、データが不定となってし
まうので演算が中断してしまう。

よって他の演算ボードの入力レジスタの値を壊さずに、
ＲＡＭにデータをよき込むことが可能な構成が必要とさ
れる。第８図の変形例はかかる問題的を解決するための
ものである。この変形例ではＣＰＵボード１のライト命
令に反応して、アドレス指定されたボードのみがそのボ
ード特有の処理を行うようにしている。すなわち、第８
図に図示するように、ライト指令を伝えるライト信号線
を演算部バス１１に追加する。ライト信号線には、アド
レスで指定されたボードだけが反応する。他のボードは
これを無視する。すなわち、ライト信号線にパルスが載
っても、入力レジスタにデータをラッチすることはしな
い。

こうすると、レジスタボードにデータを書き込むときに
も、ライト信号を使用することにより、他の演算ボード
の入力レジスタの値を破壊することがなくなり、演算を
継続することができる。

第８図のレジスタボードにおいては、デコーダ７１はア
ドレス信号及びライト信号に対して以下のような出力を
発生する。

ポインタＣＬＲ：アドレス指定１０１０１１且つ　ＷＲ
ＩＴＥ＝Ｌ ポインタＩＮＣニアドレス＝ｌ旧旧２ 且つ　ＷＲＩＴＥ＝Ｌ ＲＡＭ　ＷＲニアドレス＝　１０１０１３且つ　ＷＲＩ
ＴＥ＝Ｌ バッファ出力　ニアドレス＝１旧旧Ｘ 且つ　ＲＥＡＤ＝Ｌ 入力レジスタクラッチ：アドレス＝ｌ旧旧Ｘ以外且つ　
ＲＥＡＤ−Ｌ 他の演算ボードも同様に、以下の指針に基づいて製作さ
れる。すなわち、データを出力するのは、アドレス線で
自ボードが指定され、ＲＥＡＤ−Ｌのときとする。入力
レジスタにラッチするのは、アドレスが自ボード以外を
指定し、ＲＥＡＤ−Ｌのときとする。この場合、データ
はリード信号の立上りでラッチされる。データを出力し
ないで、その演算ボード特有の処理をするときにはライ
ト命令を用いる。

第１Ｏ図は本発明の更に他の変形例を説明するための図
であり、ＣＰＬＩバスインタフェース５の変更構成を示
したものである。この変形例は以下のような問題に対処
するためのものである。

すなわち、ＣＰＵが出力するデータのなかには、演算対
象のデータではなく、演算ボードの設定用、例えばポイ
ンタの値のものもある。このデータは、全演算ボードに
放送するのではなく、特定の演算ボードにのみ転送でき
れば十分である。リード命令でこのデータを転送しよう
とすると、ＣＰＵインタフェース５にデータをセットし
、次にＣＰ　ｔＪゼインフェース５のアドレスを指定し
てリード命令を発するという２段階が必要である。これ
は時間が無駄である。

また、リード命令で、ある演算ボードの設定用データを
転送する方式では、アドレスで指定されない演算ボード
もその設定用データを入力レジスタにラッチしてしまう
。すなわち、それまで有効なデータが入力レジスタに確
保してあったとしても、そのデータは上書きされて消え
てしまう。したがってデータ演算のプロセス中に演算ボ
ードを設定し直すことができなくなってしまう。

以上のことを具体例をあげて更に詳しく説明する。デー
タ演算部の構成は第９図のようになって−いるものとす
る。すなわち、ＣＰＵインタフェースポート２３０、演
算ボード２８４〜２８６を含んでいる。

第９図の構成の演算部分で、演算対象のデータはボード
２８４のＲＡＭ内に格納されているものとする。処理内
容は、演嚢ボード２８４に格納されているデータを順次
読み出し、演算ボード２８５の演算器で処理し、演算ボ
ード２８６のＩＩＡＭに格納することである。演算ボー
ド２８５における演算器の処理内容は、「データがＩ　
０００以上の時、データから５１２を引く。そうでない
ときには、データに５１２を加える。」というものとす
る。演算器へのこの命令はＲＯＭ内にすでに格納されて
いるものとする。ずなわちＲＯＭのアドレスＯには１０
００とデータを比較しステータスを出力する命令、ＲＯ
Ｍのアドレス１にはデータから５１２を引き結果を出力
する命令、アドレスＩＯにはデータに５１２を加える命
令が格納されているものとする。

まずＣＰ　ｔＪは演算ボード２８４〜２８６のポインタ
をクリアする。

次に演算ボード２８４をアドレス指定してリード命令を
発する。演算ボード２８４のＩＩＡＭに格納されていた
データは、演算部バス１１に出力され、そのデータはボ
ード２８５．２８６の入力レジスタにラッチされる。

次に演算ボード２８５をアドレス指定してリード命令を
発する。アドレスの下４ビットで指定する機能を演算実
行及びポインタインクリメントとすると、演算器はアド
レスＯの命令を実行し、その後ＲＯＭを指すポインタは
インクリメントされる。アドレスＯの命令は、１０００
とデータを比較し、ステータスを出力する命令であった
。演算器はデータと１０００とを比較し、大小をステー
タスとして、演算部バス１１に出力する。ＣＰＵは実行
結果のステータスをみてデータが１０００より大きかっ
たかどうかを判断することができる。

１０００より大きかった場合は、演算ボード２８５をア
ドレス指定してリード命令を発する。アドレスの下４ビ
ットで指定する機能を演算実行及びポインタインクリメ
ントとすると。演算器はアドレスｌの命令を実行し、そ
の後ＲＯＭを指すポインタをインクリメントする。アド
レスＩの命令は、データから５１２を引（ものであった
ので、演算器はそれを実行し、出力はその結果となる。

この結果は同時にボード２８６の入力レジスタにラッチ
されるので、ボード２８６にう入力レジスタの内容をＲ
ＡＭに書き込むように、アドレスのド４ビットで機能指
定して、リード命令を発する。これで１サイクルの命令
が終了した。

ここで問題となるのはボード２８４から読んだデータが
１０００より小さい場合である。この場合、演算ボード
２８５のポインタの値を１０の更新して、ｌｌ０Ｍが５
１２を加える命令を出力するようにしなければならない
。ポインタを１０にするには、通常はＣＰＵがＣＰ　［
Ｊインタフェースポード２３０のレジスタ９に１０をセ
ットし、データ演算部のバスに送り出せばよいが、この
場合は、そうするとボード２８５の入力レジスタ５の内
容が１０に冴き換えられてしまう欠点がある。ポインタ
は１０に書き換わっても、肝心のデータが消えてしまう
のである。よってデータを２）き換えずに、ポインタだ
けａき換える方法が必要となる。

第１Ｏ図に示されたＣＰＵバスインタフェースボードが
第５図のものと異なる点は、ｃＰＵバスのデータの下１
６ピツトがバッファゲート（３）を介して直接に（すな
わち出力レジスタ５Ｉを通らずに）、演算部バス１１に
送出できるようになっていることである。この場合、バ
ッファゲート（２）はこのＣＰＵバスインタフェースボ
ード５をアドレス指定してリード指令が発された時に開
く。またバッファゲート（３）はライト指令が発された
時に開くようになっている。

かかる構成にすると、ＣＰＬＩがライト命令を発した時
は、ＣＰＵが出力するデータはバッファゲート（３）を
通ってそのまま演算部バスＩｔに載る。そしてライト命
令に対してはアドレス指定されたボードだけが反応する
ものであるから、当該アドレス指定されたボードだけが
ＣＰ　Ｕからのデータを受は取ることとなり、他のボー
ドは動作しない。

これによりＣＰＵバスインタフェースボード５に設定用
データをセットすることなく直接に、目的とする演算ボ
ードにデータを転送できるので、処理の高速化が図れる
。またこの特定のボードへのデータ設定動作により他の
ボードの入力レジスタに保持されていた有効なデータが
破壊されることも防１Ｌできる。

第１１図は本発明の史に他の変形例を示す図である。１
１ｑ述の各実施例ではＣＰ　ＬＪがデータ演算部のボー
ドのデータを読み出す場合、当該ボードのデータをＣＰ
Ｕバスインタフェースポード５の入力レジスタに一旦保
持させ、しかる後にＣＰ　Ｕバスインタフェース５をア
ドレス指定してデータの読み出しを行っている。

この方式だと、演算対象外のデータ（例えば、演算ステ
ータス、オーバーフロー等を示す）をＣＰＵが読む時に
も−ＨＣＰＵバスインタフェースポード５の入力レジス
タ５２を経由することになり、処理が遅くなる７−・方
、演算対象データ以外のデータは、再利用する必要のな
いデータなので、入力レジスタ５１にラッチする必要は
ないものである。

本変形例はこの点に鑑み改善を行ったものであり、第１
１図に示す如＜ＣＰＵバスインタフェースポード５を変
更している。すなわち、演算部バス１１のデータの下１
６ビツトを入力レジスタ５２を介さずに直接にＣＰＵ部
バス１０に導く経路を新たに設ける。そしてＣＰ　ＬＪ
がリード指令を発したとき（リード信号線がり、　ＯＷ
になったとき）、アドレス信号でＣＰ　ＬＪバスインタ
フェースポード５を指定していればバッファ（４）〜（
６）の何れかが開き、一方、アドレス信号でＣＰ　Ｕバ
スインタフェースポード５以外を指定していればバッフ
ァ（７）が開くように構成する。

かかる構成にすれば、ＣＰＵがリード命令を発したとき
は、演算部バス１１ヒのデータはＣＰＵバスインタフェ
ースポード５の入力レジスタ５２にラッチされるだけで
なく、そのデータの一部（例えば下１６ビツト）がＣＰ
Ｕ部に直接に転送されることになる。よってＣＰＵは演
算対象データ以外のデータを読み出すときは、直接送ら
れてくる範囲のデータに限っては入力レジスタ５２の内
容を再び読む必要がなくなり、この分、高速化が図られ
る。

なお、ＣＰＵが直接に読むデータ位置は予め定めておき
、ステータス等はその範囲に送出されるように回路を設
計する。このようにすることにより演算対象データ以外
のデータを読み出すときは入力レジスタ５２を読む必要
がなくなり、ＣＰＵがデータ演算部の状態を直接に監視
することが可能となる。

第１２図は本発明の更に他の変形例である。前述の各実
施例では、データ演算部のデータの一部（例えば、上１
６ビツト）を修正しようとする場合、ＣＰＵバスインタ
フェースポード５の入力レジスタ５２にラッチされたデ
ータを出力レジスタ５１に複写することによりこれを行
うことができるが、この場合、修正箇所以外の部分のデ
ータも入力レジスタ５２から出力レジスタ５１に複写す
る必要があり、この修正の必要のない部分の複写時間分
、実行時間が長くなる。

第１２図はかかる問題点を解決した変形例のＣＰＵバス
インタフェースボードの構成を示す図である。この変形
例では前述の各実施例における入力レジスタ５２と出力
レジスタ５１を入出力レジスタ５５の１組にまとめ、こ
の入出力レジスタ５５へのデータ入力をセレクタ（ＭＰ
Ｘ）５６によってＣＰＵ部側またはデータ演算部側の何
れ側からも可能なように切り換えられるよう構成してあ
り、これによりデータ演算部の４８ビツトデータな１６
ビツト毎の部分修正が可能なようにしである。

なお、この変形例は前述したバッファ（３）を通るデー
タ経路およびバッファ（７）を通るデータ経路を備えて
おり、それぞれ第１Ｏ図および第１３図により説明した
機能も持つように構成されている。

第１２図における各素子の機能は次の如くである。

セレクタ５６は、入出力レジスタ５５にラッチするデー
タを選択するためのものである。ライト指令時は八個（
ＣＰＵ部のデータ）、リード指令時はＢ側（演算部のデ
ータ）を選択する。

バッファ（２）は３ステートバツフアであり、ＣＰＵイ
ンタフェースポード５をアドレスで指定し、かつリード
指令を発せられたときにデータを出力する。

バッファ（３）は３ステートバツフアであり、ライト信
号が発せられたときに、ＣＰＵが出力したデータを、演
算部バス１１の下１６ビツトに転送する。

バッファ（４）〜（６）は３ステートバツフアであり、
リード信号が発せられ、アドレスでＣＰＵインタフェー
スポード５が指定されたときに、何れかが開く。どのバ
ッファが開くかはアドレスの下位ビットで指定する。

バッファ（７）は３スデートパツフアであり、リード指
令時が発せられ、アドレスでＣＰＵインタフェースポー
ド５以外が指定されたときに開くものである。

バッファ（８）は電流増強用のバッファである。

ＣＰＵ部から転送されたアドレスデータな演算部に送り
出す。またバッファ（９）、（１０）も電流増強用のバ
ッファであり、ＣＰ　Ｕ部から転送されたリード信号、
ライト信号を演算部に送り出す。

■の入出力レジスタ５５は、１６ビツトラツチであり、
演算部バスの上１６ビツトのデータをラッチする。

■の入出力レジスタ５５は、１６ビツトラツチであり、
演算部バスの中１６ビツトのデータをラッチする。

■の入出力レジスタ５５は、１６ビツトラツチであり、
演算部バスの下１６ビツトのデータをラッチする。

以−ヒの機能をまとめたものが第１３図のＣＰＵインタ
フェースの真理値デープルに示され、また各機能の説明
図が第１４図に示される。

この第１２図の変形例によれば、ＣＰ　ＬＪ部インタフ
ェースポード５以外を指定してリード指令を発したとき
には、入出力レジスタ５５にデータをラッチする。また
、ＣＰｔＪ部からデータ演算部にデータを送出するにも
、入出力レジスタ５５を使用する。データ演算部のデー
タを読むと、データは入出力レジスタ５５にラッチされ
るので、必要な部分のみ入出力用レジスタ５５を書き換
えることが可能となり、複写の必要はなくなる。

［発明の効果］ 本発明によれば、小さい弔位での処理を高速で実行する
ことに適した構成の高速演算装置が実現される。

【図面の簡単な説明】

第１図は本発明に係る原理ブロック図、第２図は本発明
に係る原理説明図、 第３図は本発明に係るタイムチャート、第４図は本発明
の一実施例としての高速演算装置を示すブロック図、 第５図は第４図におけるＣＰＵバスインタフェースポー
ドの構成例を示す図、 第６図、第７図は本発明の詳細な説明する図、 第８図はライト命令を用いる本発明の他の変形例を説明
する図、 第９図、第１０図はデータの直接設定を可能にした本発
明の更に他の変形例を説明する図。 第１１図はデータの直接読み出しを可能にした本発明の
更に他の変形例を説明する図、第１２図〜第１４図はデ
ータの一部修正を迅速に行える本発明の更に他の変形例
を説明する図、 第１５図〜第１７図は従来の演莫回路を示す図である。 ｌ・・・ＣＰＵポード ２・・・メモリボード ３　・ ４　・ ５　・ ６　・ ７　・ ８　・ ９　・ １０　・ １　ｌ　・ ５１　・ ５２　・ ５５　・ ５６　・ ・ＲＯＭボード ・演算部インタフェースボード ・ＣＰＬＩバスインタフェースポード ・演算ボード ・レジスタボード ・２次元ＲＯＭボード ・データ入出力インタフェースポード ・０２０部バス ・演算部バス ・出力レジスタ ・入力レジスタ ・入出力レジスタ ・セレクタ

Claims (1)

1. 【特許請求の範囲】 １、プロセッサ（２６）を含む制御部（２１）と、 各々アドレス付与された複数の機能ユニット（２８（１
   ）〜２８（ｎ））が演算部バス（２４）で相互結合され
   た演算部（２２）とを備え、 該制御部（２１）、と該演算部（２２）とがインタフェ
   ース部（２３）で結合され、 該プロセッサ（２６）が該演算部（２２）の機能ユニッ
   トにアドレス指定して発した第１の制御命令に対して、 該アドレス指定された機能ユニットは自己の処理データ
   を該演算部バス（２４）に出力し、アドレス指定されな
   かった機能ユニットは該演算部バス（２４）のデータを
   、各々の所定機能を実行するために取り込むように構成
   された高速演算装置。 ２、一つの機能ユニットに複数のアドレスが割り当てら
   れており、この機能ユニットはアドレス指定されたとき
   に指定アドレス毎に異なる機能を実行するように構成さ
   れた請求項１記載の高速演算装置。 ３、該プロセッサ（２６）が該演算部（２２）の機能ユ
   ニットにアドレス指定して発した第２の制御命令に対し
   て、該アドレス指定された機能ユニットのみが所定の機
   能を実行するように構成された請求項１または２記載の
   高速演算装置。 ４、該プロセッサ（２６）が該演算部（２２）の機能ユ
   ニットにアドレス指定して発した第２の制御命令に対し
   て、 該インタフェース部（２３）は該制御部（２１）からの
   データの少なくとも一部をそのまま該演算部（２２）の
   演算部バス（２４）に載せるように構成された請求項３
   記載の高速演算装置。 ５、該プロセッサ（２６）から発された第１の制御命令
   に対して、該インタフェース部（２３）は該演算部の演
   算部バス（２４）上のデータの少なくとも一部をそのま
   ま該制御部（２１）に転送するように構成された請求項
   １〜４の何れかに記載の高速演算装置。 ６、該インタフェース部（２３）は入出力兼用の入出力
   レジスタと該入出力レジスタへのデータ入力を該制御部
   （２１）からのデータあるいは該演算部（２２）からの
   データの何れかに切り換えるセレクタとを備え、それに
   よりこの入出力レジスタ上で、演算部のデータの内容の
   一部修正を行えるように構成された請求項１〜５の何れ
   かの項記載の高速演算装置。