JPH03164849A - Microprocessor and microprocessor system - Google Patents
Microprocessor and microprocessor systemInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各種の電子機器に内蔵されるマイクロプロセ
ッサおよびマイクロプロセッサシステムに関し、特に画
像処理に適したバス構成を持つマイクロプロセッサおよ
びマイクロプロセッサシステムに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to microprocessors and microprocessor systems built into various electronic devices, and particularly to microprocessors and microprocessor systems having a bus configuration suitable for image processing. It is.
従来の技術
第７図に従来のマイクロプロセッサおよびマイクロプロ
セッサシステムの構成を示す。第７図において、１は３
２ビツトのデータバス２を有するマイクロプロセッサ、
３〜６は８ビツトのデータ幅を持つメモリであり、それ
ぞれのデータ線はデータバス２のビットＯ〜７．８〜１
５．１６〜２３．２４〜３１に接続されている。マイク
ロプロセッサ１のアドレスバス７の一部はアドレスデコ
ーダ８に接続されており、その出力はメモリ３〜６のチ
ップ選択信号線Ｃ３に供給されている。Prior Art FIG. 7 shows the configuration of a conventional microprocessor and microprocessor system. In Figure 7, 1 is 3
a microprocessor having a 2-bit data bus 2;
3 to 6 are memories with a data width of 8 bits, and each data line corresponds to bits O to 7.8 to 1 of data bus 2.
5.16-23. Connected to 24-31. A part of the address bus 7 of the microprocessor 1 is connected to an address decoder 8, the output of which is supplied to the chip selection signal line C3 of the memories 3-6.
マイクロプロセッサ１は、データバス２の入出力制御線
としてリード／ライト制御線（以下、ＷＲ線と略す。）
９および出力イネーブル線（以下、ＯＥ線と略す。）１
０を有しており、これらのデータバス制御線９，１０は
全てのメモリ３〜６に共通に接続されている。The microprocessor 1 uses a read/write control line (hereinafter abbreviated as WR line) as an input/output control line for the data bus 2.
9 and output enable line (hereinafter abbreviated as OE line) 1
0, and these data bus control lines 9, 10 are commonly connected to all memories 3-6.
このような構成においては、マイクロプロセッサ１から
のデータの入出力は３２ビツトを単位として行われるた
め、３２ビツトを１ワードとしてメモリ３〜６に格納さ
れた１ワード内の定められたフィールドの置換演算を行
なう場合には、メモリ３〜６からデータをロードした後
、フィールドの切り出し、合成等を論理演算によって行
なう必要がある。In such a configuration, input/output of data from the microprocessor 1 is performed in units of 32 bits, so 32 bits are used as one word to replace a specified field within one word stored in the memories 3 to 6. When performing calculations, it is necessary to load data from the memories 3 to 6 and then perform field extraction, combination, etc. by logical calculations.
このような演算は、特に画像処理に多用されている。例
えば第８図＜ａ＞に示すように、１７−ド中に１６ビツ
トのピクセルデータが２個格納されている場合の一方の
ピクセルデータに関する演算、または第８図（ｂ）に示
すように、Ｒ，Ｇ。Such calculations are often used especially in image processing. For example, as shown in FIG. 8<a>, when two pieces of 16-bit pixel data are stored in a 17-code, an operation on one of the pixel data, or as shown in FIG. 8(b), R,G.
Ｂの３つの色フィールドからなるピクセルデータに対し
てシヱーディング（陰影づけ）におけるカラー輝度補間
演算等がある。第９図（ｂ）は、第７図に示すようなマ
イクロプロセッサシステムにおいて、ｎ番目のデータＰ
（ｎ）の下位１６ビツトのピクセルデータをｍ番目のデ
ータＰ（ｍ）の下位ピクセルデータに書き込む場合のプ
ログラムを示している。このプログラムによれば、２つ
のワードＰ（ｎ）、Ｐ（ｍ）をロードした後、それぞれ
の必要なピクセルデータを論理積演算で切り出し、その
後論理和演算で２つのピクセルデータを合成し、メモリ
ヘスドアする。このように、所望の処理の終了には、３
回の入出力命令を含む６命令の実行が必要である。There are color brightness interpolation calculations for shading (shading) for pixel data consisting of three B color fields. FIG. 9(b) shows the nth data P in the microprocessor system as shown in FIG.
This shows a program for writing the lower 16 bits of pixel data of (n) into the lower pixel data of m-th data P(m). According to this program, after loading two words P(n) and P(m), each necessary pixel data is extracted by AND operation, and then the two pixel data are combined by OR operation, and the memory address is do. In this way, the end of the desired process requires 3
It is necessary to execute 6 instructions including 1 input/output instruction.
発明が解決しようとする課題
このような従来のマイクロプロセッサシステムにおいて
は、その入出力命令の実行においてデータバスが斉一的
に動作するため、ワードの一定のフィールドに対して演
算を行なう場合にはこのワード全てを一部ロードし、マ
スク演算や論理演算によってフィールドの合成をする必
要があった。このためデータバスに接続され指定された
アドレスに該当するメモリ全てに入出力動作を行なわせ
るため、システムの消費電力が多く、またメモリに対す
る入出力動作の回数や処理に必要な命令数も多く処理時
間が長くかかっていた。Problems to be Solved by the Invention In such conventional microprocessor systems, the data bus operates simultaneously during the execution of input/output instructions. It was necessary to partially load all the words and combine the fields using mask operations and logical operations. For this reason, input/output operations are performed on all memories connected to the data bus that correspond to specified addresses, which consumes a lot of power in the system, and also requires a large number of input/output operations to the memory and a large number of instructions required for processing. It was taking a long time.
本発明は、このような問題を解決するものであり、簡易
な構成で、上記したようなフィールド操作処理を高速化
させ、消費電力を減少させることのできるマイクロプロ
セッサおよびマイクロプロセッサシステムを提供するこ
とを目的とする。The present invention solves these problems, and provides a microprocessor and a microprocessor system that can speed up field operation processing as described above and reduce power consumption with a simple configuration. With the goal.
課題を解決するための手段
本発明は、上記問題点を解決するために、マイクロプロ
セッサに複数組のデータバス制御線を設け、これらの制
御線を一斉にまたは選択的に動作させる入出力命令を備
えている。また、複数組の制御線を全てまたは選択的に
動作させる命令の代わりに、他の手段例えば即値命令ま
たは入出力命令等によって設定されるレジスタ、または
演算命令の結果設定されるプロセッサ状態レジスタの特
定ビットを入力とする条件セレクタの出力によって複数
の制御線の全てまたは一部を動作させる入出力命令を備
えている。さらに上記したような手段を有するマイクロ
プロセッサとこのマイクロプロセッサのバスに接続され
た複数のメモリより構成されるマイクロプロセッサシス
テムにおいて、複数のメモリの制御線をマイクロプロセ
ッサの複数組のデータバス制御線の２組以上のいずれか
に接続する。Means for Solving the Problems In order to solve the above problems, the present invention provides a microprocessor with a plurality of sets of data bus control lines, and provides input/output instructions to operate these control lines all at once or selectively. We are prepared. In addition, instead of an instruction that operates all or selectively a plurality of sets of control lines, it is also possible to specify a register that is set by other means, such as an immediate value instruction or an input/output instruction, or a processor status register that is set as a result of an arithmetic instruction. It is provided with an input/output instruction that operates all or part of a plurality of control lines according to the output of a condition selector that receives a bit as an input. Furthermore, in a microprocessor system consisting of a microprocessor having the means described above and a plurality of memories connected to the bus of this microprocessor, the control lines of the plurality of memories are connected to the plurality of sets of data bus control lines of the microprocessor. Connect to one of two or more pairs.
作用
本発明は、上記した構成により、データバスの一部また
は全てに接続されたメモリに対して選択的に入出力動作
を行なわせることができる。すなわち、マイクロプロセ
ッサが行なう処理に関係したワードのフィールド（すな
わちデータバスのフィールド）のみに対してデータアク
セスが行われ、他のフィールドに対してデータアクセス
が行われないため、入出力命令のみによってビットフィ
ールドの置換演算が可能になり、また入出力動作で活性
化されるメモリの数が減少するため、マイクロコンピュ
ータシステム全体の消費電力を減少させることができる
。また、複数のデータバス制御線の選択性をマイクロプ
ロセッサの命令により直接設定されるレジスタによって
制御可能とすることによって、上記したような入出力動
作を行なうデータフィールドを間接的に指定することが
できる。さらに複数のデータバス制御線の選択性をマイ
クロプロセッサの状態コードレジスタによ制御可能とす
ることによって、入出力動作を行なうデータフィールド
を条件付きで指定することができる。According to the present invention, with the above-described configuration, it is possible to selectively perform input/output operations on memories connected to part or all of the data bus. In other words, data access is performed only to the field of the word (that is, the field of the data bus) related to the processing performed by the microprocessor, and no data access is performed to other fields. Since field permutation operations become possible and the number of memories activated during input/output operations is reduced, the power consumption of the entire microcomputer system can be reduced. Furthermore, by making it possible to control the selectivity of multiple data bus control lines using registers that are directly set by microprocessor instructions, it is possible to indirectly specify the data field that performs the above-mentioned input/output operations. . Furthermore, by allowing the selectivity of the plurality of data bus control lines to be controlled by the status code register of the microprocessor, it is possible to conditionally specify the data field on which input/output operations are to be performed.
実施例
第１図は本発明の第１の実施例におけるマイクロプロセ
ッサと、このマイクロプロセッサを用いたシステムの概
略ブロック図である。第１図において、２０はマイクロ
プロセッサであり、３２ビツトのデータバス２１、アド
レスバス２２．４組のデータバス制御線２３〜２６を備
えている。Embodiment FIG. 1 is a schematic block diagram of a microprocessor and a system using this microprocessor in a first embodiment of the present invention. In FIG. 1, a microprocessor 20 is provided with a 32-bit data bus 21, an address bus 22, and four sets of data bus control lines 23-26.
データバス２１のビットＯ〜７．８〜１５．１６〜２３
．２４〜３１は、それぞれ８ビツトの入出力幅を持つメ
モリ２７〜３０に接続されている。Bits O~7.8~15.16~23 of data bus 21
．． 24-31 are connected to memories 27-30 each having an input/output width of 8 bits.
アドレスバス２２の一部はアドレスデコーダ３１に人力
されており、この出力の一部３２はメモリ２７〜３０の
チップ選択信号線Ｃ３に供給されており、他の出力３３
はデータバス２１に接続される他の装置へ供給されてい
る。アドレスバス２２の残りはメモリ２７〜３０のアド
レス入力信号となっている。データバス制御線２３はメ
モリ２７に供給され、同様にデータバス制御線２４〜２
６はそれぞれメモリ２８〜３０に供給されている。A part of the address bus 22 is manually inputted to an address decoder 31, a part 32 of this output is supplied to the chip selection signal line C3 of the memories 27 to 30, and the other output 33
is supplied to other devices connected to the data bus 21. The remainder of the address bus 22 serves as address input signals for the memories 27-30. Data bus control line 23 is supplied to memory 27, and similarly data bus control lines 24-2
6 are supplied to memories 28-30, respectively.
第２図は本実施例におけるバスアクセスの形態を示して
いる。第２図（ａ）に示すように、メモリ２７〜３０に
は、データバス２１のビットフィールドＯ〜７．８〜１
５．１６〜２３．２４〜３１がそれぞれ割り当てられて
いる。マイクロプロセッサ２０がデータバス制御線２３
〜２６を同時にコントロールしてバスアクセスを行なう
と、メモリ２７〜３０からの３２ビツトデータがアクセ
スされる。第２図（ｂ）に示すように、データバス制御
線２３のみを用いてバスアクセスを行なうと、メモリ２
７すなわちビットフィールドＯ〜７がアクセスされる。FIG. 2 shows the form of bus access in this embodiment. As shown in FIG. 2(a), bit fields O-7.8-1 of the data bus 21 are stored in the memories 27-30.
5.16-23.24-31 are assigned respectively. Microprocessor 20 connects data bus control line 23
When memory devices 27 to 26 are simultaneously controlled and bus accessed, 32-bit data from memories 27 to 30 is accessed. As shown in FIG. 2(b), when bus access is performed using only the data bus control line 23, the memory 2
7, that is, bit fields O to 7 are accessed.
また第２図（Ｃ）に示すように、データバス制御線２４
および２６を用いてバスアクセスを行なうと、メモリ２
８および３０すなわちビットフィールド８〜１５および
２４〜３１がアクセスされる。さらに第２図（ｄ）に示
すように、全てのデータバス制御線２３〜２６を用いて
バスアクセスを行なうと、全てのメモリ２７〜３０のビ
ットフィールドＯ〜７．８〜１５．１６〜２３．２４〜
３１がアクセスされる。In addition, as shown in FIG. 2(C), the data bus control line 24
When bus access is performed using memory 2 and 26, memory 2
8 and 30 or bit fields 8-15 and 24-31 are accessed. Further, as shown in FIG. 2(d), when bus access is performed using all data bus control lines 23 to 26, bit fields O to 7.8 to 15, 16 to 23 of all memories 27 to 30 are .24～
31 is accessed.
第３図は第１図におけるマイクロプロセッサ２０の構成
の第１の実施例を示す概略ブロック図である。第３図に
おいて、４０はマイクロプロセッサ、４１はデータバス
、４２はアドレスバスであり、４３〜４６は第１、第２
、第３、第４の４組のデータバス制御線である。マイク
ロプロセッサ４０は、第４図に示すような形式の入出力
命令を待っている。すなわち、第４図において、５０は
ＯＰコード、５１はバス制御フィールド、５２はオペラ
ンドであり、バス制御フィールド５１は、データバス制
御線４３〜４６に対応したバス制御活性化ビット５３〜
５６により構成されている。FIG. 3 is a schematic block diagram showing a first embodiment of the configuration of the microprocessor 20 in FIG. In FIG. 3, 40 is a microprocessor, 41 is a data bus, 42 is an address bus, and 43 to 46 are first and second busses.
, third, and fourth data bus control lines. Microprocessor 40 is awaiting input/output instructions of the type shown in FIG. That is, in FIG. 4, 50 is an OP code, 51 is a bus control field, and 52 is an operand.
56.
このバス制御フィールド５１に任意の値を設定すること
によって、対応するバス制御信号だけが動作する入出力
命令を実行することができる。By setting an arbitrary value in this bus control field 51, it is possible to execute an input/output command in which only the corresponding bus control signal operates.
マイクロプロセッサ４０がフェッチした命令は命令レジ
スタ４７に一部蓄えられ、命令デコーダ４８によって解
読される。命令デコーダ４８からバスインターフェース
回路（ハス制御回路）４９には、バス制御フィールド５
１に対してバス制御線４３〜４６をそれぞれ活性化させ
る制御信号線等が供給されている。バスインターフェー
ス回路４９は、これらの制御１信号線のバス選択信号に
よって４組のデータバス制御線４３〜４６における制御
信号の生成と、アドレスバスおよびデータバスの入出力
制御を行なう。A portion of the instructions fetched by the microprocessor 40 are stored in an instruction register 47 and decoded by an instruction decoder 48. A bus control field 5 is sent from the instruction decoder 48 to the bus interface circuit (has control circuit) 49.
Control signal lines, etc. for activating bus control lines 43 to 46, respectively, are supplied to each bus control line 1. The bus interface circuit 49 generates control signals on the four sets of data bus control lines 43 to 46 and controls input/output of the address bus and data bus based on the bus selection signals of these control 1 signal lines.
次に第３図に示すようなマイクロプロセッサおよび第１
図に示すようなマイクロプロセッサシステムにおけるデ
ータ処理の例を第９図（ａ）を用いて説明する。前述し
たように従来技術においては３２ビツトワード中に１６
ビツトのピクセルデータが２個格納されているデータに
おける３２ビツトワ一ド間のピクセルデータの置換は、
第９図（ｂ）に示すように６命令の実行が必要である。Next, a microprocessor as shown in FIG.
An example of data processing in a microprocessor system as shown in the figure will be explained using FIG. 9(a). As mentioned above, in the prior art, there are 16 bits in a 32 bit word.
The replacement of pixel data between 32-bit words in data in which two bits of pixel data are stored is as follows:
As shown in FIG. 9(b), six instructions need to be executed.
しかしながら本実施例におけるマイクロプロセッサシス
テムにおいては、第９図（ａ）に示すように、ｎ番目の
データＰ（ｎ）の下位１６ビツトのピクセルデータをプ
ロセッサ内のレジスタにロードした後、第１および第２
のデータバス制御線４３．４４を活性化するストア命令
ＳＴ１を用いてｍ番目のデータＰ（ｍ）の下位１６ビツ
トのピクセルデータに書き込むことによってピクセルデ
ータの置換が可能であり、従来６命令が必要であった処
理が２命令で処理可能になる。ここで第９図（ａ）のＳ
Ｔ１のオペランド１１００は、第４図に示すバス制御フ
ィールドの値を２進表示で表したものである。さらにＳ
ＴＩ命令実行時には、第１図におけるメモリ２９．３０
は動作していないため、システム全体の消費電力も少な
くて済む利点がある。However, in the microprocessor system of this embodiment, as shown in FIG. 9(a), after loading the lower 16 bits of pixel data of the n-th data P(n) into the Second
Pixel data can be replaced by writing to the lower 16 bits of pixel data of the m-th data P(m) using a store command ST1 that activates the data bus control lines 43 and 44 of the data bus control lines 43 and 44. The necessary processing can now be performed with two instructions. Here, S in Fig. 9(a)
Operand 1100 of T1 is a binary representation of the value of the bus control field shown in FIG. Furthermore, S
When executing the TI instruction, the memory 29.30 in Figure 1
Since the system is not operating, the power consumption of the entire system is also low.
第５図は第１図におけるマイクロプロセッサ２０の構成
の第２の実施例を示す概略ブロック図である。第５図に
おいて、６０〜６９は第３図における４０〜４９と同様
であり、６０はマイクロプロセッサ、６１はデータバス
、６２はアドレスバス、６３〜６６は４組のデータバス
制御線、６７は命令レジスタ、６８は命令デコーダ、６
９はバスインターフェース回路である。７０はマイクロ
プロセッサ６０の内部バス、７１は内部バス７０に接続
され、マイクロプロセッサ６０の入出力命令、即値命令
またはレジスタ間データ転送命令によってアクセスが可
能なレジスタである。命令デコーダ６８から出力されす
るアクセス命令制御線７２とレジスタ７１からの出力線
７３は条件セレクタ７４に接続され、これらの信号によ
って、４組のデータバス制御線６３〜６６のいずれかま
たは全てを動作させるかを指示するバス制御フィールド
信号７５がバスインターフェース回路６９に対して発行
される。FIG. 5 is a schematic block diagram showing a second embodiment of the configuration of the microprocessor 20 in FIG. 5, 60 to 69 are the same as 40 to 49 in FIG. 3, 60 is a microprocessor, 61 is a data bus, 62 is an address bus, 63 to 66 are four sets of data bus control lines, and 67 is a instruction register, 68, instruction decoder, 6
9 is a bus interface circuit. 70 is an internal bus of the microprocessor 60, and 71 is a register connected to the internal bus 70 and accessible by an input/output instruction, an immediate value instruction, or an inter-register data transfer instruction of the microprocessor 60. An access command control line 72 output from the command decoder 68 and an output line 73 from the register 71 are connected to a condition selector 74, and depending on these signals, any or all of the four sets of data bus control lines 63 to 66 are operated. A bus control field signal 75 is issued to the bus interface circuit 69 to instruct whether to perform the bus control.
第６図は第１図におけるマイクロプロセッサ２０の構成
の第３の実施例を示す概略ブロック図である。第６図に
おいて、８０〜８９は第３図における４０〜４９と同様
であり、８０はマイクロプロセッサ、８１はデータバス
、８２はアドレスバス、８３〜８６は４組のデータバス
制御線、８７は命令レジスタ、８８は命令デコーダ、８
９はバスインターフェース回路である。９０は算術論理
演算器、９１はこの演算器等によって設定される状態コ
ードレジスタである。命令デコーダ８８から出力される
アクセス命令制御線９２と状態レジスタ９１からの出力
線９３は条件セレクタ９４に接続され、これらの信号に
よって第５図における説明と同様にバス制御フィールド
信号９５がバスインターフェース回路８９に対して発行
される。FIG. 6 is a schematic block diagram showing a third embodiment of the configuration of the microprocessor 20 in FIG. 1. In FIG. 6, 80 to 89 are the same as 40 to 49 in FIG. 3, 80 is a microprocessor, 81 is a data bus, 82 is an address bus, 83 to 86 are four sets of data bus control lines, and 87 is a Instruction register, 88, instruction decoder, 8
9 is a bus interface circuit. 90 is an arithmetic logic unit, and 91 is a status code register set by this unit. An access command control line 92 output from the command decoder 88 and an output line 93 from the status register 91 are connected to a condition selector 94, and these signals cause a bus control field signal 95 to be output to the bus interface circuit in the same manner as described in FIG. Issued for 89.
本実施例におけるマイクロプロセッサの利点は、演算結
果等のプロセッサ状態に基づいた条件付きアクセスを行
なえる点にある。このような機能は、ビットフィールド
の条件付き置換に便利である。すなわち、上述した第８
図（ａ）に示すようなピクセルデータからなる画像デー
タに対してＺバッファ法による描画を行なう場合、それ
ぞれに対するピクセルの深度パラメータを比較し、比較
結果に基づいて３２ビツトワードの置換を行なうか、ま
たは上位もしくは下位ピクセルを置換するかを上述した
条件付きアクセスによって行なうことができる。また、
第８図（ｂ）に示すようなデータに対してシェーディン
グによる輝度補間を行なう場合も補間演算の結果をアク
セス条件として、書き換えるフィールドを任意に選択す
ることができる。The advantage of the microprocessor in this embodiment is that conditional access can be performed based on the processor state such as calculation results. Such functionality is useful for conditional substitution of bit fields. That is, the eighth
When drawing image data consisting of pixel data as shown in Figure (a) using the Z-buffer method, either the pixel depth parameters for each are compared and 32-bit word replacement is performed based on the comparison results, or Whether the upper or lower pixel is replaced can be determined by the conditional access described above. Also,
Even when performing brightness interpolation by shading on data as shown in FIG. 8(b), fields to be rewritten can be arbitrarily selected using the result of the interpolation calculation as an access condition.
本発明の上記各実施例においては、４組のバス制御信号
を持つマイクロプロセッサとこのマイクロプロセッサを
用いた７１イク口プロセッサシステムを例示したが、４
組以外のデータバス制御線を持つ構成としてもよい。例
えば、第８図（ｂ）に示すようなデータ間で一定のフィ
ールドを置換する応用に対しては、３ないし４組のデー
タバス制御線を持つ構成が最適である。また、本発明の
上記各実施例においては、複数組のデータバス制御線の
動作が、それぞれ第１の実施例においては命令によって
、第２の実施例においてはプログラムによりアクセス可
能なレジスタによって、第３の実施例においてはマイク
ロプロセッサの状態レジスタによって制御されるとした
が、これらの作用を同時に、あるいは組み合わせて制御
するように構成してもよい。In each of the above embodiments of the present invention, a microprocessor having four sets of bus control signals and a 71-channel processor system using this microprocessor were exemplified.
It may also be configured to have data bus control lines other than the set. For example, for an application where a certain field is replaced between data as shown in FIG. 8(b), a configuration having three or four sets of data bus control lines is optimal. Further, in each of the above embodiments of the present invention, the operations of the plurality of sets of data bus control lines are controlled by instructions in the first embodiment and by program-accessible registers in the second embodiment. In the third embodiment, the control is performed by the status register of the microprocessor, but these functions may be controlled simultaneously or in combination.
発明の詳細
な説明したように、本発明のマイクロプロセッサおよび
マイクロプロセッサシステムは、複数組のデータバス制
御線を備え、データバスに接続された複数のメモリの制
御線はマイクロプロセッサの複数組のデータバス制御線
のいずれかに接続されており、マイクロプロセッサはこ
れら複数組のデータバス制御線を一斉にまたは選択的に
動作させる。このため、データバスの一部のフィールド
のみを用いて選択的にアクセスすることができ、メモリ
中のデータに対するフィールド処理（フィールド置換、
フィールド書き込みなど）を高速に行なうことができる
。また、選択するメモリの数を減少させることができる
ため、消費電力も減少させることができる効果がある。As described in the detailed description of the invention, the microprocessor and microprocessor system of the present invention include a plurality of sets of data bus control lines, and the control lines of the plurality of memories connected to the data bus are connected to the plurality of data sets of the microprocessor. The data bus control lines are connected to any of the bus control lines, and the microprocessor operates the plurality of sets of data bus control lines simultaneously or selectively. Therefore, it is possible to selectively access only some fields of the data bus, and field processing (field replacement, field replacement,
Field writing, etc.) can be performed at high speed. Furthermore, since the number of memories to be selected can be reduced, power consumption can also be reduced.
本発明の特に優れた点は、マイクロプロセッサの扱う語
長（バイト、ワード等）の境界に関係な（、処理プログ
ラムで任意にかつ不規則に定められた１ワード中のフィ
ールドの高速処理が可能な点にある。すなわち、マイク
ロプロセッサの使用者が、その使用形態に応じてメモリ
の構成を行ない、バス制御のためのフィールドの切り分
けを行なうことによってプログラム上のフィールド処理
形態とマイクロプロセッサシステムの構成を一致させる
ことができ、この結果、高速処理が可能となる。A particularly advantageous feature of the present invention is that it is possible to perform high-speed processing of fields within a word that are arbitrarily and irregularly determined by a processing program, regardless of the boundaries of word lengths (bytes, words, etc.) handled by a microprocessor. In other words, the microprocessor user configures the memory according to the usage pattern and separates the fields for bus control, thereby changing the field processing format on the program and the microprocessor system configuration. As a result, high-speed processing becomes possible.
第１図は本発明の第１の実施例におけるマイクロプロセ
ッサシステムの概略ブロック図、第２図は同実施例のマ
イクロプロセッサにおけるバスアクセスの形態を示す図
、第３図は本発明の第１の実施例におけるマイクロプロ
セッサの部分的な構成を示す概略ブロック図、第４図は
同マイクロプロセッサにおける入出力命令のフォーマッ
トを示す図、第５図は本発明の第２の実施例におけるマ
イクロプロセッサの部分的な構成を示す概略ブロック図
、第６図は本発明の第３の実施例におけるマイクロプロ
セッサの部分的な構成を示す概略ブロック図、第７図は
従来のマイクロプロセッサシステムの概略ブロック図、
第８図はピクセルデータの内容を例示する図、第９図は
本発明と従来例とにおける演算処理のためのプログラム
を例示する図である。
２０．４０．６０．８０・・・マイクロプロセッサ、２
１．４１．６１．８１・・・データバス、２２．４２．
６２．８２・・・アドレスバス、２３〜２６．４３〜４
６．６３〜６６．８３〜８６・・・データバス制御線、
２７〜３０・・・メモリ、４７．６７．８７・・・命令
レジスタ、４８．６８．８８・・・命令デコーダ、４９
．６９．８９・・・バスインターフェース回路（バス制
御回路）、５０・・・ＯＰコード、５１・・・バス制御
フィールド、５２・・・オペランド、５３〜５６・・・
バス制御活性化ビット、７０・・・内部バス、７１・・
・レジスタ、７２．９２・・・アクセス命令制御線（デ
ータ入出力制御線）、７３．９３・・・出力線、７４・
・・条件セレクタ、９０・・・算術論理演算器、９１・
・・状態フードレジスタ。FIG. 1 is a schematic block diagram of a microprocessor system according to a first embodiment of the present invention, FIG. 2 is a diagram showing the form of bus access in the microprocessor of the same embodiment, and FIG. A schematic block diagram showing a partial configuration of the microprocessor in the embodiment, FIG. 4 is a diagram showing the format of input/output instructions in the microprocessor, and FIG. 5 is a portion of the microprocessor in the second embodiment of the present invention. FIG. 6 is a schematic block diagram showing a partial configuration of a microprocessor according to a third embodiment of the present invention; FIG. 7 is a schematic block diagram of a conventional microprocessor system;
FIG. 8 is a diagram illustrating the contents of pixel data, and FIG. 9 is a diagram illustrating a program for arithmetic processing in the present invention and a conventional example. 20.40.60.80...Microprocessor, 2
1.41.61.81...data bus, 22.42.
62.82...address bus, 23-26.43-4
6.63-66.83-86...data bus control line,
27-30...Memory, 47.67.87...Instruction register, 48.68.88...Instruction decoder, 49
．． 69.89... Bus interface circuit (bus control circuit), 50... OP code, 51... Bus control field, 52... Operand, 53-56...
Bus control activation bit, 70...internal bus, 71...
・Register, 72.92... Access command control line (data input/output control line), 73.93... Output line, 74.
...Condition selector, 90...Arithmetic logic operator, 91.
...Status food register.
Claims (5)
ータの入出力においていずれかのビットもしくはビット
フィールドの入出力を制御する複数組のデータバス制御
線とを有し、前記複数組のデータバス制御線のそれぞれ
の活性化を任意に制御できるバス制御フィールドを含む
データ入出力命令を備えたことを特徴とするマイクロプ
ロセッサ。(1) It has one set of data buses and multiple sets of data bus control lines that control the input/output of any bit or bit field in data input/output via the data bus, and A microprocessor comprising a data input/output instruction including a bus control field that can arbitrarily control the activation of each data bus control line.
データの入出力においていずれかのビットもしくはビッ
トフィールドの入出力を制御する複数組のデータバス制
御線とを有し、データ入出力命令のデコードによって生
成するデータ入出力制御線とレジスタの出力とを入力と
して前記複数組のデータバス制御線のそれぞれの活性化
を任意に設定できる条件セレクタと、前記条件セレクタ
の出力によって前記複数組のデータバス制御線上の信号
を生成するバス制御回路とを備えたことを特徴とするマ
イクロプロセッサ。(2) It has one set of data buses and multiple sets of data bus control lines that control the input/output of any bit or bit field in the input/output of data via the data bus, and a condition selector that can arbitrarily set the activation of each of the plurality of sets of data bus control lines by inputting a data input/output control line generated by decoding an instruction and the output of a register; A microprocessor comprising a bus control circuit that generates a signal on a data bus control line.
むことを特徴とする請求項（２）記載のマイクロプロセ
ッサ。3. The microprocessor according to claim 2, wherein the register includes a processor status code register.
力を介して間接的に設定されるレジスタを含むことを特
徴とする請求項（２）記載のマイクロプロセッサ。(4) The microprocessor according to claim (2), characterized in that the registers include registers that are set directly by instructions or indirectly through data input/output.
ータの入出力においていずれかのビットもしくはビット
フィールドの入出力を制御する複数組のデータバス制御
線とを有し、１つまたは複数のビットフィールド処理を
行なうプログラムを実行するマイクロプロセッサと、前
記マイクロプロセッサのデータバスに接続された複数の
記憶装置とを含み、前記複数の記憶装置の制御線が前記
１つまたは複数のビットフィールドの境界を区切りとし
たグループ毎に前記マイクロプロセッサの複数組のデー
タバス制御線の２組以上のいずれかに接続されているこ
とを特徴とするマイクロプロセッサシステム。(5) It has one set of data buses and a plurality of sets of data bus control lines that control the input/output of any bit or bit field in the input/output of data via the data bus, and one or more sets of data bus control lines are provided. a microprocessor that executes a program for processing the one or more bit fields, and a plurality of storage devices connected to a data bus of the microprocessor, wherein control lines of the plurality of storage devices are configured to process the one or more bit fields. A microprocessor system, wherein each group separated by a boundary is connected to one of two or more sets of data bus control lines of the microprocessor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304230A JPH03164849A (en) | 1989-11-22 | 1989-11-22 | Microprocessor and microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304230A JPH03164849A (en) | 1989-11-22 | 1989-11-22 | Microprocessor and microprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03164849A true JPH03164849A (en) | 1991-07-16 |
Family
ID=17930572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304230A Pending JPH03164849A (en) | 1989-11-22 | 1989-11-22 | Microprocessor and microprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03164849A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016524251A (en) * | 2013-06-29 | 2016-08-12 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | Data writing method and memory system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459839A (en) * | 1977-10-20 | 1979-05-14 | Nec Corp | Information processor |
| JPS57141087A (en) * | 1981-02-25 | 1982-09-01 | Fujitsu Ltd | Write system for storage device |
| JPS58125284A (en) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | Memory access method |
-
1989
- 1989-11-22 JP JP1304230A patent/JPH03164849A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5459839A (en) * | 1977-10-20 | 1979-05-14 | Nec Corp | Information processor |
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Cited By (1)
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| JP2016524251A (en) * | 2013-06-29 | 2016-08-12 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | Data writing method and memory system |
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