JPS61285523A - クロツク切換回路 - Google Patents
クロツク切換回路Info
- Publication number
- JPS61285523A JPS61285523A JP60127169A JP12716985A JPS61285523A JP S61285523 A JPS61285523 A JP S61285523A JP 60127169 A JP60127169 A JP 60127169A JP 12716985 A JP12716985 A JP 12716985A JP S61285523 A JPS61285523 A JP S61285523A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flip
- flop
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、書き込み（ＷＲＩＴＥ）系クロックと読み出
しくＲＥＡＤ）系クロックなどの複数のクロックが互い
に位相−周波数とも異っているようなフロッピディスク
やハードディスク等のシステムにおいて、その複数のク
ロックから一つのクロックを選択して出力するクロック
切換回路に関する。
しくＲＥＡＤ）系クロックなどの複数のクロックが互い
に位相−周波数とも異っているようなフロッピディスク
やハードディスク等のシステムにおいて、その複数のク
ロックから一つのクロックを選択して出力するクロック
切換回路に関する。
従来、この種のクロック切換回路における最も単純な回
路構成では、一般に第１図に示すように、クロックφ１
と制御信号見との論理積演算をするアンドゲートと、イ
ンバータで反転した制御信号交の反転信号とクロックφ
２との論理積演算をするアンドゲートと、両アンドゲー
トの出力の論理和演算をするオアゲートとからなるアン
ドオアゲート（ＡＮＤ−ＯＲ−ＧＡＴＥ）Ｇｌを具え、
両クロッグφ１．φ２を制御信号文によって選択切換え
て出力クロックφｏｕｔにするのが普通である。しかし
ながら、第２図に示すタイミングチャートかられかるよ
うに、このクロック切換時の制御信号見のＯＮ、ＯＦＦ
時に、本図に示すようなグリッチが発生することになる
。このグリッチの発生は、本来前クロックφ１．φ２が
位相を同じにしていないことが原因であり、位相ずれに
より発生したこのグリッチにより周辺回路の誤動作を招
くことという不具合がしばしばあった。
路構成では、一般に第１図に示すように、クロックφ１
と制御信号見との論理積演算をするアンドゲートと、イ
ンバータで反転した制御信号交の反転信号とクロックφ
２との論理積演算をするアンドゲートと、両アンドゲー
トの出力の論理和演算をするオアゲートとからなるアン
ドオアゲート（ＡＮＤ−ＯＲ−ＧＡＴＥ）Ｇｌを具え、
両クロッグφ１．φ２を制御信号文によって選択切換え
て出力クロックφｏｕｔにするのが普通である。しかし
ながら、第２図に示すタイミングチャートかられかるよ
うに、このクロック切換時の制御信号見のＯＮ、ＯＦＦ
時に、本図に示すようなグリッチが発生することになる
。このグリッチの発生は、本来前クロックφ１．φ２が
位相を同じにしていないことが原因であり、位相ずれに
より発生したこのグリッチにより周辺回路の誤動作を招
くことという不具合がしばしばあった。
本発明の目的は、上述の欠点を除去し、複数ｎ個のクロ
ックから１つのクロックを選択する際に、グリッチの発
生の防止をｎ＋１のフリップフロップで実現したクロッ
ク切換回路を提供することにある。
ックから１つのクロックを選択する際に、グリッチの発
生の防止をｎ＋１のフリップフロップで実現したクロッ
ク切換回路を提供することにある。
本目的を達成するため、本発明は周波数・位相ともに異
なる複数ｎ個のクロックφ１〜φ。
なる複数ｎ個のクロックφ１〜φ。
から制御信号で指定された１個のクロックφｘ（Ｘ−１
〜ｎ）を選択出力するクロック切換回路において、選択
出力中のクロックφｘの入力に応じてｎ個の出力の中で
制御信号のレベル変化に対応した出力のみをイネーブル
にするフリップフロップと、このフリップフロップの出
力に応じた更なるｎ個のフリップフロップの出力により
、グリッチの防止を実現したことを特徴とする。
〜ｎ）を選択出力するクロック切換回路において、選択
出力中のクロックφｘの入力に応じてｎ個の出力の中で
制御信号のレベル変化に対応した出力のみをイネーブル
にするフリップフロップと、このフリップフロップの出
力に応じた更なるｎ個のフリップフロップの出力により
、グリッチの防止を実現したことを特徴とする。
また１本発明は該ｎ個のフリップフロップの出力とクロ
ックφ１〜φｎとの論理積演算を個別に行って制御信号
で指定された１個のクロックφｘを出力するアンドオア
ゲートとを具備したことを特徴とする。
ックφ１〜φｎとの論理積演算を個別に行って制御信号
で指定された１個のクロックφｘを出力するアンドオア
ゲートとを具備したことを特徴とする。
以下１図面を参照して本発明の詳細な説明する。
第３図は本発明の回路構成例を示し、第４図はそのタイ
ミングチャートである。すなわち第３図は２種のクロッ
クから１つのクロックを選択する場合の本発明の最も簡
単な構成例であり、ここで、文は切換のための制御信号
、φｌ、φ２゜φｏｕｔは第１図と同様の信号で、φ１
．φ２はそれぞれ周波数・位相の異なるクロ７り、φｏ
ｕｔは選択された出力クロックである。また、ＦＦＩ〜
ＦＦ３はそれぞれＦＫフリップフロップであり、Ｇｌは
アンドオアゲートである。
ミングチャートである。すなわち第３図は２種のクロッ
クから１つのクロックを選択する場合の本発明の最も簡
単な構成例であり、ここで、文は切換のための制御信号
、φｌ、φ２゜φｏｕｔは第１図と同様の信号で、φ１
．φ２はそれぞれ周波数・位相の異なるクロ７り、φｏ
ｕｔは選択された出力クロックである。また、ＦＦＩ〜
ＦＦ３はそれぞれＦＫフリップフロップであり、Ｇｌは
アンドオアゲートである。
第１のＪ−にフリップフロップＦＦＩのＪ入力には制御
信号見が入力し、そのに入力には制御信号見をインバー
タで反転した反転信号が入力し、そのＯｐ（クロック）
入力には後述の帰還クロックφｏｕｔが入力し、そのＲ
入力にはイニシャルリセット信号が入力する。第２のＪ
−にフリップフロップＦＦ２のＪ入力およびＲ入力には
第１のＪ−にフリップフロップＦＦＩのＱ出力が入力し
、そのＦＦ２のＣｐ大入力は第１のクロックφ１が入力
する。また、第３のＪ−にフリップフロップＦＦ３のＪ
入力およびＲ入力には第１のＪ−にフリップフロップＦ
ＦＩの可出力が入力し、そのＦＦ３のＣｐ大入力は第２
のクロックφ２が入力する。
信号見が入力し、そのに入力には制御信号見をインバー
タで反転した反転信号が入力し、そのＯｐ（クロック）
入力には後述の帰還クロックφｏｕｔが入力し、そのＲ
入力にはイニシャルリセット信号が入力する。第２のＪ
−にフリップフロップＦＦ２のＪ入力およびＲ入力には
第１のＪ−にフリップフロップＦＦＩのＱ出力が入力し
、そのＦＦ２のＣｐ大入力は第１のクロックφ１が入力
する。また、第３のＪ−にフリップフロップＦＦ３のＪ
入力およびＲ入力には第１のＪ−にフリップフロップＦ
ＦＩの可出力が入力し、そのＦＦ３のＣｐ大入力は第２
のクロックφ２が入力する。
さらにまた、アンドオアゲー）Ｇｌを構成する一方の第
１７ンドゲートには第１のクロックφ１と第２のＪ−に
フリップフロップＦＦ２のＱ出力とが入力し、他方の第
２アンドゲートには第２のクロックφ２と第３のＪ−に
フリップフロップＦＦ３のＱ出力とが入力し、上述の第
１および第２のアンドゲートの出力が入力するオアゲー
トの出力φｏｕｔは、上述のように外部へ出力すると同
時に、第２のＪ−にフリップフロップＦＦ２のＣｐ大入
力帰還する。
１７ンドゲートには第１のクロックφ１と第２のＪ−に
フリップフロップＦＦ２のＱ出力とが入力し、他方の第
２アンドゲートには第２のクロックφ２と第３のＪ−に
フリップフロップＦＦ３のＱ出力とが入力し、上述の第
１および第２のアンドゲートの出力が入力するオアゲー
トの出力φｏｕｔは、上述のように外部へ出力すると同
時に、第２のＪ−にフリップフロップＦＦ２のＣｐ大入
力帰還する。
以上の構成において、第４図に示すように今まで出力ク
ロックφｏｕｔとして出力されていたクロックが第１の
クロックφ１であるとすると、第２のクロックφ２に切
換わるには、制御信号見は第２のクロックφ２を選択す
るために、高レベル（ＨＩＧ）Ｉ）から低レベル（ＬＯ
Ｗ）へ変化する。この変化により、第１のクロックφ！
の立下がりに同期して、第２のフリップフロップＦＦ２
がリセットされ、第３のフリップフロップＦＦ３がイネ
ーブル（ＥＮＡＢＬＥ）となる、第３のフリップフロッ
プＦＦ３は第２のクロックφ２の次の立下がりに同期し
て、セットされる。この一連の動作により、出力クロッ
クφｏｕｔは、第４図に示す様に、クロックφ１→φ２
の切換時に素抜は状態の波形となり、第２のクロックｔ
ｉ）２に遷移するので、第２図のようなグリッチの発生
は生じない。
ロックφｏｕｔとして出力されていたクロックが第１の
クロックφ１であるとすると、第２のクロックφ２に切
換わるには、制御信号見は第２のクロックφ２を選択す
るために、高レベル（ＨＩＧ）Ｉ）から低レベル（ＬＯ
Ｗ）へ変化する。この変化により、第１のクロックφ！
の立下がりに同期して、第２のフリップフロップＦＦ２
がリセットされ、第３のフリップフロップＦＦ３がイネ
ーブル（ＥＮＡＢＬＥ）となる、第３のフリップフロッ
プＦＦ３は第２のクロックφ２の次の立下がりに同期し
て、セットされる。この一連の動作により、出力クロッ
クφｏｕｔは、第４図に示す様に、クロックφ１→φ２
の切換時に素抜は状態の波形となり、第２のクロックｔ
ｉ）２に遷移するので、第２図のようなグリッチの発生
は生じない。
また、第２のクロックφ２から第１のクロックφ簾へ切
換時も同様に動作して出力クロックφｏｕｔは第４図に
示す様に、クロックφ２→φ。
換時も同様に動作して出力クロックφｏｕｔは第４図に
示す様に、クロックφ２→φ。
の切換時に歯抜は状態の波形となり、第２図のようなグ
リッチの発生は生じない、すなわち、今まで選択出力さ
れているクロックφｏｕｔが第２のクロックφ２のとき
に、制御信号見が低レベルから高レベルに変化すると、
第２のクロックφ２の立上がりに同期して第３のフリッ
プフロップＦＦ３がリセットされ、第２のフリップフロ
ップＦＦ２がイネーブルとなる。第２のフリップフロッ
プＦＦ２は第１のクロックφｉの次の立下がりに同期し
てセットされる。この一連の動作により出力クロックφ
ｏｕｔは第４図に示す様にクロックφ１→φ２の切換時
に歯抜は状態の波形となる。
リッチの発生は生じない、すなわち、今まで選択出力さ
れているクロックφｏｕｔが第２のクロックφ２のとき
に、制御信号見が低レベルから高レベルに変化すると、
第２のクロックφ２の立上がりに同期して第３のフリッ
プフロップＦＦ３がリセットされ、第２のフリップフロ
ップＦＦ２がイネーブルとなる。第２のフリップフロッ
プＦＦ２は第１のクロックφｉの次の立下がりに同期し
てセットされる。この一連の動作により出力クロックφ
ｏｕｔは第４図に示す様にクロックφ１→φ２の切換時
に歯抜は状態の波形となる。
第５図は１選択されるべきクロー２り源がｎ個の場合の
本発明の構成例を示し、第６図はそのタイミングチャー
トである。ここで、φ１〜φｎは周波数・位相ともに異
なる複数ｎ個のクロック、φｏｕｔは選択されたクロッ
ク出力、ＦＦＩ〜ＦＦｎはｎ個のＪ−にフリップフロッ
プ、Ｇ１はアンドオアゲートおよびＦＦｎ＋１はｎ個の
入力及び出力を有するフリップフロップである。
本発明の構成例を示し、第６図はそのタイミングチャー
トである。ここで、φ１〜φｎは周波数・位相ともに異
なる複数ｎ個のクロック、φｏｕｔは選択されたクロッ
ク出力、ＦＦＩ〜ＦＦｎはｎ個のＪ−にフリップフロッ
プ、Ｇ１はアンドオアゲートおよびＦＦｎ＋１はｎ個の
入力及び出力を有するフリップフロップである。
また、見−１〜ｌ−ｎは上述のフリップフロップＦＦｎ
＋１のｎ個の出力である。１ｆｘｉｎはプリップフロッ
プＦＦｎ＋１のｎ個の制御入力であり、ｎ個のクロック
φ！〜φｎの中でどのクロックを選択するかを指示する
エンコーダされた信号であり、常にどれか一つのｉ２（
ｉｍｌ〜ｎ）のみが“１”であって、他信号はすべて“
０”である、フリップフロップＦＦｎ÷１の出力１−１
−１−２は対応するフリップフロップＦＦＩ〜ＦＦｎの
Ｊ入力とＲ入力とにそれぞれ個別に入力する。また、ク
ロックφ１〜φｎは対応するＦＦＩ−ＦＦｎのｃｐ大入
力、アンドオアゲー）Ｇｌのアンドゲート群の中の対応
のアンドゲートとにそれぞれ個別に入力する。各フリッ
プフロップＦＦＩ〜ＦＦｎのＱ出力は、対応するアンド
ゲートの一方の入力端子に個別に入力し、対応のクロッ
クφｉ〜φｎとの論理積演算結果がオアゲー）Ｇｌを通
って出力クロックφｏｕｔとして外部に出力される。こ
れと同時に、この出力クロックφｏｕｔが帰還されてイ
ンバータを介して反転され、この反転された信号がフリ
ップフロップＦＦｎ◆１のＣｐに入力する。
＋１のｎ個の出力である。１ｆｘｉｎはプリップフロッ
プＦＦｎ＋１のｎ個の制御入力であり、ｎ個のクロック
φ！〜φｎの中でどのクロックを選択するかを指示する
エンコーダされた信号であり、常にどれか一つのｉ２（
ｉｍｌ〜ｎ）のみが“１”であって、他信号はすべて“
０”である、フリップフロップＦＦｎ÷１の出力１−１
−１−２は対応するフリップフロップＦＦＩ〜ＦＦｎの
Ｊ入力とＲ入力とにそれぞれ個別に入力する。また、ク
ロックφ１〜φｎは対応するＦＦＩ−ＦＦｎのｃｐ大入
力、アンドオアゲー）Ｇｌのアンドゲート群の中の対応
のアンドゲートとにそれぞれ個別に入力する。各フリッ
プフロップＦＦＩ〜ＦＦｎのＱ出力は、対応するアンド
ゲートの一方の入力端子に個別に入力し、対応のクロッ
クφｉ〜φｎとの論理積演算結果がオアゲー）Ｇｌを通
って出力クロックφｏｕｔとして外部に出力される。こ
れと同時に、この出力クロックφｏｕｔが帰還されてイ
ンバータを介して反転され、この反転された信号がフリ
ップフロップＦＦｎ◆１のＣｐに入力する。
以上の構成において、今、出力クロックφｏｕｔがΦｏ
ｕｔ ＝φ１として出力されている時に、第２のクロッ
クφ２を選択するように制御信号ｉ１〜ｉｎが１２ｍ１
．ｉｌ〜ｉｎｍｂ（ｉ２以外）と変化したとすると、第
６図に示すように第１のクロックφ１の立下がりｉ？
１−２ｇ＋１．１−１ｍ０． ｌ −３ｗ １−ｎｍ０
となり、第２のフリップフロップＦＦ２がイネーブルと
なり、フリップフロップＦＦＩ、ＦＦ３〜ＦＦｎはすべ
てリセットされる。
ｕｔ ＝φ１として出力されている時に、第２のクロッ
クφ２を選択するように制御信号ｉ１〜ｉｎが１２ｍ１
．ｉｌ〜ｉｎｍｂ（ｉ２以外）と変化したとすると、第
６図に示すように第１のクロックφ１の立下がりｉ？
１−２ｇ＋１．１−１ｍ０． ｌ −３ｗ １−ｎｍ０
となり、第２のフリップフロップＦＦ２がイネーブルと
なり、フリップフロップＦＦＩ、ＦＦ３〜ＦＦｎはすべ
てリセットされる。
次に、第２のクロックφ２の立下がりに同期して、第２
のフリップフロップＦＦ２がセットされ、第２のクロッ
クφ２のその次の出力から出力クロックφｏｕｔとして
第２のクロックφ２が選択出力される。
のフリップフロップＦＦ２がセットされ、第２のクロッ
クφ２のその次の出力から出力クロックφｏｕｔとして
第２のクロックφ２が選択出力される。
すなわち、クロ７りφ１→φ２の切換時に出力クロック
φｏｕｔは歯抜は状態の波形となり、第２のクロックφ
２に遷移するので、第２図のようなグリッチの発生は生
じない、また、クロックφ２→φｎの切換時に、上述と
同様に動作して出力クロックφｏｕｔの波形は歯抜は状
態となる。
φｏｕｔは歯抜は状態の波形となり、第２のクロックφ
２に遷移するので、第２図のようなグリッチの発生は生
じない、また、クロックφ２→φｎの切換時に、上述と
同様に動作して出力クロックφｏｕｔの波形は歯抜は状
態となる。
このように、周波数・位相ともに異なるｎ個のクロック
の中から一つのクロックを選択する場合に、この選択を
ｎ個のＪ−にフリップフロップと１個のｎ入力ｅｆｉ出
力のフリップフロップ、１個のアンドオアゲートとを用
いて実現し、グリッチの発生を容易に回避することがで
きる。
の中から一つのクロックを選択する場合に、この選択を
ｎ個のＪ−にフリップフロップと１個のｎ入力ｅｆｉ出
力のフリップフロップ、１個のアンドオアゲートとを用
いて実現し、グリッチの発生を容易に回避することがで
きる。
以上説明したように、本発明によれば、フリップフロッ
プ群とアンドオアゲートとを用いて、複数ｎ個のクロッ
クの中で１個のクロックを指定する制御信号と、帰還出
力クロックφｎとに応じて指定クロックを選択出力する
ようにしたので、グリッチの発生のないクロー２り切換
が得られるクロック切換回路を提供できる。
プ群とアンドオアゲートとを用いて、複数ｎ個のクロッ
クの中で１個のクロックを指定する制御信号と、帰還出
力クロックφｎとに応じて指定クロックを選択出力する
ようにしたので、グリッチの発生のないクロー２り切換
が得られるクロック切換回路を提供できる。
第１図は従来回路の構成を示す回路図、第２図はその動
作を示すタイミングチャート、 第３図は本発明回路の構成例を示す回路図。 第４図はその動作例を示すタイミングチャート、 第５図は本発明回路の他の構成例を示す回路図。 第６図はその動作例を示すタイミングチャートである。 ＦＦＩ、ＦＦｎ＋１・・・フリップフロップ、ＦＦ２〜
ＦＦｎ−・・フリップフロップ、Ｇ・・・アンドオアゲ
ート、 見、見−１，１−２〜ｌ−ｎ・・・制御信号。 φ１．φ２〜φｎ・・・クロック、 φｏｕｔ・・・出力クロック。 ＄−ｅ、 〜 ５ ９゜ 第５図
作を示すタイミングチャート、 第３図は本発明回路の構成例を示す回路図。 第４図はその動作例を示すタイミングチャート、 第５図は本発明回路の他の構成例を示す回路図。 第６図はその動作例を示すタイミングチャートである。 ＦＦＩ、ＦＦｎ＋１・・・フリップフロップ、ＦＦ２〜
ＦＦｎ−・・フリップフロップ、Ｇ・・・アンドオアゲ
ート、 見、見−１，１−２〜ｌ−ｎ・・・制御信号。 φ１．φ２〜φｎ・・・クロック、 φｏｕｔ・・・出力クロック。 ＄−ｅ、 〜 ５ ９゜ 第５図
Claims (1)
- 【特許請求の範囲】 周波数・位相ともに異なる複数ｎ個のクロックφ＿１〜
φ＿ｎから制御信号で指定された１個のクロックφ＿ｘ
（ｘ＝１〜ｎ）を選択出力するクロック切換回路におい
て、 選択出力中の前記クロックφ＿ｘの入力に応じてｎ個の
出力の中で前記制御信号のレベル変化に対応した出力の
みをイネーブルにするフリップフロップと、 該フリップフロップの前記出力に応じた更なるｎ個のフ
リップフロップの出力により、グリッチの防止を実現し
たことを特徴とするクロック切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127169A JPS61285523A (ja) | 1985-06-13 | 1985-06-13 | クロツク切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127169A JPS61285523A (ja) | 1985-06-13 | 1985-06-13 | クロツク切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61285523A true JPS61285523A (ja) | 1986-12-16 |
Family
ID=14953365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127169A Pending JPS61285523A (ja) | 1985-06-13 | 1985-06-13 | クロツク切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228312A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | クロツク信号選択回路 |
| JPS63271513A (ja) * | 1987-04-28 | 1988-11-09 | Seiko Epson Corp | クロツク信号の切り替え回路 |
-
1985
- 1985-06-13 JP JP60127169A patent/JPS61285523A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228312A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | クロツク信号選択回路 |
| JPH056205B2 (ja) * | 1987-03-18 | 1993-01-26 | Fujitsu Ltd | |
| JPS63271513A (ja) * | 1987-04-28 | 1988-11-09 | Seiko Epson Corp | クロツク信号の切り替え回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2745869B2 (ja) | 可変クロック分周回路 | |
| US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
| US7180336B2 (en) | Glitch-free clock switching apparatus | |
| JPH0629793A (ja) | 同期ディジタル論理回路 | |
| JPH0715302A (ja) | 可変遅延バッファ回路 | |
| JPH04288607A (ja) | クロック信号切り換え回路 | |
| US5185537A (en) | Gate efficient digital glitch filter for multiple input applications | |
| JPS61285523A (ja) | クロツク切換回路 | |
| JPS63232615A (ja) | クロツク切替回路 | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| JP2621205B2 (ja) | 分周回路 | |
| JPH0352041Y2 (ja) | ||
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPH01290013A (ja) | 非同期クロツク選択同期化回路 | |
| JPH0786923A (ja) | 分周回路 | |
| JPH05308259A (ja) | ディレー調整用集積回路 | |
| JPH03198417A (ja) | ディジタル遅延回路 | |
| JPH02290322A (ja) | クロック信号切替回路 | |
| JP2606262B2 (ja) | パルス発生回路 | |
| JPH04302528A (ja) | 半導体集積回路 | |
| JPH0277914A (ja) | 多相クロック発生回路 | |
| JPH10163821A (ja) | 初期化回路 | |
| JPH0312804B2 (ja) | ||
| JPH08328687A (ja) | クロック切替回路 |