JPH08125644A - クロックの同期化回路 - Google Patents
クロックの同期化回路Info
- Publication number
- JPH08125644A JPH08125644A JP6263441A JP26344194A JPH08125644A JP H08125644 A JPH08125644 A JP H08125644A JP 6263441 A JP6263441 A JP 6263441A JP 26344194 A JP26344194 A JP 26344194A JP H08125644 A JPH08125644 A JP H08125644A
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- JP
- Japan
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- clock
- circuit
- microcomputer
- data
- lsi
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 互いに非同期なクロックで動く回路間でデー
タをやりとりするインタフェース回路におけるクロック
の同期化回路に関し、簡単な回路で多様なクロックの位
相、クロック幅、クロック周波数を得ることができるク
ロックの同期化回路を提供する。 【構成】 第一のクロックで動くデータを受信するデー
タ受信回路と、第二のクロックで該データを処理して出
力するデータ出力回路を有するインタフェース回路にお
いて、第一のクロックを第二のクロックに同期させるク
ロックの同期化回路を設け、該クロックの同期化回路に
て該第一のクロックと第二のクロックから生成された第
一のクロックに同期したクロックによって、該データ受
信回路が出力するデータを該データ出力回路にて処理す
るように構成する。
タをやりとりするインタフェース回路におけるクロック
の同期化回路に関し、簡単な回路で多様なクロックの位
相、クロック幅、クロック周波数を得ることができるク
ロックの同期化回路を提供する。 【構成】 第一のクロックで動くデータを受信するデー
タ受信回路と、第二のクロックで該データを処理して出
力するデータ出力回路を有するインタフェース回路にお
いて、第一のクロックを第二のクロックに同期させるク
ロックの同期化回路を設け、該クロックの同期化回路に
て該第一のクロックと第二のクロックから生成された第
一のクロックに同期したクロックによって、該データ受
信回路が出力するデータを該データ出力回路にて処理す
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、非同期なクロックを同
期化するクロックの同期化回路に係り、特に、簡単な回
路で多様なクロックの位相、クロック幅、クロック周波
数を得ることができるクロックの同期化回路に関する。
期化するクロックの同期化回路に係り、特に、簡単な回
路で多様なクロックの位相、クロック幅、クロック周波
数を得ることができるクロックの同期化回路に関する。
【０００２】通信装置などは、最近の高機能化の要請に
伴って、通信機能を果たす回路（多くの場合にＬＳＩに
よって構成されるので、以降においては、ＬＳＩと呼ぶ
ことにする）と、主として監視制御機能を実現するマイ
クロ・コンピュータ（以降においては、マイコンと略記
する）とで構成されるのが通常になっている。
伴って、通信機能を果たす回路（多くの場合にＬＳＩに
よって構成されるので、以降においては、ＬＳＩと呼ぶ
ことにする）と、主として監視制御機能を実現するマイ
クロ・コンピュータ（以降においては、マイコンと略記
する）とで構成されるのが通常になっている。
【０００３】
【従来の技術】ＬＳＩには、マイコンとのインタフェー
スをとるためのマイコン・インタフェースが内蔵されて
いる。従来のマイコン・インタフェースにおいては、Ｌ
ＳＩの内部クロックより遅い、ＬＳＩの内部クロックと
は異なるクロックでマイコンとＬＳＩの間でデータの受
渡しを行なっている。つまり、マイコン・インタフェー
スではＬＳＩとは非同期な動作をしている。
スをとるためのマイコン・インタフェースが内蔵されて
いる。従来のマイコン・インタフェースにおいては、Ｌ
ＳＩの内部クロックより遅い、ＬＳＩの内部クロックと
は異なるクロックでマイコンとＬＳＩの間でデータの受
渡しを行なっている。つまり、マイコン・インタフェー
スではＬＳＩとは非同期な動作をしている。
【０００４】
【発明が解決しようとする課題】従って、データの変化
点とＬＳＩ内部のクロックとの位相関係によっては、マ
イコンデータをＬＳＩに取り込めないという問題を生じ
ていた。
点とＬＳＩ内部のクロックとの位相関係によっては、マ
イコンデータをＬＳＩに取り込めないという問題を生じ
ていた。
【０００５】本発明は、かかる問題に対処して、簡単な
回路で多様なクロックの位相、クロック幅、クロック周
波数を得ることができるクロックの同期化回路を提供す
ることを目的とする。
回路で多様なクロックの位相、クロック幅、クロック周
波数を得ることができるクロックの同期化回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】図１は、本発明の原理を
説明する図である。図１において、１はマイコン・デー
タ受信回路、２はマイコン・フレームとＬＳＩマスター
・クロックとを同期化する同期化回路、３は同期化され
たクロックなどでマイコン・データを読むなどしてＬＳ
Ｉにマイコン・データを取り込むデータ出力回路で、１
乃至３によってマイコン・インタフェースを構成する。
説明する図である。図１において、１はマイコン・デー
タ受信回路、２はマイコン・フレームとＬＳＩマスター
・クロックとを同期化する同期化回路、３は同期化され
たクロックなどでマイコン・データを読むなどしてＬＳ
Ｉにマイコン・データを取り込むデータ出力回路で、１
乃至３によってマイコン・インタフェースを構成する。
【０００７】図１の構成の特徴は、同期化回路を設けた
点にある。
点にある。
【０００８】
【作用】図１の構成において、同期していないマイコン
・フレーム・とＬＳＩマスター・クロックとを同期させ
て、その出力をデータ出力回路に供給し、マイコン・デ
ータを読んだり、種々の動作のイネーブル信号とするの
で、マイコン・データ受信回路から供給されるマイコン
・データはデータ出力回路においてＬＳＩマスター・ク
ロックに同期したデータに変換される。
・フレーム・とＬＳＩマスター・クロックとを同期させ
て、その出力をデータ出力回路に供給し、マイコン・デ
ータを読んだり、種々の動作のイネーブル信号とするの
で、マイコン・データ受信回路から供給されるマイコン
・データはデータ出力回路においてＬＳＩマスター・ク
ロックに同期したデータに変換される。
【０００９】
【実施例】図２は、本発明の実施例である。図２におい
て、２１は微分回路で、同期化回路を構成する。
て、２１は微分回路で、同期化回路を構成する。
【００１０】微分回路は、例えば、図１１のようにフリ
ップ・フロップ２１１、２１２及び論理積回路２１３に
よって構成される。フリップ・フロップ２１１は入力さ
れるマイコン・フレームをＬＳＩマスター・クロックで
一旦読み込む、バッファの役割をする。従って、フリッ
プ・フロップ２１１においてマイコン・フレームはＬＳ
Ｉマスター・クロックの１周期だけ遅れる。フリップ・
フロップは２１２でフリップ・フロップ２１１が読み込
んだマイコン・フレームを再度読み込み、論理積回路２
１３はフリップ・フロップ２１２の入力とフリップ・フ
ロップ２１２の反転出力との論理積をとることによって
微分する。
ップ・フロップ２１１、２１２及び論理積回路２１３に
よって構成される。フリップ・フロップ２１１は入力さ
れるマイコン・フレームをＬＳＩマスター・クロックで
一旦読み込む、バッファの役割をする。従って、フリッ
プ・フロップ２１１においてマイコン・フレームはＬＳ
Ｉマスター・クロックの１周期だけ遅れる。フリップ・
フロップは２１２でフリップ・フロップ２１１が読み込
んだマイコン・フレームを再度読み込み、論理積回路２
１３はフリップ・フロップ２１２の入力とフリップ・フ
ロップ２１２の反転出力との論理積をとることによって
微分する。
【００１１】図３は、図２の構成のタイムチャートであ
る。マイコン・フレームとＬＳＩマスター・クロックの
同期がとれていないため、マイコン・データの変化点と
ＬＳＩマスター・クロックの立ち上がりが一致してお
り、このままマイコン・データをＬＳＩマスター・クロ
ックで取り込むとクロックマージンが不足で誤りを生ず
る危険性が高い。ここで、図１１に例示した微分回路に
よってマイコン・フレームをＬＳＩマスター・クロック
で微分すると、その出力は図３の「微分出力ｃ」が得ら
れる。これは、マイコン・フレームをＬＳＩマスター・
クロックに同期させたものであるので、これを基準に必
要なクロックを生成すれば、データ出力部においてマイ
コン・データをＬＳＩマスター・クロックに同期して取
り込むことができる。
る。マイコン・フレームとＬＳＩマスター・クロックの
同期がとれていないため、マイコン・データの変化点と
ＬＳＩマスター・クロックの立ち上がりが一致してお
り、このままマイコン・データをＬＳＩマスター・クロ
ックで取り込むとクロックマージンが不足で誤りを生ず
る危険性が高い。ここで、図１１に例示した微分回路に
よってマイコン・フレームをＬＳＩマスター・クロック
で微分すると、その出力は図３の「微分出力ｃ」が得ら
れる。これは、マイコン・フレームをＬＳＩマスター・
クロックに同期させたものであるので、これを基準に必
要なクロックを生成すれば、データ出力部においてマイ
コン・データをＬＳＩマスター・クロックに同期して取
り込むことができる。
【００１２】図４は、本発明の第二の実施例である。図
４において、２１は微分回路、２２は遅延回路である。
遅延回路は、図示は省略するが、整数段のフリップ・フ
ロップ又は種々の遅延線で構成でき、入力信号に任意の
遅延を与えることができる回路である。図４において
は、遅延回路にはＬＳＩマスター・クロックを供給する
構成が示されているので、デジタル技術を採用する遅延
回路が意識されている。
４において、２１は微分回路、２２は遅延回路である。
遅延回路は、図示は省略するが、整数段のフリップ・フ
ロップ又は種々の遅延線で構成でき、入力信号に任意の
遅延を与えることができる回路である。図４において
は、遅延回路にはＬＳＩマスター・クロックを供給する
構成が示されているので、デジタル技術を採用する遅延
回路が意識されている。
【００１３】図５は、図４の構成のタイムチャートであ
る。「微分出力ｃ」が生成されるまでは図３と同じであ
るので、重複した説明は省略して説明する。微分回路か
ら出力される「微分出力ｃ」を遅延回路に通すので、図
５の「遅延出力」のように、微分回路の出力パルスが遅
延を受ける。先にも説明した通り、遅延回路で任意の遅
延を与えることができるので、「微分出力ｃ」をマイコ
ン・フレームの最適の位相にシフトすることができ、マ
イコン・データを取り込むために最適の位相のクロック
を生成することができる。
る。「微分出力ｃ」が生成されるまでは図３と同じであ
るので、重複した説明は省略して説明する。微分回路か
ら出力される「微分出力ｃ」を遅延回路に通すので、図
５の「遅延出力」のように、微分回路の出力パルスが遅
延を受ける。先にも説明した通り、遅延回路で任意の遅
延を与えることができるので、「微分出力ｃ」をマイコ
ン・フレームの最適の位相にシフトすることができ、マ
イコン・データを取り込むために最適の位相のクロック
を生成することができる。
【００１４】尚、図４においては、遅延回路としてデジ
タル技術を採用する型で図示されているが、アナログの
遅延回路であっても差し支えない。この場合には、遅延
回路にクロックを供給する必要はない。
タル技術を採用する型で図示されているが、アナログの
遅延回路であっても差し支えない。この場合には、遅延
回路にクロックを供給する必要はない。
【００１５】又、図４においては、遅延回路を図１の構
成に付加した例を示しているが、後述する図６の構成に
付加することも可能である。図６は、本発明の第三の実
施例である。
成に付加した例を示しているが、後述する図６の構成に
付加することも可能である。図６は、本発明の第三の実
施例である。
【００１６】図６において、２１は微分回路、２３は分
周回路である。分周回路は、図示はしないが、シリアル
に接続されたフリップ・フロップの後段から前段に帰還
をかけるタイプや、カウンタを使用するタイプがある。
図６においては、微分回路の出力パルスでカウンタをロ
ードしてＬＳＩマスター・クロックを計数し、所望の分
周比を得ることができる型を例に図示している。
周回路である。分周回路は、図示はしないが、シリアル
に接続されたフリップ・フロップの後段から前段に帰還
をかけるタイプや、カウンタを使用するタイプがある。
図６においては、微分回路の出力パルスでカウンタをロ
ードしてＬＳＩマスター・クロックを計数し、所望の分
周比を得ることができる型を例に図示している。
【００１７】図７は、図６の構成のタイムチャートであ
る。微分出力が生成されるまではこれまでの図と同じで
あるので、重複した説明は避ける。カウンタとして３ビ
ットのカウンタを使用し、該カウンタのデータ端子をア
ースして初期値を与え、微分回路の出力を該カウンタの
ロード端子に供給し、該カウンタのＱ２出力端子から分
周出力をとれば、図７の「分周出力」が得られる。ちな
みに、図７の「分周出力」はＬＳＩマスター・クロック
を１／８に分周した出力となっている。このように初期
値を０にして、３ビットカウンタのＱ０又はＱ１又はＱ
２から分周出力をとれば、ＬＳＩマスター・クロックを
１／２または１／４又は１／８に分周した出力が得られ
る。
る。微分出力が生成されるまではこれまでの図と同じで
あるので、重複した説明は避ける。カウンタとして３ビ
ットのカウンタを使用し、該カウンタのデータ端子をア
ースして初期値を与え、微分回路の出力を該カウンタの
ロード端子に供給し、該カウンタのＱ２出力端子から分
周出力をとれば、図７の「分周出力」が得られる。ちな
みに、図７の「分周出力」はＬＳＩマスター・クロック
を１／８に分周した出力となっている。このように初期
値を０にして、３ビットカウンタのＱ０又はＱ１又はＱ
２から分周出力をとれば、ＬＳＩマスター・クロックを
１／２または１／４又は１／８に分周した出力が得られ
る。
【００１８】尚、図６においては、分周回路を微分回路
の出力に接続する例を以て説明したが、分周回路は図４
の遅延回路の出力に接続することを可能である。図８
は、本発明の第四の実施例である。
の出力に接続する例を以て説明したが、分周回路は図４
の遅延回路の出力に接続することを可能である。図８
は、本発明の第四の実施例である。
【００１９】図８において、２１は微分回路、２３は分
周回路、２４はゲーテッド・クロック・バッファ（以
降、ＧＣＢと略記する）である。図８においては、分周
回路を構成するカウンタの出力端子にＧＣＢの制御端子
を接続することを意識して図示している。
周回路、２４はゲーテッド・クロック・バッファ（以
降、ＧＣＢと略記する）である。図８においては、分周
回路を構成するカウンタの出力端子にＧＣＢの制御端子
を接続することを意識して図示している。
【００２０】ＧＣＢは、図１２に動作を示す如く、制御
端子の論理レベルが“１”の時に立ち上がるクロックを
通過させ、制御端子の論理レベルが“０”の時に立ち上
がるクロックを阻止する回路である。
端子の論理レベルが“１”の時に立ち上がるクロックを
通過させ、制御端子の論理レベルが“０”の時に立ち上
がるクロックを阻止する回路である。
【００２１】図８の構成のタイムチャートは図９に示す
ようになる。ただし、図９においては、３ビットカウン
タのＱ２端子にＧＣＢの制御端子を接続することを仮定
して図示している。従って、図９に示すようにＧＣＢの
出力はバースト状のクロックとなる。
ようになる。ただし、図９においては、３ビットカウン
タのＱ２端子にＧＣＢの制御端子を接続することを仮定
して図示している。従って、図９に示すようにＧＣＢの
出力はバースト状のクロックとなる。
【００２２】ＧＣＢの制御端子を接続することが可能な
のはカウンタの出力端子に限定されず、カウンタのキャ
リー端子や、図２の構成の微分回路の出力端子や、図４
の構成の遅延回路の出力端子にも接続することが可能で
ある。各々の場合の出力クロックの波形は、その時にＧ
ＣＢの制御端子に供給される波形の“１”の幅によって
決まる。例えば、カウンタのキャリー端子に接続すれ
ば、キャリーによってＬＳＩマスター・クロックの１周
期のうち“１”の部分だけが通過できるので、ＧＣＢの
出力から得られる信号の幅は狭くなる。これを図１０に
示す。
のはカウンタの出力端子に限定されず、カウンタのキャ
リー端子や、図２の構成の微分回路の出力端子や、図４
の構成の遅延回路の出力端子にも接続することが可能で
ある。各々の場合の出力クロックの波形は、その時にＧ
ＣＢの制御端子に供給される波形の“１”の幅によって
決まる。例えば、カウンタのキャリー端子に接続すれ
ば、キャリーによってＬＳＩマスター・クロックの１周
期のうち“１”の部分だけが通過できるので、ＧＣＢの
出力から得られる信号の幅は狭くなる。これを図１０に
示す。
【００２３】従って、図８の構成によって同期化回路の
出力パルスの幅を狭めたり、バースト状の出力を生成す
ることが可能である。尚、図８においては、ＧＣＢを図
６の構成に付加した例を説明したが、ＧＣＢを付加でき
る構成は図８に限定されるものではなく、図２及び図４
の構成に対しても付加できる。
出力パルスの幅を狭めたり、バースト状の出力を生成す
ることが可能である。尚、図８においては、ＧＣＢを図
６の構成に付加した例を説明したが、ＧＣＢを付加でき
る構成は図８に限定されるものではなく、図２及び図４
の構成に対しても付加できる。
【００２４】更に、以上においては一貫してマイコンと
ＬＳＩとのインタフェース回路を例に説明してきた。し
かし、通信装置などにおいて互いに非同期で動く回路は
これらに限定されるものではないので、本発明が適用で
きる領域もまたマイコンとＬＳＩとのインタフェース回
路に限定されるものではないということを付言しておき
たい。
ＬＳＩとのインタフェース回路を例に説明してきた。し
かし、通信装置などにおいて互いに非同期で動く回路は
これらに限定されるものではないので、本発明が適用で
きる領域もまたマイコンとＬＳＩとのインタフェース回
路に限定されるものではないということを付言しておき
たい。
【００２５】
【発明の効果】以上説明した如く、本発明により、簡単
な回路で多様なクロックの位相、クロック幅、クロック
周波数を得ることができるクロックの同期化回路を実現
することができ、クロックが同期していない回路の間の
データの取込みの信頼性を大幅に向上させることが可能
になる。
な回路で多様なクロックの位相、クロック幅、クロック
周波数を得ることができるクロックの同期化回路を実現
することができ、クロックが同期していない回路の間の
データの取込みの信頼性を大幅に向上させることが可能
になる。
【図１】 本発明の原理。
【図２】 本発明の実施例。
【図３】 図２の構成のタイムチャート。
【図４】 本発明の第二の実施例。
【図５】 図４の構成のタイムチャート。
【図６】 本発明の第三の実施例。
【図７】 図６の構成のタイムチャート。
【図８】 本発明の第四の実施例。
【図９】 図８の構成のタイムチャート（その１）。
【図１０】 図８の構成のタイムチャート（その２）。
【図１１】 微分回路の構成例。
【図１２】 ゲーテッド・クロック・バッファの動作。
１ マイコン・データ・受信回路 ２ 同期化回路 ３ データ出力回路
Claims (4)
- 【請求項１】 互いに同期していない第一のクロックと
第二のクロックを同期化するクロックの同期化回路であ
って、 第一のクロックを第二のクロックで微分する微分回路を
備えることを特徴とするクロックの同期化回路。 - 【請求項２】 互いに同期していない第一のクロックと
第二のクロックを同期化するクロックの同期化回路であ
って、 第一のクロックを第二のクロックで微分する微分回路
と、 該微分回路の出力を分周する分周回路とを備えることを
特徴とするクロックの同期化回路。 - 【請求項３】 請求項１又は請求項２記載のクロックの
同期化回路であって、 遅延回路をも備えることを特徴とするクロックの同期化
回路。 - 【請求項４】 請求項１又は請求項２又は請求項３記載
のクロックの同期化回路であって、 ゲーテッド・クロック・バッファをも備えることを特徴
とするクロックの同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263441A JPH08125644A (ja) | 1994-10-27 | 1994-10-27 | クロックの同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263441A JPH08125644A (ja) | 1994-10-27 | 1994-10-27 | クロックの同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125644A true JPH08125644A (ja) | 1996-05-17 |
Family
ID=17389552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6263441A Pending JPH08125644A (ja) | 1994-10-27 | 1994-10-27 | クロックの同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125644A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008245164A (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Ltd | 順序回路及びその高速化方法 |
| JP2011044996A (ja) * | 2009-08-24 | 2011-03-03 | Nec Corp | クロック分周回路および方法 |
| JP2013179598A (ja) * | 2006-04-18 | 2013-09-09 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| JP5488470B2 (ja) * | 2008-10-29 | 2014-05-14 | 日本電気株式会社 | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 |
-
1994
- 1994-10-27 JP JP6263441A patent/JPH08125644A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013179598A (ja) * | 2006-04-18 | 2013-09-09 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| JP2008245164A (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Ltd | 順序回路及びその高速化方法 |
| JP5488470B2 (ja) * | 2008-10-29 | 2014-05-14 | 日本電気株式会社 | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 |
| JP2011044996A (ja) * | 2009-08-24 | 2011-03-03 | Nec Corp | クロック分周回路および方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020402 |