JP2580833B2 - 周波数変換回路 - Google Patents
周波数変換回路Info
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- JP2580833B2 JP2580833B2 JP2103418A JP10341890A JP2580833B2 JP 2580833 B2 JP2580833 B2 JP 2580833B2 JP 2103418 A JP2103418 A JP 2103418A JP 10341890 A JP10341890 A JP 10341890A JP 2580833 B2 JP2580833 B2 JP 2580833B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数変換回路に関し、特に論理回路のみで
構成された周波数変換回路に関する。
構成された周波数変換回路に関する。
従来の周波数変換回路として、例えば第６図に示すも
のが提案されている。この周波数変換回路は、入力端子
31に入力された信号は緩衝増幅器33,電力増幅器35で＋1
0dBm程度に増幅される。また入力端子32に入力された信
号は緩衝増幅器34で増幅される。そして、それぞれ増幅
された信号はダイオードミキサで構成される平衡平調器
36で各信号の周波数の和と差の周波数成分が出力され
る。その後、ろ波器37を通して不要な周波数成分をろ波
し、緩衝増幅器38で増幅して出力端子39に周波数変換さ
れた出力信号を得ている。
のが提案されている。この周波数変換回路は、入力端子
31に入力された信号は緩衝増幅器33,電力増幅器35で＋1
0dBm程度に増幅される。また入力端子32に入力された信
号は緩衝増幅器34で増幅される。そして、それぞれ増幅
された信号はダイオードミキサで構成される平衡平調器
36で各信号の周波数の和と差の周波数成分が出力され
る。その後、ろ波器37を通して不要な周波数成分をろ波
し、緩衝増幅器38で増幅して出力端子39に周波数変換さ
れた出力信号を得ている。
また、従来の他の周波数変換回路として第７図に示す
ものが提案されている。この周波数変換回路は、入力端
子41,42に入力された信号の一部をπ/2移相回路43,44で
位相変換する。そして、乗算回路45,46において他の一
部の信号と、位相変換された信号とを交差的に乗算し、
かつ各出力を加算回路47において加算することで、出力
端子48に周波数変換された出力信号を得ている。
ものが提案されている。この周波数変換回路は、入力端
子41,42に入力された信号の一部をπ/2移相回路43,44で
位相変換する。そして、乗算回路45,46において他の一
部の信号と、位相変換された信号とを交差的に乗算し、
かつ各出力を加算回路47において加算することで、出力
端子48に周波数変換された出力信号を得ている。
すなわち、入力端子41の信号をcos（ω1t＋α），入
力端子42の信号をcos（ω2t＋β）とすると、これらを
演算した出力端子48には、cos〔（ω１−ω２）ｔ＋
（α−β）〕のように、２つの入力信号の差の周波数の
みが表れる。しかし広帯域なπ/2移相回路を実現するこ
とは、複雑なディジタル信号処理、または多極の回路網
に依らなければならず、製作は困難である。
力端子42の信号をcos（ω2t＋β）とすると、これらを
演算した出力端子48には、cos〔（ω１−ω２）ｔ＋
（α−β）〕のように、２つの入力信号の差の周波数の
みが表れる。しかし広帯域なπ/2移相回路を実現するこ
とは、複雑なディジタル信号処理、または多極の回路網
に依らなければならず、製作は困難である。
上述した第６図の周波数変換回路は、平衡変調器36で
２つの信号の周波数の和と差の周波数を発生させるた
め、和と差の一方を選択して取り出すためのろ波器37が
外部部品として必要になり、回路の集積化を実現するこ
とが難しいという問題がある。
２つの信号の周波数の和と差の周波数を発生させるた
め、和と差の一方を選択して取り出すためのろ波器37が
外部部品として必要になり、回路の集積化を実現するこ
とが難しいという問題がある。
また、平衡変調器36の一方の入力には10dBm程度の入
力が必要であるため、小型の電力増幅器35が必要とされ
る。さらに、周波数変換回路のシンセサイザ等への応用
を考えると、その入出力はロジック回路であることが多
いため、50Ω系のRF回路とロジック回路とのインターフ
ェイス回路が必要になる。このため、回路がさらに複雑
化することになる。
力が必要であるため、小型の電力増幅器35が必要とされ
る。さらに、周波数変換回路のシンセサイザ等への応用
を考えると、その入出力はロジック回路であることが多
いため、50Ω系のRF回路とロジック回路とのインターフ
ェイス回路が必要になる。このため、回路がさらに複雑
化することになる。
一方、第７図の周波数変換回路は、π/2移相回路43,4
4が必要とされるが、広帯域のπ/2移送回路を実現する
ためには、複雑なディジタル信号処理や多極の回路網に
よらねばならず、この種の周波数変換回路を簡易にしか
も小型に構成することは極めて困難である。
4が必要とされるが、広帯域のπ/2移送回路を実現する
ためには、複雑なディジタル信号処理や多極の回路網に
よらねばならず、この種の周波数変換回路を簡易にしか
も小型に構成することは極めて困難である。
本発明の目的は、これらの問題点を解消して簡易な構
成でかつ集積化を可能にした周波数変換回路を提供する
ことにある。
成でかつ集積化を可能にした周波数変換回路を提供する
ことにある。
本発明の周波数変換回路は、第１および第２の入力信
号を1/4に分周しかつπ/2位相のずれた２つの信号とす
る第１および第２の２ビットジョンソンカウンタと、こ
れら２ビットジョンソンカウンタのそれぞれ対応する移
相同士の信号の排他的論理和をとる第１および第２の排
他的ノアゲートと、これら排他的ノアゲートの出力の正
論理および負論理の各論理積をとる論理回路と、この論
理回路の出力によりセット，リセットされて信号を出力
するラッチ回路とで構成される。
号を1/4に分周しかつπ/2位相のずれた２つの信号とす
る第１および第２の２ビットジョンソンカウンタと、こ
れら２ビットジョンソンカウンタのそれぞれ対応する移
相同士の信号の排他的論理和をとる第１および第２の排
他的ノアゲートと、これら排他的ノアゲートの出力の正
論理および負論理の各論理積をとる論理回路と、この論
理回路の出力によりセット，リセットされて信号を出力
するラッチ回路とで構成される。
ここで、論理回路は、第１および第２の排他的ノアゲ
ートの各出力が正論理出力のときにラッチ回路をセット
し、各出力が負論理出力のときにラッチ回路をリセット
するよう構成される。
ートの各出力が正論理出力のときにラッチ回路をセット
し、各出力が負論理出力のときにラッチ回路をリセット
するよう構成される。
本発明によれば、第１および第２の入力信号をそれぞ
れ1/4に分周し、かつ両信号の周波数差の周波数信号を
出力信号として得ることができる。
れ1/4に分周し、かつ両信号の周波数差の周波数信号を
出力信号として得ることができる。
次に、本発明を図面を参照して説明する。
第１図は本発明の周波数変換回路の一実施例のブロッ
ク図である。第１の入力端子１および第２の入力端子２
にはそれぞれ第１の２ビットジョンソンカウンタ３およ
び第２の２ビットジョンソンカウンタ４が接続される。
これら２ビットジョンソンカウンタは、例えば第２図に
示すように、２つのフリップフロップ11,12で構成さ
れ、１つの入力端子Ａと、２つの出力端子B,Cを備えて
いる。そして、第３図にタイミングを示すように、入力
端子Ａに入力された信号を1/4分周し、かつπ/2位相の
ずれた信号を出力端子B,Cから出力する。
ク図である。第１の入力端子１および第２の入力端子２
にはそれぞれ第１の２ビットジョンソンカウンタ３およ
び第２の２ビットジョンソンカウンタ４が接続される。
これら２ビットジョンソンカウンタは、例えば第２図に
示すように、２つのフリップフロップ11,12で構成さ
れ、１つの入力端子Ａと、２つの出力端子B,Cを備えて
いる。そして、第３図にタイミングを示すように、入力
端子Ａに入力された信号を1/4分周し、かつπ/2位相の
ずれた信号を出力端子B,Cから出力する。
前記第１及び第２の２ビットジョンソンカウンタ3,4
はそれぞれ出力端子B,Cからの出力をそれぞれ取り替え
るように各出力を第１の排他的ノアゲート５および第２
の排他的ノアゲート６に入力させる。更に、これら第１
及び第２の排他的ノアゲート5,6の各出力をそれぞれナ
ンドゲート7,オアゲート８に入力させる。
はそれぞれ出力端子B,Cからの出力をそれぞれ取り替え
るように各出力を第１の排他的ノアゲート５および第２
の排他的ノアゲート６に入力させる。更に、これら第１
及び第２の排他的ノアゲート5,6の各出力をそれぞれナ
ンドゲート7,オアゲート８に入力させる。
そして、ナンドゲート７の出力をRSラッチ回路９のセ
ット端子に、オアゲート８の出力を該RSラッチ回路９の
リセット端子にそれぞれに入力させ、このRSラッチ路９
から出力を取り出している。
ット端子に、オアゲート８の出力を該RSラッチ回路９の
リセット端子にそれぞれに入力させ、このRSラッチ路９
から出力を取り出している。
次に、第４図のタイミング図を用いて第１図の回路の
動作を説明する。今、第１の入力端子１に周波数f11の
信号が入力され、第２の入力端子２に周波数f12の信号
が入力されているものとする。
動作を説明する。今、第１の入力端子１に周波数f11の
信号が入力され、第２の入力端子２に周波数f12の信号
が入力されているものとする。
第１の入力端子１に入力された信号ａは、第１の２ビ
ットジョンソンカウンタ３で1/4に分周され、π/2位相
のずれた２つの信号b,cとなる。同様に、第２の入力端
子２に入力された信号ｃは、第２の２ビットジョンソン
カウンタ４で1/4に分周され、かつπ/2位相のずれた２
つの信号d,eとされる。
ットジョンソンカウンタ３で1/4に分周され、π/2位相
のずれた２つの信号b,cとなる。同様に、第２の入力端
子２に入力された信号ｃは、第２の２ビットジョンソン
カウンタ４で1/4に分周され、かつπ/2位相のずれた２
つの信号d,eとされる。
ついで、信号ｂとｅを第１の排他的ノアゲート５に入
力させて信号ｇを出力させ、同様に信号ｃとｆを第２の
排他的ノアゲート６に入力させて信号ｈを出力させる。
そして、これら信号g,hをナンドゲート７およびオアゲ
ート８を通して得られる正論理および負論理の各論理積
の信号ip,inをRSラッチ回路９のセット端子、リセット
端子に入力することで、信号ｊを出力する。ここでは、
信号ｇとｈが共に“H"のときにナントゲート７からの信
号ipでRSラッチ回路９をセットし、信号ｇとｈが共に
“L"のときにオアゲート８からの信号inでRSラッチ回路
９をリセットする。
力させて信号ｇを出力させ、同様に信号ｃとｆを第２の
排他的ノアゲート６に入力させて信号ｈを出力させる。
そして、これら信号g,hをナンドゲート７およびオアゲ
ート８を通して得られる正論理および負論理の各論理積
の信号ip,inをRSラッチ回路９のセット端子、リセット
端子に入力することで、信号ｊを出力する。ここでは、
信号ｇとｈが共に“H"のときにナントゲート７からの信
号ipでRSラッチ回路９をセットし、信号ｇとｈが共に
“L"のときにオアゲート８からの信号inでRSラッチ回路
９をリセットする。
この出力信号ｊの周波数f0は、結果として信号ａの1/
4分周と、信号ｄの1/4分周の差、すなわち、 f0＝f11/4−f12/4 となる。
4分周と、信号ｄの1/4分周の差、すなわち、 f0＝f11/4−f12/4 となる。
第５図は第１図に示した周波数変換回路を用いて、1
0.7MHz±4.5KHzの出力周波数を得るFSK変調器を構成し
た例である。
0.7MHz±4.5KHzの出力周波数を得るFSK変調器を構成し
た例である。
第５図において、10は第１図の構成の周波数変換回路
であり、ここではこの周波数変換回路10を２つ利用して
いる。すなわち、電圧制御発振器21からの出力信号と基
準周波数発振器22からの信号とを１つの周波数変換回路
10において周波数変換し、この周波数変換した信号を可
変分周器23で分周して位相比較器24に入力させる。この
位相比較器24は前記基準周波数発振器22の出力を固定分
周器25で分周した出力との位相を比較し、その出力をル
ープフィルタ26を通して前記電圧制御発振器21に帰還さ
せることでPLL（位相同期ループ）を構成している。ま
た、前記電圧制御発振器21の出力を固定分周器27で分周
した後、この分周信号と前記基準周波数発振器22の信号
とを他の周波数変換回路10で周波数変換してFSK出力を
得ている。
であり、ここではこの周波数変換回路10を２つ利用して
いる。すなわち、電圧制御発振器21からの出力信号と基
準周波数発振器22からの信号とを１つの周波数変換回路
10において周波数変換し、この周波数変換した信号を可
変分周器23で分周して位相比較器24に入力させる。この
位相比較器24は前記基準周波数発振器22の出力を固定分
周器25で分周した出力との位相を比較し、その出力をル
ープフィルタ26を通して前記電圧制御発振器21に帰還さ
せることでPLL（位相同期ループ）を構成している。ま
た、前記電圧制御発振器21の出力を固定分周器27で分周
した後、この分周信号と前記基準周波数発振器22の信号
とを他の周波数変換回路10で周波数変換してFSK出力を
得ている。
このFSK変調器では、可変分周器23の分周比をデータ
入力端子28から入力されるデータで切り替えることによ
り、FSK出力を得ることができる。
入力端子28から入力されるデータで切り替えることによ
り、FSK出力を得ることができる。
ここでは、電圧制御発振器21の発振周波数を80±1.8M
Hzとし、基準周波数発振器22の発振数端数を42MHzとし
ている。
Hzとし、基準周波数発振器22の発振数端数を42MHzとし
ている。
このようにして第１図の周波数変換回路でFSK変調器
を構成すると、この例でも示したように通常のFSK変調
器はPLLシンセサイザ化されて周波数変換回路の前後が
ロジックレベルで動作していることが多いため、第１図
の周波数変換回路のように、入出力インターフェイスが
論理回路で構成されているものは、ロジック→RF系（50
Ω）,RF系→ロジックへのレベル変換回路が少なくて済
むという利点がある。
を構成すると、この例でも示したように通常のFSK変調
器はPLLシンセサイザ化されて周波数変換回路の前後が
ロジックレベルで動作していることが多いため、第１図
の周波数変換回路のように、入出力インターフェイスが
論理回路で構成されているものは、ロジック→RF系（50
Ω）,RF系→ロジックへのレベル変換回路が少なくて済
むという利点がある。
以上説明したように本発明は、２つの２ビットジョン
ソンカウンタと、２つの排他的ノアゲートと、論理回路
と、ラッチ回路で構成され、第１および第２の入力信号
をそれぞれ1/4に分周し、かつ両信号の周波数差の周波
数信号を出力信号として得るこことができるので、周波
数変換回路を論理回路だけで構成し、外付けのろ波器や
電力増幅器等を不要にして簡易化，集積化を実現すると
ともに、細かい調整を不要にして広い帯域に渡って周波
数変換を行うことができる効果がある。
ソンカウンタと、２つの排他的ノアゲートと、論理回路
と、ラッチ回路で構成され、第１および第２の入力信号
をそれぞれ1/4に分周し、かつ両信号の周波数差の周波
数信号を出力信号として得るこことができるので、周波
数変換回路を論理回路だけで構成し、外付けのろ波器や
電力増幅器等を不要にして簡易化，集積化を実現すると
ともに、細かい調整を不要にして広い帯域に渡って周波
数変換を行うことができる効果がある。
第１図は本発明の周波数変換回路の一実施例の回路図、
第２図は２ビットジョンソンカウンタの回路図、第３図
は２ビットジョンソンカウンタのタイミング図、第４図
は第１図の周波数変換回路のａ〜ｊの各部の信号タイミ
ング図、第５図は本発明の周波数変換回路をFSK変調器
に適用した回路図、第６図および第７図はそれぞれ従来
の異なる周波数変換回路の回路図である。 １……第１入力端子、２……第２の入力端子、３……第
１の２ビットジョンソンカウンタ、４……第２の２ビッ
トジョンソンカウンタ、５……第１の排他的ノアゲー
ト、６……第２の排他的ノアゲート、７……ナンドゲー
ト、８……オアゲート、９……RSラッチ回路、10……周
波数変換回路、11,12……フリップフロップ、21…電圧
制御発振器、22……基準周波数発振器、23……可変分周
器、24……位相比較器、25……固定分周器、26……ルー
プフィルタ、27……固定分周器、28……データ入力端
子、31,32……入力端子、33,34……緩衝増幅器、35……
電力増幅器、36……平衡変調器（ダイオードミキサ）、
37……ろ波器、38……緩衝増幅器、39……出力端子、4
1,42……入力端子、43,44……π/2移相回路、45,46……
乗算回路、47……加算回路、48……出力端子。
第２図は２ビットジョンソンカウンタの回路図、第３図
は２ビットジョンソンカウンタのタイミング図、第４図
は第１図の周波数変換回路のａ〜ｊの各部の信号タイミ
ング図、第５図は本発明の周波数変換回路をFSK変調器
に適用した回路図、第６図および第７図はそれぞれ従来
の異なる周波数変換回路の回路図である。 １……第１入力端子、２……第２の入力端子、３……第
１の２ビットジョンソンカウンタ、４……第２の２ビッ
トジョンソンカウンタ、５……第１の排他的ノアゲー
ト、６……第２の排他的ノアゲート、７……ナンドゲー
ト、８……オアゲート、９……RSラッチ回路、10……周
波数変換回路、11,12……フリップフロップ、21…電圧
制御発振器、22……基準周波数発振器、23……可変分周
器、24……位相比較器、25……固定分周器、26……ルー
プフィルタ、27……固定分周器、28……データ入力端
子、31,32……入力端子、33,34……緩衝増幅器、35……
電力増幅器、36……平衡変調器（ダイオードミキサ）、
37……ろ波器、38……緩衝増幅器、39……出力端子、4
1,42……入力端子、43,44……π/2移相回路、45,46……
乗算回路、47……加算回路、48……出力端子。
Claims (1)
- 【請求項１】第１の入力信号を1/4に分周しかつπ/2位
相のずれた２つの信号とする第１の２ビットジョンソン
カウンタと、第２の入力信号を1/4に分周しかつπ/2位
相のずれた２つの信号とする第２の２ビットジョンソン
カウンタと、これら各２ビットジョンソンカウンタのそ
れぞれ対応する位相の信号同士の排他的論理和をとる第
１および第２の排他的ノアゲートと、これら排他的ノア
ゲートの出力の正論理および負論理の各論理積をとる論
理回路と、この正論理出力によってセットされ、負論理
出力によってリセットされて信号を出力するラッチ回路
とを備えることを特徴とする周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103418A JP2580833B2 (ja) | 1990-04-19 | 1990-04-19 | 周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103418A JP2580833B2 (ja) | 1990-04-19 | 1990-04-19 | 周波数変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH042216A JPH042216A (ja) | 1992-01-07 |
| JP2580833B2 true JP2580833B2 (ja) | 1997-02-12 |
Family
ID=14353500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103418A Expired - Fee Related JP2580833B2 (ja) | 1990-04-19 | 1990-04-19 | 周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580833B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117749A (ja) * | 1997-06-24 | 1999-01-22 | Nec Corp | 復調回路 |
| JP3866959B2 (ja) | 2001-11-07 | 2007-01-10 | 三菱電機株式会社 | 周波数差検知装置および周波数差検知方法 |
| KR100910490B1 (ko) * | 2007-12-26 | 2009-08-04 | 주식회사 동부하이텍 | 1/4 주기 지연 클럭 발생기 |
| CN102089978A (zh) | 2008-07-09 | 2011-06-08 | 松下电器产业株式会社 | 多相时钟分频电路 |
-
1990
- 1990-04-19 JP JP2103418A patent/JP2580833B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH042216A (ja) | 1992-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |