JPH03152969A - マスタースライス集積回路の構成方法 - Google Patents
マスタースライス集積回路の構成方法Info
- Publication number
- JPH03152969A JPH03152969A JP29275689A JP29275689A JPH03152969A JP H03152969 A JPH03152969 A JP H03152969A JP 29275689 A JP29275689 A JP 29275689A JP 29275689 A JP29275689 A JP 29275689A JP H03152969 A JPH03152969 A JP H03152969A
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- JP
- Japan
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- resistor
- integrated circuit
- pad
- diffusion region
- resistors
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- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 6
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパッドに直接接続される抵抗を有するマスター
スライス集積回路の構成方法に関する。
スライス集積回路の構成方法に関する。
従来、リニア回路用マスタースライス集積回路の抵抗は
、シート抵抗の約5〜10倍程度の抵抗値の抵抗1例え
はシート抵抗1にΩ/口の場合、5にΩ〜10にΩの抵
抗4を、第3図の概略平面図に示すようにアレイ状に並
へて構成していた。
、シート抵抗の約5〜10倍程度の抵抗値の抵抗1例え
はシート抵抗1にΩ/口の場合、5にΩ〜10にΩの抵
抗4を、第3図の概略平面図に示すようにアレイ状に並
へて構成していた。
そして、抵抗4を形成した島領域9が最高電位10に接
続されていた。
続されていた。
〔発明か解決しようとする課題]
」二連した従来のマスタースライス集積回路の抵抗構成
方法において、抵抗4はそのプロセスの最小ルールを用
いて設J1シてあり、配線5を介して直接パッド8に接
続される抵抗4は、サージ等の過電圧が印加された場合
、コンタクト部7に電界集中を生し破壊することがある
。
方法において、抵抗4はそのプロセスの最小ルールを用
いて設J1シてあり、配線5を介して直接パッド8に接
続される抵抗4は、サージ等の過電圧が印加された場合
、コンタクト部7に電界集中を生し破壊することがある
。
その対策として、電界集中防止の為に、抵抗のコンタク
ト面積を大きくする必要がある。解決手段の一つとして
未使用の抵抗のコンタク1〜部を並列に接続して面積を
増やす方法があるが、使用する抵抗か多い場合対処でき
ない。また他の解決手段として、あらかしめ全ての抵抗
のコンタク1〜部を破壊しない程度に大きくしておく方
法があるが、チップサイズか大きくなるという欠点があ
る。
ト面積を大きくする必要がある。解決手段の一つとして
未使用の抵抗のコンタク1〜部を並列に接続して面積を
増やす方法があるが、使用する抵抗か多い場合対処でき
ない。また他の解決手段として、あらかしめ全ての抵抗
のコンタク1〜部を破壊しない程度に大きくしておく方
法があるが、チップサイズか大きくなるという欠点があ
る。
上述した従来のマスタースライス集積回路の構成方法に
対し、本発明は、パッドに直接接続される抵抗が破壊さ
れないように、簡単にコンタクト部の面積を増やすこと
ができるマスタースライス集積回路の構成方法を提供す
るものCある。
対し、本発明は、パッドに直接接続される抵抗が破壊さ
れないように、簡単にコンタクト部の面積を増やすこと
ができるマスタースライス集積回路の構成方法を提供す
るものCある。
本発明は、同一の素子構成を持った半導体基板を下地と
し、前記素子上の島領域にパッドに直接つながる抵抗を
形成し、この島領域を最高電位に接続するマスタースラ
イス集積回路の構成方法において、前記島領域の前記抵
抗とは異なる領域に、前記抵抗と同一工程で同一導電型
の拡散領域を形成し、この拡散領域を介して前記抵抗を
パッドに接続するマスタースライス集積回路の構成方法
である。
し、前記素子上の島領域にパッドに直接つながる抵抗を
形成し、この島領域を最高電位に接続するマスタースラ
イス集積回路の構成方法において、前記島領域の前記抵
抗とは異なる領域に、前記抵抗と同一工程で同一導電型
の拡散領域を形成し、この拡散領域を介して前記抵抗を
パッドに接続するマスタースライス集積回路の構成方法
である。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を説明する概略平面図で
ある。半導体チップ1上に抵抗2がアレイ状にあらかじ
め構成されており、その近傍に抵抗2と同一導電型の拡
散領域3が形成されている。抵抗4および拡散領域3は
島領域9に囲まれ、最高電位10でバイアスされている
。抵抗4は直接外部端子に出る抵抗であり、配線5によ
り拡散領域6のコンタクト部7に接続され、さらにパッ
ド8に接続されている。これにより抵抗のコンタクト部
面積が増加し、電界集中による破壊を防止することがで
きる。
ある。半導体チップ1上に抵抗2がアレイ状にあらかじ
め構成されており、その近傍に抵抗2と同一導電型の拡
散領域3が形成されている。抵抗4および拡散領域3は
島領域9に囲まれ、最高電位10でバイアスされている
。抵抗4は直接外部端子に出る抵抗であり、配線5によ
り拡散領域6のコンタクト部7に接続され、さらにパッ
ド8に接続されている。これにより抵抗のコンタクト部
面積が増加し、電界集中による破壊を防止することがで
きる。
第2図は本発明の第2の実施例を説明する概略平面図で
ある。抵抗と同一工程で作られる拡散領域3が、半導体
チップ]の外周部のバット8間に形成されており、抵抗
4は第1の実施例と同様に拡散領域6を介してパッド8
に接続されている。
ある。抵抗と同一工程で作られる拡散領域3が、半導体
チップ]の外周部のバット8間に形成されており、抵抗
4は第1の実施例と同様に拡散領域6を介してパッド8
に接続されている。
この実施例では、拡散領域をパッド8間に形成すること
により、チップサイズを小さくすることができる。
により、チップサイズを小さくすることができる。
以上説明したように本発明は、あらかじめ下地に形成さ
れた拡散領域を介して、抵抗とパッドとを接続すること
により、電界集中による抵抗の破壊を防止することがで
きる。
れた拡散領域を介して、抵抗とパッドとを接続すること
により、電界集中による抵抗の破壊を防止することがで
きる。
第1図は本発明の第1の実施例を説明するマスタースラ
イス集積回路の概略平面図、第2図は本発明の第2の実
施例を説明するマスタースライス集積回路の概略平面図
、第3図は従来のマスタースライス集積回路の概略平面
図である。 1・・・半導体チップ、2,4・・・抵抗、3.6・・
・拡散領域、5・・・配線、7・・・コンタクト部、8
・・・パッド、9・・・島領域、10・・最高電位。
イス集積回路の概略平面図、第2図は本発明の第2の実
施例を説明するマスタースライス集積回路の概略平面図
、第3図は従来のマスタースライス集積回路の概略平面
図である。 1・・・半導体チップ、2,4・・・抵抗、3.6・・
・拡散領域、5・・・配線、7・・・コンタクト部、8
・・・パッド、9・・・島領域、10・・最高電位。
Claims (1)
- 同一の素子構成を持った半導体基板を下地とし、前記
素子上の島領域にパッドに直接つながる抵抗を形成し、
この島領域を最高電位に接続するマスタースライス集積
回路の構成方法において、前記島領域の前記抵抗とは異
なる領域に、前記抵抗と同一工程で同一導電型の拡散領
域を形成し、この拡散領域を介して前記抵抗をパッドに
接続することを特徴とするマスタースライス集積回路の
構成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29275689A JPH03152969A (ja) | 1989-11-09 | 1989-11-09 | マスタースライス集積回路の構成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29275689A JPH03152969A (ja) | 1989-11-09 | 1989-11-09 | マスタースライス集積回路の構成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03152969A true JPH03152969A (ja) | 1991-06-28 |
Family
ID=17785932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29275689A Pending JPH03152969A (ja) | 1989-11-09 | 1989-11-09 | マスタースライス集積回路の構成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03152969A (ja) |
-
1989
- 1989-11-09 JP JP29275689A patent/JPH03152969A/ja active Pending
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