JPH02278864A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
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- JPH02278864A JPH02278864A JP10060289A JP10060289A JPH02278864A JP H02278864 A JPH02278864 A JP H02278864A JP 10060289 A JP10060289 A JP 10060289A JP 10060289 A JP10060289 A JP 10060289A JP H02278864 A JPH02278864 A JP H02278864A
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- polycrystalline silicon
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- silicon pattern
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 230000001681 protective effect Effects 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置に設けられる入力保護回路に関し、
特に保護抵抗を多結晶シリコンで形成した人力保護回路
に関する。
特に保護抵抗を多結晶シリコンで形成した人力保護回路
に関する。
一般に、半導体装置では、第３図に示すように、入力端
子Ｔと内部回路との間に保護抵抗Ｒと保護ダイオードＤ
からなる入力保護回路が形成される。
子Ｔと内部回路との間に保護抵抗Ｒと保護ダイオードＤ
からなる入力保護回路が形成される。
第４図はその一例の平面図であり、保護抵抗Ｒを多結晶
シリコンパターン３で形成し、アルミニウム等で形成し
たボンディングパッド５とこの多結晶シリコンパターン
３の一端とをコンタクト６において接続している。なお
、多結晶シリコンバクーン３の他端は、図外の保護ダイ
オードを介して内部回路に接続される。
シリコンパターン３で形成し、アルミニウム等で形成し
たボンディングパッド５とこの多結晶シリコンパターン
３の一端とをコンタクト６において接続している。なお
、多結晶シリコンバクーン３の他端は、図外の保護ダイ
オードを介して内部回路に接続される。
上述した従来の入力保護回路では、保護抵抗Ｒを構成す
る多結晶シリコンパターン３は、ボンディングパッド５
の周囲を囲むように配置している。
る多結晶シリコンパターン３は、ボンディングパッド５
の周囲を囲むように配置している。
このため、数百Ωの保護抵抗に相当する多結晶シリコン
パターン３を構成する際には、多結晶シリコンパターン
３に所定の幅寸法と長さ寸法が要求されることになり、
結果として多結晶シリコンパターン３が入力保護回路の
約３０％程度の面積を占めることになる。このため、人
力保護回路が半導体装置の全体に占める面積が大きくな
り、半導体装置の高集積化の障害になるという問題があ
る。
パターン３を構成する際には、多結晶シリコンパターン
３に所定の幅寸法と長さ寸法が要求されることになり、
結果として多結晶シリコンパターン３が入力保護回路の
約３０％程度の面積を占めることになる。このため、人
力保護回路が半導体装置の全体に占める面積が大きくな
り、半導体装置の高集積化の障害になるという問題があ
る。
本発明は多結晶シリコンパターンの面積を低減して高集
積化を可能にした入力保護回路を提供することを目的と
する。
積化を可能にした入力保護回路を提供することを目的と
する。
本発明の入力保護回路は、半導体装置の入力保護回路を
構成する保護抵抗を多結晶シリコンパターンで構成し、
かつこの多結晶シリコンパターンを、入力端子を構成す
るボンディングパッドの下側領域に形成している。
構成する保護抵抗を多結晶シリコンパターンで構成し、
かつこの多結晶シリコンパターンを、入力端子を構成す
るボンディングパッドの下側領域に形成している。
この構成では、比較的大きな面積を占める保護抵抗を入
力端子の下側領域に収めることができ、入力保護回路の
面積低減を可能とする。
力端子の下側領域に収めることができ、入力保護回路の
面積低減を可能とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例を示しており、同図（ａ）
は平面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図であ
る０図示のように、半導体基板１の絶縁膜２上に所要平
面形状に多結晶シリコンパターン３を形成し、この多結
晶シリコンパターン３で第３図に示した保護抵抗Ｒを形
成している。
は平面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図であ
る０図示のように、半導体基板１の絶縁膜２上に所要平
面形状に多結晶シリコンパターン３を形成し、この多結
晶シリコンパターン３で第３図に示した保護抵抗Ｒを形
成している。
そして、この多結晶シリコンパターン３の上に眉間絶縁
膜４を形成し、この層間絶縁膜４の上にアルミニウム膜
等で入力端子としてのボンディングパッド５を形成して
いる。
膜４を形成し、この層間絶縁膜４の上にアルミニウム膜
等で入力端子としてのボンディングパッド５を形成して
いる。
即ち、ここでは多結晶シリコンパターン３はボンディン
グパッド５の下側領域でかつその周辺部に沿って延長形
成しており、その一端に配設したコンタクト６において
ボンディングパッド５と電気接続している。なお、多結
晶シリコンパターン３の他端は、第３図のように保護ダ
イオードＤを介して内部回路に接続していることは言う
までもない。
グパッド５の下側領域でかつその周辺部に沿って延長形
成しており、その一端に配設したコンタクト６において
ボンディングパッド５と電気接続している。なお、多結
晶シリコンパターン３の他端は、第３図のように保護ダ
イオードＤを介して内部回路に接続していることは言う
までもない。
この構成によれば、多結晶シリコンパターン３は、少な
くともその一部がボンディングパッド５の面積内に配設
されているため、多結晶シリコンパターン３を所要の幅
寸法、長さ寸法に形成しても、多結晶シリコンパターン
３が単独で占める面積を低減できる。これにより、入力
保護回路に占める多結晶シリコンパターン３の面積を低
減し、かつ入力保護回路自体の占有面積を低減して半導
体装置の高集積化を実現する。
くともその一部がボンディングパッド５の面積内に配設
されているため、多結晶シリコンパターン３を所要の幅
寸法、長さ寸法に形成しても、多結晶シリコンパターン
３が単独で占める面積を低減できる。これにより、入力
保護回路に占める多結晶シリコンパターン３の面積を低
減し、かつ入力保護回路自体の占有面積を低減して半導
体装置の高集積化を実現する。
因みに、本発明を実際に適用したところ、入力保護回路
の面積を約３０％程度縮小でき、半導体装置の高集積化
を図って半導体チップを５％程度小型化することが可能
とされた。
の面積を約３０％程度縮小でき、半導体装置の高集積化
を図って半導体チップを５％程度小型化することが可能
とされた。
第２図は本発明の第２実施例を示しており、同図（ａ）
は平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面図であ
る。なお、第１実施例と同一部分には同一符号を付しで
ある。
は平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面図であ
る。なお、第１実施例と同一部分には同一符号を付しで
ある。
この実施例では、ボンディングパッド５の下側領域の略
全面にわたって多結晶シリコンパターン３Ａを形成し、
この多結晶シリコンパターン３Ａで保護抵抗Ｒを構成し
ている。そして、その一端部においてコンタクト６でボ
ンディングパッド５に電気接続している。他端部は第３
図のように保護ダイオードＤを介して内部回路に接続し
ている。
全面にわたって多結晶シリコンパターン３Ａを形成し、
この多結晶シリコンパターン３Ａで保護抵抗Ｒを構成し
ている。そして、その一端部においてコンタクト６でボ
ンディングパッド５に電気接続している。他端部は第３
図のように保護ダイオードＤを介して内部回路に接続し
ている。
この実施例においても、多結晶シリコンパターン３の面
積の大部分がボンディングパッド５の下側に配設される
ため、入力保護回路に占める多結晶シリコンパターン３
の面積割合を低減し、入力保護回路全体の面積低減を図
って半導体装置の高集積化を実現する。
積の大部分がボンディングパッド５の下側に配設される
ため、入力保護回路に占める多結晶シリコンパターン３
の面積割合を低減し、入力保護回路全体の面積低減を図
って半導体装置の高集積化を実現する。
なお、図示は省略するが、多結晶シリコンパターンは種
々の平面形状に構成できる。例えばボンディングパッド
の下側で蛇行するパターン形状としてもよく、この形状
により比較的大きな値の保護抵抗を低面積で構成できる
。
々の平面形状に構成できる。例えばボンディングパッド
の下側で蛇行するパターン形状としてもよく、この形状
により比較的大きな値の保護抵抗を低面積で構成できる
。
以上説明したように本発明は、保護抵抗としての多結晶
シリコンパターンを、入力端子を構成するボンディング
パッドの下側領域に形成しているめで、比較的大きな面
積を占める多結晶シリコンパターンをボンディングパッ
ドの下側領域に収めることができ、多結晶シリコンパタ
ーンが占める面積割合を低減して入力保護回路自体の面
積を低減させ、半導体装置の高集積化を実現する効果が
ある。
シリコンパターンを、入力端子を構成するボンディング
パッドの下側領域に形成しているめで、比較的大きな面
積を占める多結晶シリコンパターンをボンディングパッ
ドの下側領域に収めることができ、多結晶シリコンパタ
ーンが占める面積割合を低減して入力保護回路自体の面
積を低減させ、半導体装置の高集積化を実現する効果が
ある。
第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ−Ａ線に沿う断面（ｂ） 図、第２図は本発明の第２実施例を示し、同図（ａ）は
平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面図、第３
図は入力保護回路の回路図、第４図は従来の入力保護回
路の平面図である。 １・・・半導体基板、２・・・絶縁膜、３，３Ａ・・・
多結晶シリコンパターン（保護抵抗）、４・・・層間絶
縁膜、５・・・ボンディングパッド（入力端子）、６・
・・コンタクト、Ｔ・・・入力端子、Ｒ・・・保護抵抗
、Ｄ・・・保護ダイオード。 （ａ） 第２ 図 、５ 第４
図、同図（ｂ）はそのＡ−Ａ線に沿う断面（ｂ） 図、第２図は本発明の第２実施例を示し、同図（ａ）は
平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面図、第３
図は入力保護回路の回路図、第４図は従来の入力保護回
路の平面図である。 １・・・半導体基板、２・・・絶縁膜、３，３Ａ・・・
多結晶シリコンパターン（保護抵抗）、４・・・層間絶
縁膜、５・・・ボンディングパッド（入力端子）、６・
・・コンタクト、Ｔ・・・入力端子、Ｒ・・・保護抵抗
、Ｄ・・・保護ダイオード。 （ａ） 第２ 図 、５ 第４
Claims (1)
- １、半導体装置の入力端子と内部回路との間に介挿され
た保護抵抗を含む入力保護回路において、前記保護抵抗
を多結晶シリコンパターンで構成するとともに、この多
結晶シリコンパターンを、前記入力端子を構成するボン
ディングパッドの下側領域に形成したことを特徴とする
半導体装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10060289A JPH02278864A (ja) | 1989-04-20 | 1989-04-20 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10060289A JPH02278864A (ja) | 1989-04-20 | 1989-04-20 | 半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278864A true JPH02278864A (ja) | 1990-11-15 |
Family
ID=14278415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10060289A Pending JPH02278864A (ja) | 1989-04-20 | 1989-04-20 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294363A (ja) * | 2004-03-31 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
| US7638886B2 (en) | 2005-08-03 | 2009-12-29 | Seiko Epson Corporation | Semiconductor device and semiconductor chip |
-
1989
- 1989-04-20 JP JP10060289A patent/JPH02278864A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294363A (ja) * | 2004-03-31 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
| JP4673569B2 (ja) * | 2004-03-31 | 2011-04-20 | 株式会社リコー | 半導体装置 |
| US7638886B2 (en) | 2005-08-03 | 2009-12-29 | Seiko Epson Corporation | Semiconductor device and semiconductor chip |
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