JPS63293852A - マスタスライス集積回路 - Google Patents
マスタスライス集積回路Info
- Publication number
- JPS63293852A JPS63293852A JP13011187A JP13011187A JPS63293852A JP S63293852 A JPS63293852 A JP S63293852A JP 13011187 A JP13011187 A JP 13011187A JP 13011187 A JP13011187 A JP 13011187A JP S63293852 A JPS63293852 A JP S63293852A
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- JP
- Japan
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- master slice
- integrated circuit
- substrate
- semiconductor chips
- slice integrated
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタスライス集積回路に関し、特に同一の半
導体ウェーハ上にマスタスライス法により形成された異
なる機能、性能をもつ複数種類の半導体チップの中の少
なくとも一つを組込んで構成されたマスタスライス集積
回路に関する。
導体ウェーハ上にマスタスライス法により形成された異
なる機能、性能をもつ複数種類の半導体チップの中の少
なくとも一つを組込んで構成されたマスタスライス集積
回路に関する。
従来、この種のマスタスライス集積回路は、一枚の半導
体ウェーハ上に機能、性能の異なる多品種の半導体チッ
プを形成する場合、半導体基板上に同一の素子構成をも
つ素子領域を形成した後、これを下地に配線工程におい
て、異なる配線パターンをもつマスクを二つ以上組み合
わせたマスクにより配線する、いわゆるマスタスライス
法により形成していた。
体ウェーハ上に機能、性能の異なる多品種の半導体チッ
プを形成する場合、半導体基板上に同一の素子構成をも
つ素子領域を形成した後、これを下地に配線工程におい
て、異なる配線パターンをもつマスクを二つ以上組み合
わせたマスクにより配線する、いわゆるマスタスライス
法により形成していた。
例えば、第４図に示すように、素子領域２１はすべて同
一で、配線をそれぞれの機能、性能をもたせるように異
なった配線２２．〜２２ａにした内部回路２０．〜２０
ｄを備えた半導体チップ２゜〜２ｈを形成し、これら半
導体チップ２８〜２ｈを少なくとも一つ組込んでマスタ
スライス集積回路を構成していた。
一で、配線をそれぞれの機能、性能をもたせるように異
なった配線２２．〜２２ａにした内部回路２０．〜２０
ｄを備えた半導体チップ２゜〜２ｈを形成し、これら半
導体チップ２８〜２ｈを少なくとも一つ組込んでマスタ
スライス集積回路を構成していた。
上述した従来のマスタスライス集積回路は、一枚の半導
体ウェーハ１上に多種類の半導体チップ２゜〜２ｈを形
成し、これらの少なくとも−っを組込む構成となってい
るので、組込む際に予め同一種類の半導体チップを一つ
一つ選別する必要があり、工数が増大するという欠点が
あった。また組込み後はこれら各品種を区別するには特
性試験等を行なわなければならず、更に工数が増大する
という、欠点があった。
体ウェーハ１上に多種類の半導体チップ２゜〜２ｈを形
成し、これらの少なくとも−っを組込む構成となってい
るので、組込む際に予め同一種類の半導体チップを一つ
一つ選別する必要があり、工数が増大するという欠点が
あった。また組込み後はこれら各品種を区別するには特
性試験等を行なわなければならず、更に工数が増大する
という、欠点があった。
本発明の目的は、半導体チップの状態でも、又組込み後
でも品種の識別を容易にすることができ、工数を低減す
ることができるマスタスライス集積回路を提供すること
にある。
でも品種の識別を容易にすることができ、工数を低減す
ることができるマスタスライス集積回路を提供すること
にある。
本発明は、一つの半導体ウェーハからマスタスライス法
により形成されそれぞれ異なる機能、性能をもつ内部回
路を備えた複数種類の半導体チップのうちの少なくとも
一つを有するマスタスライス集積回路において、前記各
半導体チップ上にこれら各半導体チップの基板と所定の
ボンディングパッドとの間に接続され前記各種類を識別
するための少なくとも一つのダイオードを設けて構成さ
れる。
により形成されそれぞれ異なる機能、性能をもつ内部回
路を備えた複数種類の半導体チップのうちの少なくとも
一つを有するマスタスライス集積回路において、前記各
半導体チップ上にこれら各半導体チップの基板と所定の
ボンディングパッドとの間に接続され前記各種類を識別
するための少なくとも一つのダイオードを設けて構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明するための半導体
ウェーハの平面図である。
ウェーハの平面図である。
一つの半導体ウェーハ１上には、いわゆるマスタスライ
ス法により、同一の素子構成をもつ複数の素子領域２１
が形成され、これを下地にしてこれら各素子領域２１上
に異なる配線２２．〜２２ｄが形成されて異なる機能、
性能をもつ内部回路２０．〜２０ｄがそれぞれ設けられ
た４種類の半導体チップ２．〜２ｄが形成されている。
ス法により、同一の素子構成をもつ複数の素子領域２１
が形成され、これを下地にしてこれら各素子領域２１上
に異なる配線２２．〜２２ｄが形成されて異なる機能、
性能をもつ内部回路２０．〜２０ｄがそれぞれ設けられ
た４種類の半導体チップ２．〜２ｄが形成されている。
これら各半導体チップ２．〜２ｄにはそれぞれ、これら
４種類を識別するために、所定のボンディングパッド２
３と基板との間に接続された少なくとも一つのダイオー
ドを形成するダイオード領域２４が設けられている。こ
の実施例では、内部回路２０．〜２０ｄに対応してそれ
ぞれ１個〜４個のダイオードが形成されている。
４種類を識別するために、所定のボンディングパッド２
３と基板との間に接続された少なくとも一つのダイオー
ドを形成するダイオード領域２４が設けられている。こ
の実施例では、内部回路２０．〜２０ｄに対応してそれ
ぞれ１個〜４個のダイオードが形成されている。
従って、これら半導体チップ２．〜２ｄは、所定のボン
ディングパッド２３と基板との間の順方向電圧を測定す
ることにより容易に識別することができる。また、スク
ライブした後のこれら半導体チップ２．〜２ｄの少なく
とも一つを組込んだマスタスライス集積回路においても
、このボンディングパッド２３が接続されている端子と
基板電位端子との間の順方向電圧を測定することにより
同様に識別できるので、半導体チップ段階での選別を省
略することもできる。
ディングパッド２３と基板との間の順方向電圧を測定す
ることにより容易に識別することができる。また、スク
ライブした後のこれら半導体チップ２．〜２ｄの少なく
とも一つを組込んだマスタスライス集積回路においても
、このボンディングパッド２３が接続されている端子と
基板電位端子との間の順方向電圧を測定することにより
同様に識別できるので、半導体チップ段階での選別を省
略することもできる。
第２図（ａ）、（ｂ）はそれぞれ本発明の第１の実施例
を示す回路図である。
を示す回路図である。
第２図（ａ）は内部回路２０１１のときの例、第２図（
ｂ）は内部回路２０ｄのときの例を示し、端子Ｔ１の基
板電位（接地電位）に対する順方向電圧は、ダイオード
領域個の順方向電圧を０．７■とすると、それぞれ０．
７Ｖ、２．８Ｖとなる。
ｂ）は内部回路２０ｄのときの例を示し、端子Ｔ１の基
板電位（接地電位）に対する順方向電圧は、ダイオード
領域個の順方向電圧を０．７■とすると、それぞれ０．
７Ｖ、２．８Ｖとなる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、ダイオードの一つをツェナーダイオード
Ｄｚに置きかえて順方向電圧の範囲を拡大し、より多く
の種類が識別できるようにしたものである。
Ｄｚに置きかえて順方向電圧の範囲を拡大し、より多く
の種類が識別できるようにしたものである。
以上説明したように本発明は、マスタスライス法により
形成された異なる機能、性能をもつ内部回路が形成され
た異なる種類の半導体チップを識別するために、所定の
ボンディングパッドと基板との間に少なくとも１個のダ
イオードを接続する構成とすることにより、種類の識別
が容易にでき、かつスクライブ後の半導体チップ段階で
の選別を省略して共通の組み立て条件で組み立てた後で
も識別が容易にできるので、大幅な工数低減をはかるこ
とができる効果がある。
形成された異なる機能、性能をもつ内部回路が形成され
た異なる種類の半導体チップを識別するために、所定の
ボンディングパッドと基板との間に少なくとも１個のダ
イオードを接続する構成とすることにより、種類の識別
が容易にでき、かつスクライブ後の半導体チップ段階で
の選別を省略して共通の組み立て条件で組み立てた後で
も識別が容易にできるので、大幅な工数低減をはかるこ
とができる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を説明するための半導体
ウェーハの平面図、第２図（ａ）。 （ｂ）はそれぞれ本発明の第１の実施例を示す回路図、
第３図は本発明の第２の実施例を示す回路図、第４図は
従来のマスタスライス集積回路の一例を説明するための
半導体ウェーハの平面図である。 １．１．・・・半導体ウェーハ、２ａ〜２ｈ・・・半導
体チップ、２０．〜２０．・・・内部回路、２１・・・
素子領域、２２．〜２２ａ・・・配線、２３・・・ボン
ディングパッド、２４・・・ダイオード領域、Ｄ・・・
ダイオード、Ｄｚ・・・ツェナーダイオード。 第 １図 （ａ、）（ｂン 嶌２図
ウェーハの平面図、第２図（ａ）。 （ｂ）はそれぞれ本発明の第１の実施例を示す回路図、
第３図は本発明の第２の実施例を示す回路図、第４図は
従来のマスタスライス集積回路の一例を説明するための
半導体ウェーハの平面図である。 １．１．・・・半導体ウェーハ、２ａ〜２ｈ・・・半導
体チップ、２０．〜２０．・・・内部回路、２１・・・
素子領域、２２．〜２２ａ・・・配線、２３・・・ボン
ディングパッド、２４・・・ダイオード領域、Ｄ・・・
ダイオード、Ｄｚ・・・ツェナーダイオード。 第 １図 （ａ、）（ｂン 嶌２図
Claims (1)
- 一つの半導体ウェーハからマスタスライス法により形成
されそれぞれ異なる機能、性能をもつ内部回路を備えた
複数種類の半導体チップのうちの少なくとも一つを有す
るマスタスライス集積回路において、前記各半導体チッ
プ上にこれら各半導体チップの基板と所定のボンディン
グパッドとの間に接続され前記各種類を識別するための
少なくとも一つのダイオードを設けたことを特徴とする
マスタスライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13011187A JPS63293852A (ja) | 1987-05-26 | 1987-05-26 | マスタスライス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13011187A JPS63293852A (ja) | 1987-05-26 | 1987-05-26 | マスタスライス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63293852A true JPS63293852A (ja) | 1988-11-30 |
Family
ID=15026212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13011187A Pending JPS63293852A (ja) | 1987-05-26 | 1987-05-26 | マスタスライス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63293852A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618439A (en) * | 1979-07-25 | 1981-02-21 | Fujitsu Ltd | Semiconductor device consisting of different ic |
| JPS58171830A (ja) * | 1982-04-02 | 1983-10-08 | Nec Corp | 集積回路装置の分類方法 |
| JPS61274341A (ja) * | 1984-12-25 | 1986-12-04 | Nec Corp | 半導体論理装置 |
-
1987
- 1987-05-26 JP JP13011187A patent/JPS63293852A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618439A (en) * | 1979-07-25 | 1981-02-21 | Fujitsu Ltd | Semiconductor device consisting of different ic |
| JPS58171830A (ja) * | 1982-04-02 | 1983-10-08 | Nec Corp | 集積回路装置の分類方法 |
| JPS61274341A (ja) * | 1984-12-25 | 1986-12-04 | Nec Corp | 半導体論理装置 |
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