JPH07183401A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07183401A JPH07183401A JP5324990A JP32499093A JPH07183401A JP H07183401 A JPH07183401 A JP H07183401A JP 5324990 A JP5324990 A JP 5324990A JP 32499093 A JP32499093 A JP 32499093A JP H07183401 A JPH07183401 A JP H07183401A
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- insulating film
- tft gate
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- H10B10/00—Static random access memory [SRAM] devices
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Abstract
(57)【要約】
【目的】６素子からなる、ＴＦＴ負荷型のＳＲＡＭセル
に於いて、電源を遮断後も、記憶情報を保持し、電源の
再投入後に元の状態を再現できる不揮発性メモリセル構
造を提供すること。 【構成】Ｐ型シリコン基板１の主表面に形成された４個
のＮ型ＭＯＳトランジスタと２個のＰ型ＴＦＴの負荷素
子で構成されるＳＲＡＭセル構造に於いて、ＴＦＴが、
下層の第１のＴＦＴゲート電極９と、ＴＦＴゲート絶縁
膜１０と、ＴＦＴのチャネルを形成するボディ層（半導
体層）１３と、強誘電性を有する第２のゲート絶縁膜２
２と、第２のＴＦＴゲート電極２３を積層した構造を有
している。また、この第２のＴＦＴゲート電極２３は、
第１のＴＦＴゲート電極に接続されるか、もしくは共通
の電位に接続されており、強誘電体材料よりなる第２の
ゲート絶縁膜２２を誘電分極させることにより、情報を
保持する。
に於いて、電源を遮断後も、記憶情報を保持し、電源の
再投入後に元の状態を再現できる不揮発性メモリセル構
造を提供すること。 【構成】Ｐ型シリコン基板１の主表面に形成された４個
のＮ型ＭＯＳトランジスタと２個のＰ型ＴＦＴの負荷素
子で構成されるＳＲＡＭセル構造に於いて、ＴＦＴが、
下層の第１のＴＦＴゲート電極９と、ＴＦＴゲート絶縁
膜１０と、ＴＦＴのチャネルを形成するボディ層（半導
体層）１３と、強誘電性を有する第２のゲート絶縁膜２
２と、第２のＴＦＴゲート電極２３を積層した構造を有
している。また、この第２のＴＦＴゲート電極２３は、
第１のＴＦＴゲート電極に接続されるか、もしくは共通
の電位に接続されており、強誘電体材料よりなる第２の
ゲート絶縁膜２２を誘電分極させることにより、情報を
保持する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にスタティクランダムアクセスメモリ（ＳＲＡ
Ｍ）のメモリセルに関する。
し、特にスタティクランダムアクセスメモリ（ＳＲＡ
Ｍ）のメモリセルに関する。
【０００２】
【従来の技術】従来の、ＳＲＡＭのメモリセルは、たと
えばアイイーディーエム９１誌（ＩＥＤＭ９１）、第４
８１頁−第４８４頁に開示されている。以下、図面に沿
って説明する。
えばアイイーディーエム９１誌（ＩＥＤＭ９１）、第４
８１頁−第４８４頁に開示されている。以下、図面に沿
って説明する。
【０００３】図６（ａ）は、従来例のメモリセルの平面
図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図である。
図７（ａ），（ｂ）はそれぞれこのメモリセルのバルク
のＭＯＳトランジスタ部と、ＴＦＴ負荷素子部を分離し
て図示する平面図、図８はこのメモリセルの回路図であ
る。Ｐ型シリコン基板１に、素子分離領域２（フィール
ド酸化膜）が形成され、ゲート絶縁膜４を介し、ＭＯＳ
トランジスタのゲート電極５ａ，５ｂ，５ｃ，５ｄが形
成されている。このゲート電極５ａ，５ｂは、それぞれ
ＳＲＡＭセルの駆動トランジスタ１８，１９のゲート電
極で、第１のコンタクトホール３を通じてそれぞれＮ+
型拡散層６ａ，６ｂに接続される。ゲート電極５ｃ，５
ｄは、それぞれアクセストランジスタ１６，１７のゲー
ト電極でワード線Ｗを兼ねる。これらのゲート電極に自
己整合的にＮ+ 型拡散層６ａ，６ｂ，６ｃ，６ｄ，６
ｅ，６ｆが形成される。Ｎ+ 型拡散層６ｅ，６ｆは、図
示しない接地電位端に接続され、Ｎ+ 型拡散層６ｃ，６
ｄは、それぞれ第２のコンタクトホール７を通じてメモ
リセルのビット線８−１，８−２に接続されている。ま
た、Ｐ型ＴＦＴは、第１のＴＦＴゲート電極９ａ，９ｂ
とシリコン酸化膜より成るＴＦＴゲート絶縁膜１０と、
アモルファスシリコンを被着し、低温で長時間アニール
する事により大粒径多結晶化されたシリコン薄膜に形成
された、Ｐ+ 型に不純物ドープしたＴＦＴのソース領域
１１、ドレイン領域１２、さらに不純物のドープされな
いＴＦＴのチャネル領域１３とにより構成される。ＴＦ
Ｔのゲート電極９ａ，９ｂは、第３のコンタクトホール
１４を通じてそれぞれ駆動トランジスタ１８，１９のゲ
ート電極５ａ，５ｂに接続され、ＴＦＴのドレイン領域
１２は、第４のコンタクトホール２４ａを通じ互いに相
対する第１のＴＦＴのゲート電極９ａ，９ｂに接続され
る。ＴＦＴのソース領域１１は、延在し、電源供給線１
５に接続されている。以上の構造を取る、４個のＮ型Ｍ
ＯＳトランジスタ１６，１７，１８，１９と２個のＰ型
ＴＦＴ２０，２１より、図８に示すフリップフロップ型
のＳＲＡＭメモリセルが実現されていた。
図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図である。
図７（ａ），（ｂ）はそれぞれこのメモリセルのバルク
のＭＯＳトランジスタ部と、ＴＦＴ負荷素子部を分離し
て図示する平面図、図８はこのメモリセルの回路図であ
る。Ｐ型シリコン基板１に、素子分離領域２（フィール
ド酸化膜）が形成され、ゲート絶縁膜４を介し、ＭＯＳ
トランジスタのゲート電極５ａ，５ｂ，５ｃ，５ｄが形
成されている。このゲート電極５ａ，５ｂは、それぞれ
ＳＲＡＭセルの駆動トランジスタ１８，１９のゲート電
極で、第１のコンタクトホール３を通じてそれぞれＮ+
型拡散層６ａ，６ｂに接続される。ゲート電極５ｃ，５
ｄは、それぞれアクセストランジスタ１６，１７のゲー
ト電極でワード線Ｗを兼ねる。これらのゲート電極に自
己整合的にＮ+ 型拡散層６ａ，６ｂ，６ｃ，６ｄ，６
ｅ，６ｆが形成される。Ｎ+ 型拡散層６ｅ，６ｆは、図
示しない接地電位端に接続され、Ｎ+ 型拡散層６ｃ，６
ｄは、それぞれ第２のコンタクトホール７を通じてメモ
リセルのビット線８−１，８−２に接続されている。ま
た、Ｐ型ＴＦＴは、第１のＴＦＴゲート電極９ａ，９ｂ
とシリコン酸化膜より成るＴＦＴゲート絶縁膜１０と、
アモルファスシリコンを被着し、低温で長時間アニール
する事により大粒径多結晶化されたシリコン薄膜に形成
された、Ｐ+ 型に不純物ドープしたＴＦＴのソース領域
１１、ドレイン領域１２、さらに不純物のドープされな
いＴＦＴのチャネル領域１３とにより構成される。ＴＦ
Ｔのゲート電極９ａ，９ｂは、第３のコンタクトホール
１４を通じてそれぞれ駆動トランジスタ１８，１９のゲ
ート電極５ａ，５ｂに接続され、ＴＦＴのドレイン領域
１２は、第４のコンタクトホール２４ａを通じ互いに相
対する第１のＴＦＴのゲート電極９ａ，９ｂに接続され
る。ＴＦＴのソース領域１１は、延在し、電源供給線１
５に接続されている。以上の構造を取る、４個のＮ型Ｍ
ＯＳトランジスタ１６，１７，１８，１９と２個のＰ型
ＴＦＴ２０，２１より、図８に示すフリップフロップ型
のＳＲＡＭメモリセルが実現されていた。
【０００４】
【発明が解決しようとする課題】この従来の、ＳＲＡＭ
セルは、フリップ・フロップ回路のノード６ａ，６ｂの
電位により情報を記憶しているため、電源電圧を極端に
低下させたり、電源を切ると記憶情報が失われてしまう
という欠点がある。従って、記憶情報を保持するため、
ある一定電圧以上の電源供給を持続する事が、不可欠と
なる。
セルは、フリップ・フロップ回路のノード６ａ，６ｂの
電位により情報を記憶しているため、電源電圧を極端に
低下させたり、電源を切ると記憶情報が失われてしまう
という欠点がある。従って、記憶情報を保持するため、
ある一定電圧以上の電源供給を持続する事が、不可欠と
なる。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ装
置は、一対のＣＭＯＳインバータを有し、一方の前記Ｃ
ＭＯＳインバータの入力端および出力端をそれぞれ他方
の前記ＣＭＯＳインバータの出力端および入力端に接続
したフリップフロップ回路をメモリセルに含む半導体メ
モリ装置において、前記ＣＭＯＳインバータを構成する
負荷素子が半導体基板上の層間絶縁膜を選択的に被覆す
る第１のＴＦＴゲート電極および前記第１のＴＦＴゲー
ト電極と第１のＴＦＴゲート絶縁膜を介して交差する半
導体層を含むＰ型ＴＦＴであり、前記Ｐ型ＴＦＴの前記
半導体層と強誘電性の第２のＴＦＴゲート絶縁膜を介し
て交差する第２のＴＦＴゲート電極を有しているという
ものである。
置は、一対のＣＭＯＳインバータを有し、一方の前記Ｃ
ＭＯＳインバータの入力端および出力端をそれぞれ他方
の前記ＣＭＯＳインバータの出力端および入力端に接続
したフリップフロップ回路をメモリセルに含む半導体メ
モリ装置において、前記ＣＭＯＳインバータを構成する
負荷素子が半導体基板上の層間絶縁膜を選択的に被覆す
る第１のＴＦＴゲート電極および前記第１のＴＦＴゲー
ト電極と第１のＴＦＴゲート絶縁膜を介して交差する半
導体層を含むＰ型ＴＦＴであり、前記Ｐ型ＴＦＴの前記
半導体層と強誘電性の第２のＴＦＴゲート絶縁膜を介し
て交差する第２のＴＦＴゲート電極を有しているという
ものである。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）は、本発明の第１の実施例の平
面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図、図２
（ａ），（ｂ）はこの実施例をバルクのＭＯＳトランジ
スタ部とＴＦＴ負荷素子部を分離して示す平面図、図３
は回路図である。図２（ａ）は図７（ａ）と同じである
からバルクのＭＯＳトランジスタ部については改めて説
明しない。４個のＮ型ＭＯＳトランジスタ（駆動トラン
ジスタ１８，１９、アクセストランジスタ１６，１７）
と２個のＰ型ＴＦＴ２０，２１より、フリップフロップ
型のＳＲＡＭセルが実現されている点は、従来例と同様
である。この実施例では、Ｐ型ＴＦＴ２０，２１形成後
強誘電体材料であるＰＺＴ膜２２（厚さ約２００ｎｍ、
誘電率２０００〜２５００）をスパッタ法で全面に被着
してＰ型ＴＦＴのソース領域１１、ドレイン領域１２が
形成されたシリコン薄膜を被覆し、その上に第２のＴＦ
Ｔゲート電極２３ａ、２３ｂを設けている。さらに、こ
の第２のＴＦＴゲート電極２３ａ，２３ｂは、第５のコ
ンタクトホール２４ｂを介しそれぞれ第１のＴＦＴゲー
ト電極９ａ，９ｂに接続されている。また、ＰＺＴ膜２
２は、第２のＴＦＴゲート絶縁膜として第２のＴＦＴゲ
ート電極２３ａ，２３ｂに対し、自己整合的にその直下
にのみ残存するように形成した。こうすることにより、
図３に示すように回路図上Ｐ型ＴＦＴ２０，２１に対し
並列に接続された、ゲート絶縁膜として強誘電体材料を
用いた第２のＴＦＴ２５，２６を有するメモリセルを構
成した。構造的にはシリコン薄膜を間に挟んで第１のＴ
ＦＴゲート電極と第２のＴＦＴゲート電極を設けてＰ型
ＴＦＴを二重ゲート構造にしたものである。
面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図、図２
（ａ），（ｂ）はこの実施例をバルクのＭＯＳトランジ
スタ部とＴＦＴ負荷素子部を分離して示す平面図、図３
は回路図である。図２（ａ）は図７（ａ）と同じである
からバルクのＭＯＳトランジスタ部については改めて説
明しない。４個のＮ型ＭＯＳトランジスタ（駆動トラン
ジスタ１８，１９、アクセストランジスタ１６，１７）
と２個のＰ型ＴＦＴ２０，２１より、フリップフロップ
型のＳＲＡＭセルが実現されている点は、従来例と同様
である。この実施例では、Ｐ型ＴＦＴ２０，２１形成後
強誘電体材料であるＰＺＴ膜２２（厚さ約２００ｎｍ、
誘電率２０００〜２５００）をスパッタ法で全面に被着
してＰ型ＴＦＴのソース領域１１、ドレイン領域１２が
形成されたシリコン薄膜を被覆し、その上に第２のＴＦ
Ｔゲート電極２３ａ、２３ｂを設けている。さらに、こ
の第２のＴＦＴゲート電極２３ａ，２３ｂは、第５のコ
ンタクトホール２４ｂを介しそれぞれ第１のＴＦＴゲー
ト電極９ａ，９ｂに接続されている。また、ＰＺＴ膜２
２は、第２のＴＦＴゲート絶縁膜として第２のＴＦＴゲ
ート電極２３ａ，２３ｂに対し、自己整合的にその直下
にのみ残存するように形成した。こうすることにより、
図３に示すように回路図上Ｐ型ＴＦＴ２０，２１に対し
並列に接続された、ゲート絶縁膜として強誘電体材料を
用いた第２のＴＦＴ２５，２６を有するメモリセルを構
成した。構造的にはシリコン薄膜を間に挟んで第１のＴ
ＦＴゲート電極と第２のＴＦＴゲート電極を設けてＰ型
ＴＦＴを二重ゲート構造にしたものである。
【０００８】次に、このメモリセルの動作について説明
する。Ｐ型ＴＦＴ２０，２１と第２のＴＦＴ２５，２６
はそれぞれ図３に示す様に並列接続され、そのソース電
源電圧Ｖｃｃを供給する電源供給線１５に接続されてい
る。通常のＳＲＡＭセルと同様に記憶している情報によ
り２組の並列接続されたＴＦＴの１組はオフ状態、他の
１組はオン状態となっている。
する。Ｐ型ＴＦＴ２０，２１と第２のＴＦＴ２５，２６
はそれぞれ図３に示す様に並列接続され、そのソース電
源電圧Ｖｃｃを供給する電源供給線１５に接続されてい
る。通常のＳＲＡＭセルと同様に記憶している情報によ
り２組の並列接続されたＴＦＴの１組はオフ状態、他の
１組はオン状態となっている。
【０００９】今、第２のＴＦＴ２５がオフで、２６がオ
ンとなるよう書き込みを行なう場合について説明する。
ンとなるよう書き込みを行なう場合について説明する。
【００１０】電源電圧Ｖｃｃより高い電圧、たとえばセ
ルのアクセストランジスタを構成するＮ型ＭＯＳトラン
ジスタ１６，１７のしきい値電圧をＶｔａ（０．７Ｖ〜
０．８Ｖ）としてＶｃｃよりＶｔａの３倍高い電圧（Ｖ
ｃｃ＋３Ｖｔａ）程度の電圧を発生する図示しない回路
を設け、メモリセルへの書き込み時に、ワード線を構成
するＮ型ＭＯＳトランジスタ１６，１７のゲート電極と
“Ｈ”レベルを書き込むべきセルノード６ｂに対応する
ビット線８−２にこのＶｃｃよりＶｔａの３倍程度高い
電位を印加するようにした。
ルのアクセストランジスタを構成するＮ型ＭＯＳトラン
ジスタ１６，１７のしきい値電圧をＶｔａ（０．７Ｖ〜
０．８Ｖ）としてＶｃｃよりＶｔａの３倍高い電圧（Ｖ
ｃｃ＋３Ｖｔａ）程度の電圧を発生する図示しない回路
を設け、メモリセルへの書き込み時に、ワード線を構成
するＮ型ＭＯＳトランジスタ１６，１７のゲート電極と
“Ｈ”レベルを書き込むべきセルノード６ｂに対応する
ビット線８−２にこのＶｃｃよりＶｔａの３倍程度高い
電位を印加するようにした。
【００１１】一方“Ｌ”レベルを書き込むべきセルノー
ド６ａに対応したビット線８−１には、ＧＮＤ電位を印
加した。従って、第２のＴＦＴ２５，２６のゲート電極
には、それぞれＶｃｃよりＶｔａの２倍高い電位とＧＮ
Ｄ電位が印加される。
ド６ａに対応したビット線８−１には、ＧＮＤ電位を印
加した。従って、第２のＴＦＴ２５，２６のゲート電極
には、それぞれＶｃｃよりＶｔａの２倍高い電位とＧＮ
Ｄ電位が印加される。
【００１２】こうすることにより、第２のＴＦＴ２５，
２６のゲート絶縁膜である強誘電体膜２２には、そのソ
ース電位がＶｃｃであるため、お互いに逆向きの電界が
加わることとなる。その向きと電源電圧に依存した強さ
で強誘電体膜２２は誘電分極を起こす。この誘電分極に
より生じた電界により第２のＴＦＴ２５，２６のしきい
値電圧は、それぞれ負の方向（カットオフの方向）、正
の方向（オンの方向）にシフトシフトしアンバランスの
状態が形成される。こうして第２のＴＦＴ２５，２６の
初期状態の如何に拘らず、情報の書き込みを行なう事が
できる。この段階で電源を切っても、これらの誘電分極
に起因するしきい値電圧シフトは、影響を受けず保持さ
れる。
２６のゲート絶縁膜である強誘電体膜２２には、そのソ
ース電位がＶｃｃであるため、お互いに逆向きの電界が
加わることとなる。その向きと電源電圧に依存した強さ
で強誘電体膜２２は誘電分極を起こす。この誘電分極に
より生じた電界により第２のＴＦＴ２５，２６のしきい
値電圧は、それぞれ負の方向（カットオフの方向）、正
の方向（オンの方向）にシフトシフトしアンバランスの
状態が形成される。こうして第２のＴＦＴ２５，２６の
初期状態の如何に拘らず、情報の書き込みを行なう事が
できる。この段階で電源を切っても、これらの誘電分極
に起因するしきい値電圧シフトは、影響を受けず保持さ
れる。
【００１３】従って再度電源を投入した際、アンバラン
スの状態に沿った記憶状態が再現される。すなわち、第
２のＴＦＴ２６がオンしやすいため、そのドレイン領域
の電位をいち早く高電位に引き上げ、電源の切られる直
前の記憶状態を再現することが可能となる。
スの状態に沿った記憶状態が再現される。すなわち、第
２のＴＦＴ２６がオンしやすいため、そのドレイン領域
の電位をいち早く高電位に引き上げ、電源の切られる直
前の記憶状態を再現することが可能となる。
【００１４】また、上述の例では書き込み動作でワード
線レベルと“Ｈ”側のビット線レベルを昇圧した方法を
取り記憶情報に応じた強誘電体膜の誘電分極をおこさせ
たが、第２の方法としてこのような昇圧すること無しに
記憶状態保持状態に入る直前に電源電圧を変化させるこ
とにより記憶情報の保持を実現できる。
線レベルと“Ｈ”側のビット線レベルを昇圧した方法を
取り記憶情報に応じた強誘電体膜の誘電分極をおこさせ
たが、第２の方法としてこのような昇圧すること無しに
記憶状態保持状態に入る直前に電源電圧を変化させるこ
とにより記憶情報の保持を実現できる。
【００１５】まず、電源電圧Ｖｃｃの状態でビット線を
通じて通常のＳＲＡＭと同様にして情報をメモリセルに
書き込んだのち電源電圧をＶｃｃの１．５倍程度に昇圧
し、セルノード例えば６ｂの“Ｈ”の電位がＶｃｃの
１．５倍で安定するまで保持した。その後、電源電圧を
Ｖｃｃ／２まで低下させた。この際、セルの第２のＴＦ
Ｔ２５のゲート電極はその寄生容量のため瞬間的にＶｃ
ｃの１．５倍程度高い電位に留まり、そのゲート絶縁膜
２２には逆向きの電界が加わりしきい値電圧が、負の方
向（カットオフの方向）にシフトする。一方第２のＴＦ
Ｔ２６のゲート電位は、ＧＮＤレベルでありそのゲート
絶縁膜２２に加わる電界の方向は、変わらない。かくし
て、第２のＴＦＴ２５，２６の間にアンバランスを発生
させた後、電源を切っても記憶状態を保持する事ができ
る。より強く第２のＴＦＴゲート絶縁膜に誘電分極をお
こさせるため、この一連のシーケンスを複数回繰り返し
た後電源電圧を切ることも効果がある。
通じて通常のＳＲＡＭと同様にして情報をメモリセルに
書き込んだのち電源電圧をＶｃｃの１．５倍程度に昇圧
し、セルノード例えば６ｂの“Ｈ”の電位がＶｃｃの
１．５倍で安定するまで保持した。その後、電源電圧を
Ｖｃｃ／２まで低下させた。この際、セルの第２のＴＦ
Ｔ２５のゲート電極はその寄生容量のため瞬間的にＶｃ
ｃの１．５倍程度高い電位に留まり、そのゲート絶縁膜
２２には逆向きの電界が加わりしきい値電圧が、負の方
向（カットオフの方向）にシフトする。一方第２のＴＦ
Ｔ２６のゲート電位は、ＧＮＤレベルでありそのゲート
絶縁膜２２に加わる電界の方向は、変わらない。かくし
て、第２のＴＦＴ２５，２６の間にアンバランスを発生
させた後、電源を切っても記憶状態を保持する事ができ
る。より強く第２のＴＦＴゲート絶縁膜に誘電分極をお
こさせるため、この一連のシーケンスを複数回繰り返し
た後電源電圧を切ることも効果がある。
【００１６】さらに、記憶状態に応じた誘電分極を起こ
させる第３の方法として以下の手段もある。それは、第
２のＴＦＴ２５，２６のゲート電極２３ａ，２３ｂとし
て抵抗率の高い材料を選び大きい寄生抵抗（たとえば１
００Ｍオーム）を付けることにより（図１，２には図示
せず）、その寄生容量とで構成される時定数を大きくし
た。記憶保持状態に入る時は、電源電圧Ｖｃｃを速やか
な立ち下がりシーケンスで切ることにより、第２のＴＦ
Ｔ２５のゲート電極の電位が先の時定数で低下するので
あるが、それよりもＶｃｃの電位を充分早くＧＮＤレベ
ルに落とすことにより、ＴＦＴのゲート絶縁膜２２に逆
向きの電界をかけ誘電分極を起こさせ、ＴＦＴのしきい
値をシフトさせた。
させる第３の方法として以下の手段もある。それは、第
２のＴＦＴ２５，２６のゲート電極２３ａ，２３ｂとし
て抵抗率の高い材料を選び大きい寄生抵抗（たとえば１
００Ｍオーム）を付けることにより（図１，２には図示
せず）、その寄生容量とで構成される時定数を大きくし
た。記憶保持状態に入る時は、電源電圧Ｖｃｃを速やか
な立ち下がりシーケンスで切ることにより、第２のＴＦ
Ｔ２５のゲート電極の電位が先の時定数で低下するので
あるが、それよりもＶｃｃの電位を充分早くＧＮＤレベ
ルに落とすことにより、ＴＦＴのゲート絶縁膜２２に逆
向きの電界をかけ誘電分極を起こさせ、ＴＦＴのしきい
値をシフトさせた。
【００１７】記憶情報の保持を第２のＴＦＴのしきい値
シフトを利用して行うのであるが、上述のように３種の
方法が有効であった。それらの組み合わせも効果があっ
た。また、Ｐ型ＴＦＴの駆動能力は低いので、電源を再
投入する際、その電圧の上昇スピードを遅くすると、電
源の切られる直前の記憶状態を、誤動作無く再現する事
が容易となり、信頼性を向上する事ができた。
シフトを利用して行うのであるが、上述のように３種の
方法が有効であった。それらの組み合わせも効果があっ
た。また、Ｐ型ＴＦＴの駆動能力は低いので、電源を再
投入する際、その電圧の上昇スピードを遅くすると、電
源の切られる直前の記憶状態を、誤動作無く再現する事
が容易となり、信頼性を向上する事ができた。
【００１８】図４（ａ）は本発明の第２の実施例を示す
平面図で、ＴＦＴ負荷素子部分を示す（バルクのＭＯＳ
トランジスタ部は図１（ａ），図７（ａ）と同様のため
省略）、図４（ｂ）は図４（ａ）のＸ−Ｘ線断面図、図
５は回路図を示す。本実施例は、Ｐ型ＴＦＴのチャネル
領域１３の上にＰＺＴ膜の強誘電体膜２２と第２のＴＦ
Ｔゲート電極２３（第２のＴＦＴ２５，２６に共通の導
電膜）を設け、その電極を延在させ所定の電圧Ｖｄを与
える図示しない配線層に接続した構造である。この配線
層はワード線を共有する複数のメモリセル毎に設けられ
るものでビット線と同一層の導電膜で構成すればよい。
４個のＭＯＳトランジスタ１６，１７，１８，１９と２
個のＰ型ＴＦＴ２０，２１より、フリップフロップ型の
ＳＲＡＭメモリセルが実現されている点は、第１の実施
例と同様である。また、Ｐ型ＴＦＴ２０，２１に対し並
列接続で、第２のＴＦＴ２５，２６のソース、ドレイン
領域が接続される構造である。
平面図で、ＴＦＴ負荷素子部分を示す（バルクのＭＯＳ
トランジスタ部は図１（ａ），図７（ａ）と同様のため
省略）、図４（ｂ）は図４（ａ）のＸ−Ｘ線断面図、図
５は回路図を示す。本実施例は、Ｐ型ＴＦＴのチャネル
領域１３の上にＰＺＴ膜の強誘電体膜２２と第２のＴＦ
Ｔゲート電極２３（第２のＴＦＴ２５，２６に共通の導
電膜）を設け、その電極を延在させ所定の電圧Ｖｄを与
える図示しない配線層に接続した構造である。この配線
層はワード線を共有する複数のメモリセル毎に設けられ
るものでビット線と同一層の導電膜で構成すればよい。
４個のＭＯＳトランジスタ１６，１７，１８，１９と２
個のＰ型ＴＦＴ２０，２１より、フリップフロップ型の
ＳＲＡＭメモリセルが実現されている点は、第１の実施
例と同様である。また、Ｐ型ＴＦＴ２０，２１に対し並
列接続で、第２のＴＦＴ２５，２６のソース、ドレイン
領域が接続される構造である。
【００１９】次に、この実施例の動作について説明す
る。情報が記憶されている状態として、ＴＦＴ２０がオ
ン状態、ＴＦＴ２１がオフ状態となっている場合で説明
する。
る。情報が記憶されている状態として、ＴＦＴ２０がオ
ン状態、ＴＦＴ２１がオフ状態となっている場合で説明
する。
【００２０】第２のＴＦＴゲート電極の電位Ｖｄは通常
動作では、電源電圧と等しくした。従って共にオフ状態
となっている。記憶情報保持の直前で、第２のＴＦＴゲ
ート電極の電位ＶｄをＧＮＤ電位に下げた。そうするこ
とにより、第２のＴＦＴ２５，２６のチャンネル電位と
Ｖｄの電位の関係でそのゲート絶縁膜２２を誘電分極さ
せ、第２のＴＦＴ２５，２６のしきい値電圧をそれぞれ
正の方向（オンしやすい方向）、負の方向（カットオフ
しやすい方向）にシフトさせた。
動作では、電源電圧と等しくした。従って共にオフ状態
となっている。記憶情報保持の直前で、第２のＴＦＴゲ
ート電極の電位ＶｄをＧＮＤ電位に下げた。そうするこ
とにより、第２のＴＦＴ２５，２６のチャンネル電位と
Ｖｄの電位の関係でそのゲート絶縁膜２２を誘電分極さ
せ、第２のＴＦＴ２５，２６のしきい値電圧をそれぞれ
正の方向（オンしやすい方向）、負の方向（カットオフ
しやすい方向）にシフトさせた。
【００２１】すなわち、第２のＴＦＴ２５のチャンネル
は、Ｐ型ＴＦＴ２０のチャンネルと同一でオン状態であ
り、さらにドレイン電圧は、“Ｈ”レベルであるため、
このチャンネルの電位は、電源電圧Ｖｃｃの電位であ
る。ＶｄをＧＮＤ電位に下げた場合、第２のＴＦＴゲー
ト絶縁膜２２に電界が印加され、しきい値を正の方向
（オンしやすい方向）にシフトする。一方第２のＴＦＴ
２６のチャンネルは、Ｐ型ＴＦＴ２１のチャンネルと同
一でオフ状態であり、さらにドレイン電圧は“Ｌ”レベ
ルであるため、このチャンネル領域の電位は、ＧＮＤ電
位に近い。ＶｄがＶｃｃ電位の場合、第２のＴＦＴゲー
ト絶縁膜２２には電界が印加され、絶縁膜が誘電分極を
起こし、しきい値の負の方向（オフしやすい方向）にシ
フトする。ＶｄをＧＮＤ電位に下げても、絶縁膜に印加
される電界の方向は変化しないので、誘電分極の状態に
変化はない。
は、Ｐ型ＴＦＴ２０のチャンネルと同一でオン状態であ
り、さらにドレイン電圧は、“Ｈ”レベルであるため、
このチャンネルの電位は、電源電圧Ｖｃｃの電位であ
る。ＶｄをＧＮＤ電位に下げた場合、第２のＴＦＴゲー
ト絶縁膜２２に電界が印加され、しきい値を正の方向
（オンしやすい方向）にシフトする。一方第２のＴＦＴ
２６のチャンネルは、Ｐ型ＴＦＴ２１のチャンネルと同
一でオフ状態であり、さらにドレイン電圧は“Ｌ”レベ
ルであるため、このチャンネル領域の電位は、ＧＮＤ電
位に近い。ＶｄがＶｃｃ電位の場合、第２のＴＦＴゲー
ト絶縁膜２２には電界が印加され、絶縁膜が誘電分極を
起こし、しきい値の負の方向（オフしやすい方向）にシ
フトする。ＶｄをＧＮＤ電位に下げても、絶縁膜に印加
される電界の方向は変化しないので、誘電分極の状態に
変化はない。
【００２２】この段階で電源を切っても、この誘電分極
に起因する第２のＴＦＴ２５，２６のしきい値シフト
は、保持される。すなわち、再度電源が投入されたと
き、第２のＴＦＴ２６は、しきい値の絶対値が大きく、
第２のＴＦＴ２５に比べオンしにくい為、ＴＦＴ２６の
ドレイン領域の電位は低電位、ＴＦＴ２５のドレイン領
域の電位は高電位の状態が再現される。
に起因する第２のＴＦＴ２５，２６のしきい値シフト
は、保持される。すなわち、再度電源が投入されたと
き、第２のＴＦＴ２６は、しきい値の絶対値が大きく、
第２のＴＦＴ２５に比べオンしにくい為、ＴＦＴ２６の
ドレイン領域の電位は低電位、ＴＦＴ２５のドレイン領
域の電位は高電位の状態が再現される。
【００２３】また、電源を再投入する際、その電圧の上
昇スピードを遅くすると、電源の切られる直前の記憶状
態を、誤動作無く再現する事が容易となり、信頼性を向
上する事ができた。
昇スピードを遅くすると、電源の切られる直前の記憶状
態を、誤動作無く再現する事が容易となり、信頼性を向
上する事ができた。
【００２４】
【発明の効果】以上説明したように、本発明は、ＴＦＴ
負荷型のＳＲＡＭセル構造に於いて通常のＴＦＴと並列
にＴＦＴゲート絶縁膜として強誘電性を持つ材料を使用
した他のＴＦＴを設け、この強誘電体膜を分極させる事
により、ＳＲＡＭの記憶情報を保持し、電源を極端に低
下、もしくは遮断しても、電源再投入時に、その前の記
憶状態を再現でき、ＳＲＡＭの不揮発性化ができるとい
う効果を有する。さらに、アルファ粒子等の放射線によ
る、ノイズが発生してももとの状態を再現できるという
効果を有する。
負荷型のＳＲＡＭセル構造に於いて通常のＴＦＴと並列
にＴＦＴゲート絶縁膜として強誘電性を持つ材料を使用
した他のＴＦＴを設け、この強誘電体膜を分極させる事
により、ＳＲＡＭの記憶情報を保持し、電源を極端に低
下、もしくは遮断しても、電源再投入時に、その前の記
憶状態を再現でき、ＳＲＡＭの不揮発性化ができるとい
う効果を有する。さらに、アルファ粒子等の放射線によ
る、ノイズが発生してももとの状態を再現できるという
効果を有する。
【図１】本発明の第１の実施例を示す平面図（図１
（ａ）および断面図（図１（ｂ））である。
（ａ）および断面図（図１（ｂ））である。
【図２】第１の実施例におけるバルクのＭＯＳトランジ
スタ部とＴＦＴ負荷素子部とをそれぞれ（ａ），（ｂ）
に分けて示す平面図である。
スタ部とＴＦＴ負荷素子部とをそれぞれ（ａ），（ｂ）
に分けて示す平面図である。
【図３】第１の実施例の回路図である。
【図４】第２の実施例を示す平面図（図４（ａ））およ
び断面図（図４（ｂ））である。
び断面図（図４（ｂ））である。
【図５】第２の実施例の回路図である。
【図６】従来例を示す平面図（図６（ａ））および断面
図（図６（ｂ））である。
図（図６（ｂ））である。
【図７】従来例におけるバルクのＭＯＳトランジスタ部
とＴＦＴ負荷素子部とをそれぞれ（ａ），（ｂ）に分け
て示す平面図である。
とＴＦＴ負荷素子部とをそれぞれ（ａ），（ｂ）に分け
て示す平面図である。
【図８】従来例の回路図である。
１ Ｐ型シリコン基板 ２ 素子分離領域 ３ 第１のコンタクトホール ４ ゲート絶縁膜 ５ａ〜５ｄ ゲート電極 ６ａ〜６ｆ Ｎ+ 型拡散層 ７ 第２のコンタクトホール ８−１，８−２ ビット線 ９ａ，９ｂ 第１のＴＦＴゲート電極 １０ ＴＦＴゲート絶縁膜 １１ ＴＦＴのソース領域 １２ ＴＦＴのドレイン領域 １３ チャネル領域 １４ 第３のコンタクトホール １５ 電源供給線 １６，１７，１８，１９ Ｎ型ＭＯＳトランジスタ ２０，２１ Ｐ型ＴＦＴ ２２ ＰＺＴ膜 ２３ａ，２３ｂ 第２のＴＦＴゲート電極 ２４ａ 第４のコンタクトホール ２４ｂ 第５のコンタクトホール ２５，２６ 第２のＴＦＴ
Claims (5)
- 【請求項１】 一対のＣＭＯＳインバータを有し、一方
の前記ＣＭＯＳインバータの入力端および出力端をそれ
ぞれ他方の前記ＣＭＯＳインバータの出力端および入力
端に接続したフリップフロップ回路をメモリセルに含む
半導体メモリ装置において、前記ＣＭＯＳインバータを
構成する負荷素子が半導体基板上の層間絶縁膜を選択的
に被覆する第１のＴＦＴのゲート電極および前記第１の
ＴＦＴゲート電極と第１のＴＦＴゲート絶縁膜を介して
交差する半導体層を含むＰ型ＴＦＴであり、前記Ｐ型Ｔ
ＦＴの前記半導体層と強誘電性の第２のＴＦＴゲート絶
縁膜を介して交差する第２のＴＦＴゲート電極を有して
いることを特徴とする半導体メモリ装置。 - 【請求項２】 半導体層を挟んで設けられた第１のＴＦ
Ｔゲート電極と第２のＴＦＴゲート電極が相互に接続さ
れている請求項１記載の半導体メモリ装置。 - 【請求項３】 メモリセル内の２つの第２のＴＦＴゲー
ト電極が相互に接続されて所定の電圧供給端に接続され
ている請求項１記載の半導体メモリ装置。 - 【請求項４】 ビット線から供給される情報を書き込ん
だのちメモリセルに供給される電源電圧を変化させるこ
とにより前記情報に応じた誘電分極を第２のＴＦＴゲー
ト絶縁膜に起こさせる手段を備えている請求項１または
２記載の半導体メモリ装置。 - 【請求項５】 ビット線から供給される情報を書き込ん
だのち第２のＴＦＴゲート電極の電位を変化させて前記
情報に応じた誘電分極を第２のＴＦＴゲート絶縁膜に起
こさせる手段を備えている請求項３記載の半導体メモリ
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324990A JP3039245B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体メモリ装置 |
| KR1019940036681A KR0178817B1 (ko) | 1993-12-22 | 1994-12-22 | 상보형 금속 산화 반도체 인버터 저장 셀을 가진 반도체 메모리 장치 |
| US08/362,159 US5535154A (en) | 1993-12-22 | 1994-12-22 | Semiconductor memory device with CMOS-inverter storage cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324990A JP3039245B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183401A true JPH07183401A (ja) | 1995-07-21 |
| JP3039245B2 JP3039245B2 (ja) | 2000-05-08 |
Family
ID=18171904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324990A Expired - Lifetime JP3039245B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5535154A (ja) |
| JP (1) | JP3039245B2 (ja) |
| KR (1) | KR0178817B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532165B1 (en) | 1999-05-31 | 2003-03-11 | Sony Corporation | Nonvolatile semiconductor memory and driving method thereof |
| KR100470186B1 (ko) * | 1997-12-31 | 2005-07-18 | 주식회사 하이닉스반도체 | 스태틱랜덤액세스메모리셀의제조방법 |
| JP2012256855A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体素子、記憶回路、集積回路、及び集積回路の駆動方法 |
| US9183914B2 (en) | 2011-11-25 | 2015-11-10 | Renesas Electronics Corporation | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3698386B2 (ja) * | 1997-11-27 | 2005-09-21 | ローム株式会社 | データ記憶装置 |
| US6243286B1 (en) * | 1998-07-27 | 2001-06-05 | Seiko Epson Corporation | Semiconductor memory device and method of fabricating the same |
| JP3606543B2 (ja) * | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
| US6255157B1 (en) | 1999-01-27 | 2001-07-03 | International Business Machines Corporation | Method for forming a ferroelectric capacitor under the bit line |
| US6333202B1 (en) * | 1999-08-26 | 2001-12-25 | International Business Machines Corporation | Flip FERAM cell and method to form same |
| GB2362990B (en) * | 2000-05-31 | 2005-02-02 | Seiko Epson Corp | Memory device |
| US9792981B2 (en) | 2015-09-29 | 2017-10-17 | Nxp Usa, Inc. | Memory with read circuitry and method of operating |
| US10957373B2 (en) * | 2018-07-05 | 2021-03-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| KR102639877B1 (ko) * | 2018-07-05 | 2024-02-27 | 삼성전자주식회사 | 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3270765B2 (ja) * | 1992-03-03 | 2002-04-02 | ローム株式会社 | 不揮発性記憶素子 |
| US5426315A (en) * | 1993-10-04 | 1995-06-20 | Motorola Inc. | Thin-film transistor having an inlaid thin-film channel region |
-
1993
- 1993-12-22 JP JP5324990A patent/JP3039245B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-22 US US08/362,159 patent/US5535154A/en not_active Expired - Fee Related
- 1994-12-22 KR KR1019940036681A patent/KR0178817B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470186B1 (ko) * | 1997-12-31 | 2005-07-18 | 주식회사 하이닉스반도체 | 스태틱랜덤액세스메모리셀의제조방법 |
| US6532165B1 (en) | 1999-05-31 | 2003-03-11 | Sony Corporation | Nonvolatile semiconductor memory and driving method thereof |
| JP2012256855A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体素子、記憶回路、集積回路、及び集積回路の駆動方法 |
| US9183914B2 (en) | 2011-11-25 | 2015-11-10 | Renesas Electronics Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5535154A (en) | 1996-07-09 |
| KR0178817B1 (ko) | 1999-03-20 |
| JP3039245B2 (ja) | 2000-05-08 |
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