JP2874706B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造のスタティ
ック型ＲＡＭ（ＳＲＡＭと略す。）に関し、特に薄膜ト
ランジスタを用いるＳＲＡＭに関する。
ック型ＲＡＭ（ＳＲＡＭと略す。）に関し、特に薄膜ト
ランジスタを用いるＳＲＡＭに関する。
【０００２】
【従来の技術】ＳＲＡＭの記憶回路の単位セルは、２つ
のインバータを交差接続したフリップフロップ回路と、
この交差節点を外部からコントロールする２つのアクセ
ストランジスタと、アクセストランジスタに接続される
ディジット線と、アクセストランジスタをコントロール
するワード線とから構成される。
のインバータを交差接続したフリップフロップ回路と、
この交差節点を外部からコントロールする２つのアクセ
ストランジスタと、アクセストランジスタに接続される
ディジット線と、アクセストランジスタをコントロール
するワード線とから構成される。
【０００３】ＭＯＳ構造の場合、高集積化の為に単位セ
ル面積を縮小する必要から、インバータは古くは１個の
ＭＯＳトランジスタとその上部に形成される抵抗とで構
成されていた。ところが、最近は抵抗素子の高抵抗化の
困難さや他の理由から薄膜トランジスタを用いるものが
現われている。
ル面積を縮小する必要から、インバータは古くは１個の
ＭＯＳトランジスタとその上部に形成される抵抗とで構
成されていた。ところが、最近は抵抗素子の高抵抗化の
困難さや他の理由から薄膜トランジスタを用いるものが
現われている。
【０００４】このようなＳＲＡＭの記憶回路の単位セル
を図３（ａ）に示す。Ｎ1 〜Ｎ4 はシリコン基板上に形
成されるＮチャネルＭＯＳトランジスタで、Ｔ1 ，Ｔ2
は薄膜トランジスタであり、これらのうち、Ｎ1 ，Ｔ1
及びＮ2 ，Ｔ2 の組合せでインバータが構成され、更に
インバータが節点Ａ，Ｂに交差接続されてフリップフロ
ップを構成する。Ｎ3 ，Ｎ4 はアクセストランジスタで
ディジット線Ｄ，Ｄ´と節点Ａ，Ｂとを接続し、ワード
線Ｗでコントロールされる。ＶCCはインバータの電源で
ある。尚、図３（ｂ）及び（ｃ）は、それぞれ別個な薄
膜トランジスタＴｉを例示したものである。
を図３（ａ）に示す。Ｎ1 〜Ｎ4 はシリコン基板上に形
成されるＮチャネルＭＯＳトランジスタで、Ｔ1 ，Ｔ2
は薄膜トランジスタであり、これらのうち、Ｎ1 ，Ｔ1
及びＮ2 ，Ｔ2 の組合せでインバータが構成され、更に
インバータが節点Ａ，Ｂに交差接続されてフリップフロ
ップを構成する。Ｎ3 ，Ｎ4 はアクセストランジスタで
ディジット線Ｄ，Ｄ´と節点Ａ，Ｂとを接続し、ワード
線Ｗでコントロールされる。ＶCCはインバータの電源で
ある。尚、図３（ｂ）及び（ｃ）は、それぞれ別個な薄
膜トランジスタＴｉを例示したものである。
【０００５】一方、図３（ａ）に示すＳＲＡＭの記憶回
路をシリコン基板上に配置した平面図を、図４（ａ）及
び（ｂ）に示す。
路をシリコン基板上に配置した平面図を、図４（ａ）及
び（ｂ）に示す。
【０００６】図４（ａ）において、４１ａはトランジス
タＮ1 のリース拡散層であり、４１ｂはＮ1 のドレイ
ン，Ｎ3 のソース及び節点Ａを形成する拡散層であり、
４１ｃはＮ3 のドレイン拡散層である。４２はＮ1 のゲ
ート電極を形成する第１ポリシリコン層であり、４３は
Ｎ3 のゲート電極（＝ワード線Ｗ）を形成する第１ポリ
シリコン層である。同様に、４４ａはＮ2 のソースであ
り、４４ｂはＮ2 のドレイン，Ｎ4 のソース，節点Ｂで
あり、４４ｃはＮ4 のドレインを形成する拡散層であ
る。又、４５はＮ2 のゲート電極であり、４６はＮ4 の
ゲート電極（＝ワード線Ｗ）を形成する第１ポリシリコ
ン層である。更に、４７，４８は第１のポリシリコン層
と拡散層を接続するコンタクトであり、４９は接地配線
層であり、５０，５１は接地配線と拡散層を接続するコ
ンタクトである。尚、５２，５３はディジット線Ｄ，Ｄ
´を接続する為のコンタクトであるが、ディジット線の
構成は本発明では重要でない為、省略してある。
タＮ1 のリース拡散層であり、４１ｂはＮ1 のドレイ
ン，Ｎ3 のソース及び節点Ａを形成する拡散層であり、
４１ｃはＮ3 のドレイン拡散層である。４２はＮ1 のゲ
ート電極を形成する第１ポリシリコン層であり、４３は
Ｎ3 のゲート電極（＝ワード線Ｗ）を形成する第１ポリ
シリコン層である。同様に、４４ａはＮ2 のソースであ
り、４４ｂはＮ2 のドレイン，Ｎ4 のソース，節点Ｂで
あり、４４ｃはＮ4 のドレインを形成する拡散層であ
る。又、４５はＮ2 のゲート電極であり、４６はＮ4 の
ゲート電極（＝ワード線Ｗ）を形成する第１ポリシリコ
ン層である。更に、４７，４８は第１のポリシリコン層
と拡散層を接続するコンタクトであり、４９は接地配線
層であり、５０，５１は接地配線と拡散層を接続するコ
ンタクトである。尚、５２，５３はディジット線Ｄ，Ｄ
´を接続する為のコンタクトであるが、ディジット線の
構成は本発明では重要でない為、省略してある。
【０００７】図４（ｂ）は図４（ａ）上に重なる薄膜ト
ランジスタの平面図を示している。５４はＴ2 のドレイ
ン，チャネル，ソース（＝ＶCC）を形成するシリコン薄
膜であり、５５はＧＮＤ配線４９の上層であると共に、
５４の下層に位置する第２ポリシリコン層であって、且
つＴ2 のゲート電極となる。５６は４５，５５を接続す
るコンタクトであり、５７は５４，５５を接続するコン
タクトである。
ランジスタの平面図を示している。５４はＴ2 のドレイ
ン，チャネル，ソース（＝ＶCC）を形成するシリコン薄
膜であり、５５はＧＮＤ配線４９の上層であると共に、
５４の下層に位置する第２ポリシリコン層であって、且
つＴ2 のゲート電極となる。５６は４５，５５を接続す
るコンタクトであり、５７は５４，５５を接続するコン
タクトである。
【０００８】同様に５８はＴ1 のドレイン，チャネル，
ソース（＝ＶCC）を形成するシリコン薄膜であり、５９
は５８の下層に位置する第２ポリシリコン層によるＴ1
のゲート電極である。６０は４２，５９を接続するコン
タクトであり、６１は５８，５９を接続するコンタクト
である。
ソース（＝ＶCC）を形成するシリコン薄膜であり、５９
は５８の下層に位置する第２ポリシリコン層によるＴ1
のゲート電極である。６０は４２，５９を接続するコン
タクトであり、６１は５８，５９を接続するコンタクト
である。
【０００９】図５は図４（ａ）及び（ｂ）のＸ−Ｘ′線
における断面図を示したものである。図５中の各構成要
素のうち、図４（ａ）及び（ｂ）に対応するものは、同
一の記号付けをしてある。図５中の６５はシリコン基板
であり、６６はゲート酸化膜であり、６７は素子分離酸
化膜であり、６８は層間絶縁膜（薄膜トランジスタのゲ
ート絶縁膜を含む）である。
における断面図を示したものである。図５中の各構成要
素のうち、図４（ａ）及び（ｂ）に対応するものは、同
一の記号付けをしてある。図５中の６５はシリコン基板
であり、６６はゲート酸化膜であり、６７は素子分離酸
化膜であり、６８は層間絶縁膜（薄膜トランジスタのゲ
ート絶縁膜を含む）である。
【００１０】ここで、従来の薄膜トランジスタの特性に
ついて説明する。図６（ａ）は一般的な薄膜トランジス
タの構造を示したものである。ここで、１０１はシリコ
ン薄膜中のドレイン領域であり、１０２はチャネル領域
であり、１０３はソース領域である。又、１０４はゲー
ト絶縁膜であり、１０５はゲート電極である。
ついて説明する。図６（ａ）は一般的な薄膜トランジス
タの構造を示したものである。ここで、１０１はシリコ
ン薄膜中のドレイン領域であり、１０２はチャネル領域
であり、１０３はソース領域である。又、１０４はゲー
ト絶縁膜であり、１０５はゲート電極である。
【００１１】図６（ａ）の構造を有する薄膜トランジス
タのゲート電圧（Ｖg ）−ドレイン電流（Ｉd ）特性は
図６（ｄ）に示す各薄膜トランジスタの特性のうちの点
線ａのようになる。
タのゲート電圧（Ｖg ）−ドレイン電流（Ｉd ）特性は
図６（ｄ）に示す各薄膜トランジスタの特性のうちの点
線ａのようになる。
【００１２】ところで、ＳＲＡＭで使用される薄膜トラ
ンジスタは、ＳＲＡＭの低消費電力化の要求からリーク
電流を小さくする必要がある。この為、ドレイン領域を
ゲート電極から離すオフセット構造が提案されている
（ＩＥ3 Journal of Solid-State Circuits Vol.24,N
o.6,1989, p. 1708〜1713参照）。図６（ｂ）は、この
構造の薄膜トランジスタを示したものである。ここでＯ
f はオフセット領域であり、他の構造は図６（ａ）の薄
膜トランジスタと変わらない構造になっている。
ンジスタは、ＳＲＡＭの低消費電力化の要求からリーク
電流を小さくする必要がある。この為、ドレイン領域を
ゲート電極から離すオフセット構造が提案されている
（ＩＥ3 Journal of Solid-State Circuits Vol.24,N
o.6,1989, p. 1708〜1713参照）。図６（ｂ）は、この
構造の薄膜トランジスタを示したものである。ここでＯ
f はオフセット領域であり、他の構造は図６（ａ）の薄
膜トランジスタと変わらない構造になっている。
【００１３】このようなオフセット領域を設けると、こ
の部分のチャネル抵抗によりそのＶg −Ｉd 特性は図６
（ｄ）の破線ｂで表わされるように下方へシフトし、リ
ーク電流が低減される。因みに、図４（ｂ）及び図５中
に示すＯ2 は、このオフセット領域である。
の部分のチャネル抵抗によりそのＶg −Ｉd 特性は図６
（ｄ）の破線ｂで表わされるように下方へシフトし、リ
ーク電流が低減される。因みに、図４（ｂ）及び図５中
に示すＯ2 は、このオフセット領域である。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
たオフセット構造を持つ薄膜トランジスタでは、リーク
電流を低減する目的から、導通状態でのオン電流が犠牲
にされている。又、集積度が１６Mbit以上のＳＲＡＭで
は、低電圧駆動の要求があり、記憶回路単位セルの低電
圧動作マージンを広げる為に、ＴＦＴのオン電流を増加
する必要が生じている。この低リーク電流，高オン電流
を両立させる構造が最近提案されている（１９９０年秋
季応物学会連合講演会２８ａ−ＳＺＭ−１２，予稿集
ｐ．６７６参照）。この薄膜トランジスタは、図６
（ｃ）に示す如く、従来のＴＦＴのゲート電極１０５上
に第２のゲート絶縁膜１０６と、オフセット領域Ｏｆ上
に伸びる第２のゲート電極１０７とを有する。ここで
は、第２のゲート電極１０７をＴＦＴのゲート電極１０
５と同極性で印加することにより、Ｖg −Ｉd 特性は図
６（ｄ）の実線ｃで示す如く破線ｂのリーク電流と、点
線ａのオン電流とを達成できる。
たオフセット構造を持つ薄膜トランジスタでは、リーク
電流を低減する目的から、導通状態でのオン電流が犠牲
にされている。又、集積度が１６Mbit以上のＳＲＡＭで
は、低電圧駆動の要求があり、記憶回路単位セルの低電
圧動作マージンを広げる為に、ＴＦＴのオン電流を増加
する必要が生じている。この低リーク電流，高オン電流
を両立させる構造が最近提案されている（１９９０年秋
季応物学会連合講演会２８ａ−ＳＺＭ−１２，予稿集
ｐ．６７６参照）。この薄膜トランジスタは、図６
（ｃ）に示す如く、従来のＴＦＴのゲート電極１０５上
に第２のゲート絶縁膜１０６と、オフセット領域Ｏｆ上
に伸びる第２のゲート電極１０７とを有する。ここで
は、第２のゲート電極１０７をＴＦＴのゲート電極１０
５と同極性で印加することにより、Ｖg −Ｉd 特性は図
６（ｄ）の実線ｃで示す如く破線ｂのリーク電流と、点
線ａのオン電流とを達成できる。
【００１５】ところで、図６（ｃ）の上下を逆にした構
造は、図５にも存在する。これには図５中のオフセット
領域Ｏ2 の下方に位置する第１ポリシリコン層４５が相
当している。
造は、図５にも存在する。これには図５中のオフセット
領域Ｏ2 の下方に位置する第１ポリシリコン層４５が相
当している。
【００１６】しかしながら、第１ポリシリコン層４５
は、図４（ｂ）に示した５５，５６，５７により５８の
ドレイン領域に接続されている。これは、図３（ｂ）に
示したような接続であり、第１のゲート電極とは逆極性
で、図６（ｄ）に示す特性効果が得られないという欠点
がある。
は、図４（ｂ）に示した５５，５６，５７により５８の
ドレイン領域に接続されている。これは、図３（ｂ）に
示したような接続であり、第１のゲート電極とは逆極性
で、図６（ｄ）に示す特性効果が得られないという欠点
がある。
【００１７】そこで、本発明の技術的課題は、上記欠点
に鑑み、ＳＲＡＭを構成する薄膜トランジスタの特性を
改善し、動作マージンを広げた半導体記憶装置を提供す
ることである。
に鑑み、ＳＲＡＭを構成する薄膜トランジスタの特性を
改善し、動作マージンを広げた半導体記憶装置を提供す
ることである。
【００１８】
【課題を解決するための手段】本発明によれば、第１導
電型の第１のＭＯＳトランジスタと第２導電型の第１の
薄膜トランジスタとから成る第１のインバータと、第１
導電型の第２のＭＯＳトランジスタと第２導電型の第２
の薄膜トランジスタとから成る第２のインバータと、第
１及び第２のインバータのそれぞれの入力及び出力を互
いに交差接続してなるフリップフロップ回路とを有し、
第１及び第２の薄膜トランジスタはドレイン側にチャネ
ルオフセット領域を有する半導体記憶装置において、第
１の薄膜トランジスタのチャネルオフセット領域は、第
１のＭＯＳトランジスタのゲート電極上に位置し、第２
の薄膜トランジスタのチャネルオフセット領域は、第２
のＭＯＳトランジスタのゲート電極上に位置し、各々の
チャネルオフセット領域は各々のゲート電極で制御され
てなる半導体記憶装置が得られる。
電型の第１のＭＯＳトランジスタと第２導電型の第１の
薄膜トランジスタとから成る第１のインバータと、第１
導電型の第２のＭＯＳトランジスタと第２導電型の第２
の薄膜トランジスタとから成る第２のインバータと、第
１及び第２のインバータのそれぞれの入力及び出力を互
いに交差接続してなるフリップフロップ回路とを有し、
第１及び第２の薄膜トランジスタはドレイン側にチャネ
ルオフセット領域を有する半導体記憶装置において、第
１の薄膜トランジスタのチャネルオフセット領域は、第
１のＭＯＳトランジスタのゲート電極上に位置し、第２
の薄膜トランジスタのチャネルオフセット領域は、第２
のＭＯＳトランジスタのゲート電極上に位置し、各々の
チャネルオフセット領域は各々のゲート電極で制御され
てなる半導体記憶装置が得られる。
【００１９】
【実施例】以下に実施例を挙げ、本発明の半導体記憶装
置について図面を参照して詳細に説明する。
置について図面を参照して詳細に説明する。
【００２０】図１（ａ）は本発明の一実施例である半導
体記憶装置を成すＳＲＡＭの記憶回路がシリコン基板上
に配置された状態を示す平面図であり、（ｂ）は（ａ）
の状態のＳＲＡＭの記憶回路上に重ねられた薄膜トラン
ジスタを平面図により示したものである。又、図２は、
図１（ａ）及び（ｂ）のＸ−Ｘ′線における断面図を示
したものである。
体記憶装置を成すＳＲＡＭの記憶回路がシリコン基板上
に配置された状態を示す平面図であり、（ｂ）は（ａ）
の状態のＳＲＡＭの記憶回路上に重ねられた薄膜トラン
ジスタを平面図により示したものである。又、図２は、
図１（ａ）及び（ｂ）のＸ−Ｘ′線における断面図を示
したものである。
【００２１】図１（ａ）において、１ａはＮ1 のソース
であり、１ｂはＮ1 のドレイン，Ｎ3 のソース及び節点
Ａであり、１ｃはＮ3 のドレインを形成する拡散層であ
る。２はＮ1 のゲート電極であり、３はＮ3 のゲート電
極を形成する第１ポリシリコン層である。４ａはＮ2 の
ソースであり、４ｂはＮ2 のドレイン，Ｎ4 のソース及
び節点Ｂであり、４ｃはＮ4 のドレインを形成する拡散
層である。５はＮ2 のゲート電極であり、６はＮ4 のゲ
ート電極を形成する第１ポリシリコン層である。７，８
は第１ポリシリコン層と拡散層のコンタクトである。９
は接地配線層であり、１０，１１は拡散層とのコンタク
トである。１２，１３はディジット線のコンタクトであ
る。尚、ディジット線は省略してある。
であり、１ｂはＮ1 のドレイン，Ｎ3 のソース及び節点
Ａであり、１ｃはＮ3 のドレインを形成する拡散層であ
る。２はＮ1 のゲート電極であり、３はＮ3 のゲート電
極を形成する第１ポリシリコン層である。４ａはＮ2 の
ソースであり、４ｂはＮ2 のドレイン，Ｎ4 のソース及
び節点Ｂであり、４ｃはＮ4 のドレインを形成する拡散
層である。５はＮ2 のゲート電極であり、６はＮ4 のゲ
ート電極を形成する第１ポリシリコン層である。７，８
は第１ポリシリコン層と拡散層のコンタクトである。９
は接地配線層であり、１０，１１は拡散層とのコンタク
トである。１２，１３はディジット線のコンタクトであ
る。尚、ディジット線は省略してある。
【００２２】図１（ｂ）において、１４は第１の薄膜ト
ランジスタＴ1 のドレイン，チャネル，ソースとなるシ
リコン薄膜であり、１５は１４の下に位置する第２ポリ
シリコン層の第１の薄膜トランジスタＴ1 のゲート電極
である。１６は１５と２のコンタクトであり、１７は第
２ポリシリコン層１５とシリコン薄膜１４とのコンタク
トである。１８は第２の薄膜トランジスタＴ2 のドレイ
ン，チャネル，ソース領域となるシリコン薄膜であり、
１９は第２ポリシリコン層による第２の薄膜トランジス
タＴ2 のゲート電極である。２０は１９と５とのコンタ
クトであり、２１は１８と１９とのコンタクトである。
ランジスタＴ1 のドレイン，チャネル，ソースとなるシ
リコン薄膜であり、１５は１４の下に位置する第２ポリ
シリコン層の第１の薄膜トランジスタＴ1 のゲート電極
である。１６は１５と２のコンタクトであり、１７は第
２ポリシリコン層１５とシリコン薄膜１４とのコンタク
トである。１８は第２の薄膜トランジスタＴ2 のドレイ
ン，チャネル，ソース領域となるシリコン薄膜であり、
１９は第２ポリシリコン層による第２の薄膜トランジス
タＴ2 のゲート電極である。２０は１９と５とのコンタ
クトであり、２１は１８と１９とのコンタクトである。
【００２３】図２において、図１（ａ），（ｂ）に対応
する各要素は同一の記号を付してある。図２では、２５
はシリコン基板であり、２６はゲート酸化膜であり、２
７は素子分離絶縁膜であり、２８は層間絶縁膜である。
Ｏ1 は薄膜トランジスタのオフセット領域である。従来
例を示した図５との比較［或いは図４（ａ）及び（ｂ）
との比較］において、従来ではＭＯＳトランジスタＮ2
上には第１の薄膜トランジスタＴ1 が位置していたが、
本実施例ではＮ2 上にはＴ2 が位置しており、ゲート電
極５，第２の薄膜トランジスタＴ2 のゲート電極１９は
コンタクト２０により同電位であり、図３（ｃ）に示す
関係を有している。
する各要素は同一の記号を付してある。図２では、２５
はシリコン基板であり、２６はゲート酸化膜であり、２
７は素子分離絶縁膜であり、２８は層間絶縁膜である。
Ｏ1 は薄膜トランジスタのオフセット領域である。従来
例を示した図５との比較［或いは図４（ａ）及び（ｂ）
との比較］において、従来ではＭＯＳトランジスタＮ2
上には第１の薄膜トランジスタＴ1 が位置していたが、
本実施例ではＮ2 上にはＴ2 が位置しており、ゲート電
極５，第２の薄膜トランジスタＴ2 のゲート電極１９は
コンタクト２０により同電位であり、図３（ｃ）に示す
関係を有している。
【００２４】このような構成による半導体記憶装置で
は、薄膜トランジスタのオフセット領域Ｏ1 と、この下
部に位置するＭＯＳトランジスタのゲート電極５とはコ
ンタクト２０により同電位となっている。この為、オフ
セット領域Ｏ1 はゲート電極５で制御され、図６（ｃ）
に示すような第２ゲートが第１ゲートと同極性な薄膜ト
ランジスタが構成されている。この結果、各々のチャネ
ルオフセット領域は各々のゲート電極で制御され、図６
（ｄ）に示すような特性が得られる。
は、薄膜トランジスタのオフセット領域Ｏ1 と、この下
部に位置するＭＯＳトランジスタのゲート電極５とはコ
ンタクト２０により同電位となっている。この為、オフ
セット領域Ｏ1 はゲート電極５で制御され、図６（ｃ）
に示すような第２ゲートが第１ゲートと同極性な薄膜ト
ランジスタが構成されている。この結果、各々のチャネ
ルオフセット領域は各々のゲート電極で制御され、図６
（ｄ）に示すような特性が得られる。
【００２５】
【発明の効果】以上に説明したように、本発明の半導体
記憶装置によれば、ＳＲＡＭの記憶回路の単位セルにお
いて薄膜トランジスタのオフセット領域下部のＭＯＳト
ランジスタのゲート電極が該薄膜トランジスタのゲート
電極と同一信号になるように構成したことにより、薄膜
トランジスタのリーク電流の低減とオン電流を増加させ
る効果を有し、ＳＲＡＭの低電圧動作マージンが広が
る。
記憶装置によれば、ＳＲＡＭの記憶回路の単位セルにお
いて薄膜トランジスタのオフセット領域下部のＭＯＳト
ランジスタのゲート電極が該薄膜トランジスタのゲート
電極と同一信号になるように構成したことにより、薄膜
トランジスタのリーク電流の低減とオン電流を増加させ
る効果を有し、ＳＲＡＭの低電圧動作マージンが広が
る。
【図１】本発明の一実施例である半導体記憶装置を成す
ＳＲＡＭの記憶回路のシリコン基板上に対する配置を説
明するために示したもので、（ａ）はＳＲＡＭの記憶回
路がシリコン基板上に配置された状態を示す平面図であ
り、（ｂ）は（ａ）の状態のＳＲＡＭの記憶回路上に重
ねられた薄膜トランジスタを平面図により示したもので
ある。
ＳＲＡＭの記憶回路のシリコン基板上に対する配置を説
明するために示したもので、（ａ）はＳＲＡＭの記憶回
路がシリコン基板上に配置された状態を示す平面図であ
り、（ｂ）は（ａ）の状態のＳＲＡＭの記憶回路上に重
ねられた薄膜トランジスタを平面図により示したもので
ある。
【図２】図１（ｂ）のＸ−Ｘ′線における断面図を示し
たものである。
たものである。
【図３】従来のＳＲＡＭ記憶回路を説明するために示し
たもので、（ａ）はＳＲＡＭの記憶回路の単位セルを示
し、（ｂ）は薄膜トランジスタの構成の一例を示し、
（ｃ）は薄膜トランジスタの構成の他の例を示したもの
である。
たもので、（ａ）はＳＲＡＭの記憶回路の単位セルを示
し、（ｂ）は薄膜トランジスタの構成の一例を示し、
（ｃ）は薄膜トランジスタの構成の他の例を示したもの
である。
【図４】図３（ａ）に示すＳＲＡＭの記憶回路のシリコ
ン基板上に対する配置を説明するために示したもので、
（ａ）はＳＲＡＭの記憶回路がシリコン基板上に配置さ
れた状態を示す平面図であり、（ｂ）は（ａ）の状態の
ＳＲＡＭの記憶回路上に重ねられた薄膜トランジスタを
平面図により示したものである。
ン基板上に対する配置を説明するために示したもので、
（ａ）はＳＲＡＭの記憶回路がシリコン基板上に配置さ
れた状態を示す平面図であり、（ｂ）は（ａ）の状態の
ＳＲＡＭの記憶回路上に重ねられた薄膜トランジスタを
平面図により示したものである。
【図５】図４（ｂ）のＸ−Ｘ′線における断面図を示し
たものである。
たものである。
【図６】従来の薄膜トランジスタの構造及び特性を示し
たもので、（ａ）は一般的な薄膜トランジスタの構造を
示し、（ｂ）は他の薄膜トランジスタの構造を示し、
（ｃ）は別の薄膜トランジスタの構成を示し、（ｄ）は
（ａ）〜（ｃ）の薄膜トランジスタにおける特性を示し
たグラフである。
たもので、（ａ）は一般的な薄膜トランジスタの構造を
示し、（ｂ）は他の薄膜トランジスタの構造を示し、
（ｃ）は別の薄膜トランジスタの構成を示し、（ｄ）は
（ａ）〜（ｃ）の薄膜トランジスタにおける特性を示し
たグラフである。
１ａ〜ｃ，４ａ〜ｃ，４１ａ〜ｃ，４４ａ〜ｃ 拡散層 ２，３，５，６，４２，４３，４５，４６ 第１ポリシ
リコン層 ７，８，４７，４８ 拡散層のコンタクト（第１ポリシ
リコン層） ９，４９ 接地配線層 １０，１１，５０，５１ 接地配線コンタクト １２，１３，５２，５３ ディジット線コンタクト １４，１８，５４，５８ シリコン薄膜 １５，１９，５５，５９ 第２ポリシリコン層 １６，２０，５６，６０ 第２ポリシリコン層のコンタ
クト（第１ポリシリコン層） １７，２１，５７，６１ シリコン薄膜のコンタクト
（第２ポリシリコン層） ２５，６５ シリコン基板 ２６，６６ ゲート酸化膜 ２７，６７ 素子分離酸化膜 ２８，６８ 層間絶縁膜 １０１ 薄膜トランジスタのドレイン １０２ 薄膜トランジスタのチャネル １０３ 薄膜トランジスタのソース １０４ 薄膜トランジスタのゲート絶縁膜 １０５ 薄膜トランジスタのゲート電極 １０６ 第２ゲート絶縁膜 １０７ 第２ゲート電極 Ｏf ，Ｏ1 ，Ｏ2 オフセット（領域） Ｎ1 〜Ｎ4 ＮチャネルＭＯＳトランジスタ Ｔ1 ，Ｔ2 薄膜トランジスタ Ａ，Ｂ 節点 Ｗ ワード線 Ｄ，Ｄ´ ディジット線 ＶCC 電源
リコン層 ７，８，４７，４８ 拡散層のコンタクト（第１ポリシ
リコン層） ９，４９ 接地配線層 １０，１１，５０，５１ 接地配線コンタクト １２，１３，５２，５３ ディジット線コンタクト １４，１８，５４，５８ シリコン薄膜 １５，１９，５５，５９ 第２ポリシリコン層 １６，２０，５６，６０ 第２ポリシリコン層のコンタ
クト（第１ポリシリコン層） １７，２１，５７，６１ シリコン薄膜のコンタクト
（第２ポリシリコン層） ２５，６５ シリコン基板 ２６，６６ ゲート酸化膜 ２７，６７ 素子分離酸化膜 ２８，６８ 層間絶縁膜 １０１ 薄膜トランジスタのドレイン １０２ 薄膜トランジスタのチャネル １０３ 薄膜トランジスタのソース １０４ 薄膜トランジスタのゲート絶縁膜 １０５ 薄膜トランジスタのゲート電極 １０６ 第２ゲート絶縁膜 １０７ 第２ゲート電極 Ｏf ，Ｏ1 ，Ｏ2 オフセット（領域） Ｎ1 〜Ｎ4 ＮチャネルＭＯＳトランジスタ Ｔ1 ，Ｔ2 薄膜トランジスタ Ａ，Ｂ 節点 Ｗ ワード線 Ｄ，Ｄ´ ディジット線 ＶCC 電源
Claims (1)
- 【請求項１】 第１導電型の第１のＭＯＳトランジスタ
と第２導電型の第１の薄膜トランジスタとから成る第１
のインバータと、第１導電型の第２のＭＯＳトランジス
タと第２導電型の第２の薄膜トランジスタとから成る第
２のインバータと、前記第１及び第２のインバータのそ
れぞれの入力及び出力を互いに交差接続してなるフリッ
プフロップ回路とを有し、前記第１及び第２の薄膜トラ
ンジスタはドレイン側にチャネルオフセット領域を有す
る半導体記憶装置において、前記第１の薄膜トランジス
タのチャネルオフセット領域は、前記第１のＭＯＳトラ
ンジスタのゲート電極上に位置し、前記第２の薄膜トラ
ンジスタのチャネルオフセット領域は、前記第２のＭＯ
Ｓトランジスタのゲート電極上に位置し、前記各々のチ
ャネルオフセット領域は前記各々のゲート電極で制御さ
れてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180940A JP2874706B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180940A JP2874706B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629489A JPH0629489A (ja) | 1994-02-04 |
| JP2874706B2 true JP2874706B2 (ja) | 1999-03-24 |
Family
ID=16091942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180940A Expired - Fee Related JP2874706B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874706B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6386438B2 (ja) | 2015-12-10 | 2018-09-05 | 株式会社丸山製作所 | チョークバルブ構造 |
-
1992
- 1992-07-08 JP JP4180940A patent/JP2874706B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629489A (ja) | 1994-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981216 |
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