JP2874706B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2874706B2 JP2874706B2 JP4180940A JP18094092A JP2874706B2 JP 2874706 B2 JP2874706 B2 JP 2874706B2 JP 4180940 A JP4180940 A JP 4180940A JP 18094092 A JP18094092 A JP 18094092A JP 2874706 B2 JP2874706 B2 JP 2874706B2
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Description
【0001】
【産業上の利用分野】本発明は、MOS構造のスタティ
ック型RAM(SRAMと略す。)に関し、特に薄膜ト
ランジスタを用いるSRAMに関する。
ック型RAM(SRAMと略す。)に関し、特に薄膜ト
ランジスタを用いるSRAMに関する。
【0002】
【従来の技術】SRAMの記憶回路の単位セルは、2つ
のインバータを交差接続したフリップフロップ回路と、
この交差節点を外部からコントロールする2つのアクセ
ストランジスタと、アクセストランジスタに接続される
ディジット線と、アクセストランジスタをコントロール
するワード線とから構成される。
のインバータを交差接続したフリップフロップ回路と、
この交差節点を外部からコントロールする2つのアクセ
ストランジスタと、アクセストランジスタに接続される
ディジット線と、アクセストランジスタをコントロール
するワード線とから構成される。
【0003】MOS構造の場合、高集積化の為に単位セ
ル面積を縮小する必要から、インバータは古くは1個の
MOSトランジスタとその上部に形成される抵抗とで構
成されていた。ところが、最近は抵抗素子の高抵抗化の
困難さや他の理由から薄膜トランジスタを用いるものが
現われている。
ル面積を縮小する必要から、インバータは古くは1個の
MOSトランジスタとその上部に形成される抵抗とで構
成されていた。ところが、最近は抵抗素子の高抵抗化の
困難さや他の理由から薄膜トランジスタを用いるものが
現われている。
【0004】このようなSRAMの記憶回路の単位セル
を図3(a)に示す。N1 〜N4 はシリコン基板上に形
成されるNチャネルMOSトランジスタで、T1 ,T2
は薄膜トランジスタであり、これらのうち、N1 ,T1
及びN2 ,T2 の組合せでインバータが構成され、更に
インバータが節点A,Bに交差接続されてフリップフロ
ップを構成する。N3 ,N4 はアクセストランジスタで
ディジット線D,D´と節点A,Bとを接続し、ワード
線Wでコントロールされる。VCCはインバータの電源で
ある。尚、図3(b)及び(c)は、それぞれ別個な薄
膜トランジスタTiを例示したものである。
を図3(a)に示す。N1 〜N4 はシリコン基板上に形
成されるNチャネルMOSトランジスタで、T1 ,T2
は薄膜トランジスタであり、これらのうち、N1 ,T1
及びN2 ,T2 の組合せでインバータが構成され、更に
インバータが節点A,Bに交差接続されてフリップフロ
ップを構成する。N3 ,N4 はアクセストランジスタで
ディジット線D,D´と節点A,Bとを接続し、ワード
線Wでコントロールされる。VCCはインバータの電源で
ある。尚、図3(b)及び(c)は、それぞれ別個な薄
膜トランジスタTiを例示したものである。
【0005】一方、図3(a)に示すSRAMの記憶回
路をシリコン基板上に配置した平面図を、図4(a)及
び(b)に示す。
路をシリコン基板上に配置した平面図を、図4(a)及
び(b)に示す。
【0006】図4(a)において、41aはトランジス
タN1 のリース拡散層であり、41bはN1 のドレイ
ン,N3 のソース及び節点Aを形成する拡散層であり、
41cはN3 のドレイン拡散層である。42はN1 のゲ
ート電極を形成する第1ポリシリコン層であり、43は
N3 のゲート電極(=ワード線W)を形成する第1ポリ
シリコン層である。同様に、44aはN2 のソースであ
り、44bはN2 のドレイン,N4 のソース,節点Bで
あり、44cはN4 のドレインを形成する拡散層であ
る。又、45はN2 のゲート電極であり、46はN4 の
ゲート電極(=ワード線W)を形成する第1ポリシリコ
ン層である。更に、47,48は第1のポリシリコン層
と拡散層を接続するコンタクトであり、49は接地配線
層であり、50,51は接地配線と拡散層を接続するコ
ンタクトである。尚、52,53はディジット線D,D
´を接続する為のコンタクトであるが、ディジット線の
構成は本発明では重要でない為、省略してある。
タN1 のリース拡散層であり、41bはN1 のドレイ
ン,N3 のソース及び節点Aを形成する拡散層であり、
41cはN3 のドレイン拡散層である。42はN1 のゲ
ート電極を形成する第1ポリシリコン層であり、43は
N3 のゲート電極(=ワード線W)を形成する第1ポリ
シリコン層である。同様に、44aはN2 のソースであ
り、44bはN2 のドレイン,N4 のソース,節点Bで
あり、44cはN4 のドレインを形成する拡散層であ
る。又、45はN2 のゲート電極であり、46はN4 の
ゲート電極(=ワード線W)を形成する第1ポリシリコ
ン層である。更に、47,48は第1のポリシリコン層
と拡散層を接続するコンタクトであり、49は接地配線
層であり、50,51は接地配線と拡散層を接続するコ
ンタクトである。尚、52,53はディジット線D,D
´を接続する為のコンタクトであるが、ディジット線の
構成は本発明では重要でない為、省略してある。
【0007】図4(b)は図4(a)上に重なる薄膜ト
ランジスタの平面図を示している。54はT2 のドレイ
ン,チャネル,ソース(=VCC)を形成するシリコン薄
膜であり、55はGND配線49の上層であると共に、
54の下層に位置する第2ポリシリコン層であって、且
つT2 のゲート電極となる。56は45,55を接続す
るコンタクトであり、57は54,55を接続するコン
タクトである。
ランジスタの平面図を示している。54はT2 のドレイ
ン,チャネル,ソース(=VCC)を形成するシリコン薄
膜であり、55はGND配線49の上層であると共に、
54の下層に位置する第2ポリシリコン層であって、且
つT2 のゲート電極となる。56は45,55を接続す
るコンタクトであり、57は54,55を接続するコン
タクトである。
【0008】同様に58はT1 のドレイン,チャネル,
ソース(=VCC)を形成するシリコン薄膜であり、59
は58の下層に位置する第2ポリシリコン層によるT1
のゲート電極である。60は42,59を接続するコン
タクトであり、61は58,59を接続するコンタクト
である。
ソース(=VCC)を形成するシリコン薄膜であり、59
は58の下層に位置する第2ポリシリコン層によるT1
のゲート電極である。60は42,59を接続するコン
タクトであり、61は58,59を接続するコンタクト
である。
【0009】図5は図4(a)及び(b)のX−X′線
における断面図を示したものである。図5中の各構成要
素のうち、図4(a)及び(b)に対応するものは、同
一の記号付けをしてある。図5中の65はシリコン基板
であり、66はゲート酸化膜であり、67は素子分離酸
化膜であり、68は層間絶縁膜(薄膜トランジスタのゲ
ート絶縁膜を含む)である。
における断面図を示したものである。図5中の各構成要
素のうち、図4(a)及び(b)に対応するものは、同
一の記号付けをしてある。図5中の65はシリコン基板
であり、66はゲート酸化膜であり、67は素子分離酸
化膜であり、68は層間絶縁膜(薄膜トランジスタのゲ
ート絶縁膜を含む)である。
【0010】ここで、従来の薄膜トランジスタの特性に
ついて説明する。図6(a)は一般的な薄膜トランジス
タの構造を示したものである。ここで、101はシリコ
ン薄膜中のドレイン領域であり、102はチャネル領域
であり、103はソース領域である。又、104はゲー
ト絶縁膜であり、105はゲート電極である。
ついて説明する。図6(a)は一般的な薄膜トランジス
タの構造を示したものである。ここで、101はシリコ
ン薄膜中のドレイン領域であり、102はチャネル領域
であり、103はソース領域である。又、104はゲー
ト絶縁膜であり、105はゲート電極である。
【0011】図6(a)の構造を有する薄膜トランジス
タのゲート電圧(Vg )−ドレイン電流(Id )特性は
図6(d)に示す各薄膜トランジスタの特性のうちの点
線aのようになる。
タのゲート電圧(Vg )−ドレイン電流(Id )特性は
図6(d)に示す各薄膜トランジスタの特性のうちの点
線aのようになる。
【0012】ところで、SRAMで使用される薄膜トラ
ンジスタは、SRAMの低消費電力化の要求からリーク
電流を小さくする必要がある。この為、ドレイン領域を
ゲート電極から離すオフセット構造が提案されている
(IE3 Journal of Solid-State Circuits Vol.24,N
o.6,1989, p. 1708〜1713参照)。図6(b)は、この
構造の薄膜トランジスタを示したものである。ここでO
f はオフセット領域であり、他の構造は図6(a)の薄
膜トランジスタと変わらない構造になっている。
ンジスタは、SRAMの低消費電力化の要求からリーク
電流を小さくする必要がある。この為、ドレイン領域を
ゲート電極から離すオフセット構造が提案されている
(IE3 Journal of Solid-State Circuits Vol.24,N
o.6,1989, p. 1708〜1713参照)。図6(b)は、この
構造の薄膜トランジスタを示したものである。ここでO
f はオフセット領域であり、他の構造は図6(a)の薄
膜トランジスタと変わらない構造になっている。
【0013】このようなオフセット領域を設けると、こ
の部分のチャネル抵抗によりそのVg −Id 特性は図6
(d)の破線bで表わされるように下方へシフトし、リ
ーク電流が低減される。因みに、図4(b)及び図5中
に示すO2 は、このオフセット領域である。
の部分のチャネル抵抗によりそのVg −Id 特性は図6
(d)の破線bで表わされるように下方へシフトし、リ
ーク電流が低減される。因みに、図4(b)及び図5中
に示すO2 は、このオフセット領域である。
【0014】
【発明が解決しようとする課題】しかしながら、上述し
たオフセット構造を持つ薄膜トランジスタでは、リーク
電流を低減する目的から、導通状態でのオン電流が犠牲
にされている。又、集積度が16Mbit以上のSRAMで
は、低電圧駆動の要求があり、記憶回路単位セルの低電
圧動作マージンを広げる為に、TFTのオン電流を増加
する必要が生じている。この低リーク電流,高オン電流
を両立させる構造が最近提案されている(1990年秋
季応物学会連合講演会28a−SZM−12,予稿集
p.676参照)。この薄膜トランジスタは、図6
(c)に示す如く、従来のTFTのゲート電極105上
に第2のゲート絶縁膜106と、オフセット領域Of上
に伸びる第2のゲート電極107とを有する。ここで
は、第2のゲート電極107をTFTのゲート電極10
5と同極性で印加することにより、Vg −Id 特性は図
6(d)の実線cで示す如く破線bのリーク電流と、点
線aのオン電流とを達成できる。
たオフセット構造を持つ薄膜トランジスタでは、リーク
電流を低減する目的から、導通状態でのオン電流が犠牲
にされている。又、集積度が16Mbit以上のSRAMで
は、低電圧駆動の要求があり、記憶回路単位セルの低電
圧動作マージンを広げる為に、TFTのオン電流を増加
する必要が生じている。この低リーク電流,高オン電流
を両立させる構造が最近提案されている(1990年秋
季応物学会連合講演会28a−SZM−12,予稿集
p.676参照)。この薄膜トランジスタは、図6
(c)に示す如く、従来のTFTのゲート電極105上
に第2のゲート絶縁膜106と、オフセット領域Of上
に伸びる第2のゲート電極107とを有する。ここで
は、第2のゲート電極107をTFTのゲート電極10
5と同極性で印加することにより、Vg −Id 特性は図
6(d)の実線cで示す如く破線bのリーク電流と、点
線aのオン電流とを達成できる。
【0015】ところで、図6(c)の上下を逆にした構
造は、図5にも存在する。これには図5中のオフセット
領域O2 の下方に位置する第1ポリシリコン層45が相
当している。
造は、図5にも存在する。これには図5中のオフセット
領域O2 の下方に位置する第1ポリシリコン層45が相
当している。
【0016】しかしながら、第1ポリシリコン層45
は、図4(b)に示した55,56,57により58の
ドレイン領域に接続されている。これは、図3(b)に
示したような接続であり、第1のゲート電極とは逆極性
で、図6(d)に示す特性効果が得られないという欠点
がある。
は、図4(b)に示した55,56,57により58の
ドレイン領域に接続されている。これは、図3(b)に
示したような接続であり、第1のゲート電極とは逆極性
で、図6(d)に示す特性効果が得られないという欠点
がある。
【0017】そこで、本発明の技術的課題は、上記欠点
に鑑み、SRAMを構成する薄膜トランジスタの特性を
改善し、動作マージンを広げた半導体記憶装置を提供す
ることである。
に鑑み、SRAMを構成する薄膜トランジスタの特性を
改善し、動作マージンを広げた半導体記憶装置を提供す
ることである。
【0018】
【課題を解決するための手段】本発明によれば、第1導
電型の第1のMOSトランジスタと第2導電型の第1の
薄膜トランジスタとから成る第1のインバータと、第1
導電型の第2のMOSトランジスタと第2導電型の第2
の薄膜トランジスタとから成る第2のインバータと、第
1及び第2のインバータのそれぞれの入力及び出力を互
いに交差接続してなるフリップフロップ回路とを有し、
第1及び第2の薄膜トランジスタはドレイン側にチャネ
ルオフセット領域を有する半導体記憶装置において、第
1の薄膜トランジスタのチャネルオフセット領域は、第
1のMOSトランジスタのゲート電極上に位置し、第2
の薄膜トランジスタのチャネルオフセット領域は、第2
のMOSトランジスタのゲート電極上に位置し、各々の
チャネルオフセット領域は各々のゲート電極で制御され
てなる半導体記憶装置が得られる。
電型の第1のMOSトランジスタと第2導電型の第1の
薄膜トランジスタとから成る第1のインバータと、第1
導電型の第2のMOSトランジスタと第2導電型の第2
の薄膜トランジスタとから成る第2のインバータと、第
1及び第2のインバータのそれぞれの入力及び出力を互
いに交差接続してなるフリップフロップ回路とを有し、
第1及び第2の薄膜トランジスタはドレイン側にチャネ
ルオフセット領域を有する半導体記憶装置において、第
1の薄膜トランジスタのチャネルオフセット領域は、第
1のMOSトランジスタのゲート電極上に位置し、第2
の薄膜トランジスタのチャネルオフセット領域は、第2
のMOSトランジスタのゲート電極上に位置し、各々の
チャネルオフセット領域は各々のゲート電極で制御され
てなる半導体記憶装置が得られる。
【0019】
【実施例】以下に実施例を挙げ、本発明の半導体記憶装
置について図面を参照して詳細に説明する。
置について図面を参照して詳細に説明する。
【0020】図1(a)は本発明の一実施例である半導
体記憶装置を成すSRAMの記憶回路がシリコン基板上
に配置された状態を示す平面図であり、(b)は(a)
の状態のSRAMの記憶回路上に重ねられた薄膜トラン
ジスタを平面図により示したものである。又、図2は、
図1(a)及び(b)のX−X′線における断面図を示
したものである。
体記憶装置を成すSRAMの記憶回路がシリコン基板上
に配置された状態を示す平面図であり、(b)は(a)
の状態のSRAMの記憶回路上に重ねられた薄膜トラン
ジスタを平面図により示したものである。又、図2は、
図1(a)及び(b)のX−X′線における断面図を示
したものである。
【0021】図1(a)において、1aはN1 のソース
であり、1bはN1 のドレイン,N3 のソース及び節点
Aであり、1cはN3 のドレインを形成する拡散層であ
る。2はN1 のゲート電極であり、3はN3 のゲート電
極を形成する第1ポリシリコン層である。4aはN2 の
ソースであり、4bはN2 のドレイン,N4 のソース及
び節点Bであり、4cはN4 のドレインを形成する拡散
層である。5はN2 のゲート電極であり、6はN4 のゲ
ート電極を形成する第1ポリシリコン層である。7,8
は第1ポリシリコン層と拡散層のコンタクトである。9
は接地配線層であり、10,11は拡散層とのコンタク
トである。12,13はディジット線のコンタクトであ
る。尚、ディジット線は省略してある。
であり、1bはN1 のドレイン,N3 のソース及び節点
Aであり、1cはN3 のドレインを形成する拡散層であ
る。2はN1 のゲート電極であり、3はN3 のゲート電
極を形成する第1ポリシリコン層である。4aはN2 の
ソースであり、4bはN2 のドレイン,N4 のソース及
び節点Bであり、4cはN4 のドレインを形成する拡散
層である。5はN2 のゲート電極であり、6はN4 のゲ
ート電極を形成する第1ポリシリコン層である。7,8
は第1ポリシリコン層と拡散層のコンタクトである。9
は接地配線層であり、10,11は拡散層とのコンタク
トである。12,13はディジット線のコンタクトであ
る。尚、ディジット線は省略してある。
【0022】図1(b)において、14は第1の薄膜ト
ランジスタT1 のドレイン,チャネル,ソースとなるシ
リコン薄膜であり、15は14の下に位置する第2ポリ
シリコン層の第1の薄膜トランジスタT1 のゲート電極
である。16は15と2のコンタクトであり、17は第
2ポリシリコン層15とシリコン薄膜14とのコンタク
トである。18は第2の薄膜トランジスタT2 のドレイ
ン,チャネル,ソース領域となるシリコン薄膜であり、
19は第2ポリシリコン層による第2の薄膜トランジス
タT2 のゲート電極である。20は19と5とのコンタ
クトであり、21は18と19とのコンタクトである。
ランジスタT1 のドレイン,チャネル,ソースとなるシ
リコン薄膜であり、15は14の下に位置する第2ポリ
シリコン層の第1の薄膜トランジスタT1 のゲート電極
である。16は15と2のコンタクトであり、17は第
2ポリシリコン層15とシリコン薄膜14とのコンタク
トである。18は第2の薄膜トランジスタT2 のドレイ
ン,チャネル,ソース領域となるシリコン薄膜であり、
19は第2ポリシリコン層による第2の薄膜トランジス
タT2 のゲート電極である。20は19と5とのコンタ
クトであり、21は18と19とのコンタクトである。
【0023】図2において、図1(a),(b)に対応
する各要素は同一の記号を付してある。図2では、25
はシリコン基板であり、26はゲート酸化膜であり、2
7は素子分離絶縁膜であり、28は層間絶縁膜である。
O1 は薄膜トランジスタのオフセット領域である。従来
例を示した図5との比較[或いは図4(a)及び(b)
との比較]において、従来ではMOSトランジスタN2
上には第1の薄膜トランジスタT1 が位置していたが、
本実施例ではN2 上にはT2 が位置しており、ゲート電
極5,第2の薄膜トランジスタT2 のゲート電極19は
コンタクト20により同電位であり、図3(c)に示す
関係を有している。
する各要素は同一の記号を付してある。図2では、25
はシリコン基板であり、26はゲート酸化膜であり、2
7は素子分離絶縁膜であり、28は層間絶縁膜である。
O1 は薄膜トランジスタのオフセット領域である。従来
例を示した図5との比較[或いは図4(a)及び(b)
との比較]において、従来ではMOSトランジスタN2
上には第1の薄膜トランジスタT1 が位置していたが、
本実施例ではN2 上にはT2 が位置しており、ゲート電
極5,第2の薄膜トランジスタT2 のゲート電極19は
コンタクト20により同電位であり、図3(c)に示す
関係を有している。
【0024】このような構成による半導体記憶装置で
は、薄膜トランジスタのオフセット領域O1 と、この下
部に位置するMOSトランジスタのゲート電極5とはコ
ンタクト20により同電位となっている。この為、オフ
セット領域O1 はゲート電極5で制御され、図6(c)
に示すような第2ゲートが第1ゲートと同極性な薄膜ト
ランジスタが構成されている。この結果、各々のチャネ
ルオフセット領域は各々のゲート電極で制御され、図6
(d)に示すような特性が得られる。
は、薄膜トランジスタのオフセット領域O1 と、この下
部に位置するMOSトランジスタのゲート電極5とはコ
ンタクト20により同電位となっている。この為、オフ
セット領域O1 はゲート電極5で制御され、図6(c)
に示すような第2ゲートが第1ゲートと同極性な薄膜ト
ランジスタが構成されている。この結果、各々のチャネ
ルオフセット領域は各々のゲート電極で制御され、図6
(d)に示すような特性が得られる。
【0025】
【発明の効果】以上に説明したように、本発明の半導体
記憶装置によれば、SRAMの記憶回路の単位セルにお
いて薄膜トランジスタのオフセット領域下部のMOSト
ランジスタのゲート電極が該薄膜トランジスタのゲート
電極と同一信号になるように構成したことにより、薄膜
トランジスタのリーク電流の低減とオン電流を増加させ
る効果を有し、SRAMの低電圧動作マージンが広が
る。
記憶装置によれば、SRAMの記憶回路の単位セルにお
いて薄膜トランジスタのオフセット領域下部のMOSト
ランジスタのゲート電極が該薄膜トランジスタのゲート
電極と同一信号になるように構成したことにより、薄膜
トランジスタのリーク電流の低減とオン電流を増加させ
る効果を有し、SRAMの低電圧動作マージンが広が
る。
【図1】本発明の一実施例である半導体記憶装置を成す
SRAMの記憶回路のシリコン基板上に対する配置を説
明するために示したもので、(a)はSRAMの記憶回
路がシリコン基板上に配置された状態を示す平面図であ
り、(b)は(a)の状態のSRAMの記憶回路上に重
ねられた薄膜トランジスタを平面図により示したもので
ある。
SRAMの記憶回路のシリコン基板上に対する配置を説
明するために示したもので、(a)はSRAMの記憶回
路がシリコン基板上に配置された状態を示す平面図であ
り、(b)は(a)の状態のSRAMの記憶回路上に重
ねられた薄膜トランジスタを平面図により示したもので
ある。
【図2】図1(b)のX−X′線における断面図を示し
たものである。
たものである。
【図3】従来のSRAM記憶回路を説明するために示し
たもので、(a)はSRAMの記憶回路の単位セルを示
し、(b)は薄膜トランジスタの構成の一例を示し、
(c)は薄膜トランジスタの構成の他の例を示したもの
である。
たもので、(a)はSRAMの記憶回路の単位セルを示
し、(b)は薄膜トランジスタの構成の一例を示し、
(c)は薄膜トランジスタの構成の他の例を示したもの
である。
【図4】図3(a)に示すSRAMの記憶回路のシリコ
ン基板上に対する配置を説明するために示したもので、
(a)はSRAMの記憶回路がシリコン基板上に配置さ
れた状態を示す平面図であり、(b)は(a)の状態の
SRAMの記憶回路上に重ねられた薄膜トランジスタを
平面図により示したものである。
ン基板上に対する配置を説明するために示したもので、
(a)はSRAMの記憶回路がシリコン基板上に配置さ
れた状態を示す平面図であり、(b)は(a)の状態の
SRAMの記憶回路上に重ねられた薄膜トランジスタを
平面図により示したものである。
【図5】図4(b)のX−X′線における断面図を示し
たものである。
たものである。
【図6】従来の薄膜トランジスタの構造及び特性を示し
たもので、(a)は一般的な薄膜トランジスタの構造を
示し、(b)は他の薄膜トランジスタの構造を示し、
(c)は別の薄膜トランジスタの構成を示し、(d)は
(a)〜(c)の薄膜トランジスタにおける特性を示し
たグラフである。
たもので、(a)は一般的な薄膜トランジスタの構造を
示し、(b)は他の薄膜トランジスタの構造を示し、
(c)は別の薄膜トランジスタの構成を示し、(d)は
(a)〜(c)の薄膜トランジスタにおける特性を示し
たグラフである。
1a〜c,4a〜c,41a〜c,44a〜c 拡散層 2,3,5,6,42,43,45,46 第1ポリシ
リコン層 7,8,47,48 拡散層のコンタクト(第1ポリシ
リコン層) 9,49 接地配線層 10,11,50,51 接地配線コンタクト 12,13,52,53 ディジット線コンタクト 14,18,54,58 シリコン薄膜 15,19,55,59 第2ポリシリコン層 16,20,56,60 第2ポリシリコン層のコンタ
クト(第1ポリシリコン層) 17,21,57,61 シリコン薄膜のコンタクト
(第2ポリシリコン層) 25,65 シリコン基板 26,66 ゲート酸化膜 27,67 素子分離酸化膜 28,68 層間絶縁膜 101 薄膜トランジスタのドレイン 102 薄膜トランジスタのチャネル 103 薄膜トランジスタのソース 104 薄膜トランジスタのゲート絶縁膜 105 薄膜トランジスタのゲート電極 106 第2ゲート絶縁膜 107 第2ゲート電極 Of ,O1 ,O2 オフセット(領域) N1 〜N4 NチャネルMOSトランジスタ T1 ,T2 薄膜トランジスタ A,B 節点 W ワード線 D,D´ ディジット線 VCC 電源
リコン層 7,8,47,48 拡散層のコンタクト(第1ポリシ
リコン層) 9,49 接地配線層 10,11,50,51 接地配線コンタクト 12,13,52,53 ディジット線コンタクト 14,18,54,58 シリコン薄膜 15,19,55,59 第2ポリシリコン層 16,20,56,60 第2ポリシリコン層のコンタ
クト(第1ポリシリコン層) 17,21,57,61 シリコン薄膜のコンタクト
(第2ポリシリコン層) 25,65 シリコン基板 26,66 ゲート酸化膜 27,67 素子分離酸化膜 28,68 層間絶縁膜 101 薄膜トランジスタのドレイン 102 薄膜トランジスタのチャネル 103 薄膜トランジスタのソース 104 薄膜トランジスタのゲート絶縁膜 105 薄膜トランジスタのゲート電極 106 第2ゲート絶縁膜 107 第2ゲート電極 Of ,O1 ,O2 オフセット(領域) N1 〜N4 NチャネルMOSトランジスタ T1 ,T2 薄膜トランジスタ A,B 節点 W ワード線 D,D´ ディジット線 VCC 電源
Claims (1)
- 【請求項1】 第1導電型の第1のMOSトランジスタ
と第2導電型の第1の薄膜トランジスタとから成る第1
のインバータと、第1導電型の第2のMOSトランジス
タと第2導電型の第2の薄膜トランジスタとから成る第
2のインバータと、前記第1及び第2のインバータのそ
れぞれの入力及び出力を互いに交差接続してなるフリッ
プフロップ回路とを有し、前記第1及び第2の薄膜トラ
ンジスタはドレイン側にチャネルオフセット領域を有す
る半導体記憶装置において、前記第1の薄膜トランジス
タのチャネルオフセット領域は、前記第1のMOSトラ
ンジスタのゲート電極上に位置し、前記第2の薄膜トラ
ンジスタのチャネルオフセット領域は、前記第2のMO
Sトランジスタのゲート電極上に位置し、前記各々のチ
ャネルオフセット領域は前記各々のゲート電極で制御さ
れてなることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4180940A JP2874706B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4180940A JP2874706B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0629489A JPH0629489A (ja) | 1994-02-04 |
JP2874706B2 true JP2874706B2 (ja) | 1999-03-24 |
Family
ID=16091942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4180940A Expired - Fee Related JP2874706B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2874706B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6386438B2 (ja) | 2015-12-10 | 2018-09-05 | 株式会社丸山製作所 | チョークバルブ構造 |
-
1992
- 1992-07-08 JP JP4180940A patent/JP2874706B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0629489A (ja) | 1994-02-04 |
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Legal Events
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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