JPH03109818A - ディジタル位相比較器 - Google Patents
ディジタル位相比較器Info
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- JPH03109818A JPH03109818A JP1248438A JP24843889A JPH03109818A JP H03109818 A JPH03109818 A JP H03109818A JP 1248438 A JP1248438 A JP 1248438A JP 24843889 A JP24843889 A JP 24843889A JP H03109818 A JPH03109818 A JP H03109818A
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Links
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Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は、光周波数可変発振器として半導体レーザを備
えたヘテロダイン型の光位相同期ループ(光PLL)に
用いられるディジタル位相比較器に関する。
えたヘテロダイン型の光位相同期ループ(光PLL)に
用いられるディジタル位相比較器に関する。
特に、比較可能な位相差が大きく、かつ高速動作が可能
なディジタル位相比較器に関する。
なディジタル位相比較器に関する。
光の波としての性質を利用して光の領域で周波数多重(
FDM)を行うことにより、光フアイバー本当たりの伝
送路容量を飛躍的に拡大できることが知られているが、
その実現には光周波数を所定の値に安定化する技術の確
立が重要な課題になっている。その安定化技術の要素技
術の一つとして、一方の半導体レーザの発振光周波数を
他方の半導体レーザの発振光周波数を基準として安定化
させる、すなわち相対的に光周波数を安定化させる相対
周波数安定化方式がある。
FDM)を行うことにより、光フアイバー本当たりの伝
送路容量を飛躍的に拡大できることが知られているが、
その実現には光周波数を所定の値に安定化する技術の確
立が重要な課題になっている。その安定化技術の要素技
術の一つとして、一方の半導体レーザの発振光周波数を
他方の半導体レーザの発振光周波数を基準として安定化
させる、すなわち相対的に光周波数を安定化させる相対
周波数安定化方式がある。
この相対周波数安定化方式は、単一縦モードで発振する
半導体レーザが、その注入電流を変化させることによっ
て発振周波数の制御が可能な光周波数可変発振器として
扱われ、その発振光周波数を他の基準となる半導体レー
ザの発振光周波数と所定値fだけ異なった値に安定化す
る方式であり、ヘテロダイン型の光位相同期ループによ
り光周波数のオフセットロッキングを実現する構成が公
知となっている(K、Kuboki and M、0h
tsu、”Frequencyoffsetlocki
ng of AIGaAssemicAlGaAs5e
1asers”IEEE J、Quantum El
ectron、+ vol、QE−23+ pp、38
8394、 1987)。
半導体レーザが、その注入電流を変化させることによっ
て発振周波数の制御が可能な光周波数可変発振器として
扱われ、その発振光周波数を他の基準となる半導体レー
ザの発振光周波数と所定値fだけ異なった値に安定化す
る方式であり、ヘテロダイン型の光位相同期ループによ
り光周波数のオフセットロッキングを実現する構成が公
知となっている(K、Kuboki and M、0h
tsu、”Frequencyoffsetlocki
ng of AIGaAssemicAlGaAs5e
1asers”IEEE J、Quantum El
ectron、+ vol、QE−23+ pp、38
8394、 1987)。
第6図は、ヘテロダイン型の光位相同期ループ(光PL
L)の構成例を示すブロック図である。
L)の構成例を示すブロック図である。
図において、相対的に光周波数を安定化したい半導体レ
ーザ60の発振周波数をν5、基準となる半導体レーザ
61の発振周波数をν。とする。
ーザ60の発振周波数をν5、基準となる半導体レーザ
61の発振周波数をν。とする。
各半導体レーザの出力光は、それぞれ光アイソレータ6
2.63を通過した後にハーフミラ−64で混合される
。ここで、光アイソレータ62.63は、反射光が半導
体レーザ60.61に入射され、その発振周波数が影響
を受けるのを防ぐために用いられる。
2.63を通過した後にハーフミラ−64で混合される
。ここで、光アイソレータ62.63は、反射光が半導
体レーザ60.61に入射され、その発振周波数が影響
を受けるのを防ぐために用いられる。
ハーフミラ−64で混合された光は受光器65に入射さ
れ、光ヘテロゲイン検波されることにより、中間周波数
flFが f+p=lν9−シ、1 ・・・(1)で
あるビート信号が得られる。
れ、光ヘテロゲイン検波されることにより、中間周波数
flFが f+p=lν9−シ、1 ・・・(1)で
あるビート信号が得られる。
位相比較器66では、このビート信号と、標準信号発生
袋w67から出力される周波数fの信号との位相差を検
出する。ここで得られた誤差信号は、ループフィルタ6
8を介して半導体レーザ60の注入電流を制御する注入
電流制御装置69にフィードバックされることにより、
その発振周波数ν3が変化し、(1)式で与えられる中
間周波数flFと標準信号発生装置67の出力信号の周
波数fが等しくなるように制御される。
袋w67から出力される周波数fの信号との位相差を検
出する。ここで得られた誤差信号は、ループフィルタ6
8を介して半導体レーザ60の注入電流を制御する注入
電流制御装置69にフィードバックされることにより、
その発振周波数ν3が変化し、(1)式で与えられる中
間周波数flFと標準信号発生装置67の出力信号の周
波数fが等しくなるように制御される。
すなわち、半導体レーザ60の発振周波数ν。
は、常に光周波数ν4と周波数fだけ異なる値に相対的
に安定化される。
に安定化される。
以上水した光PLL方式の原理は、電気信号を対象とす
る電圧制御発振器(VCO)を用いたPLL方式と同等
である。すなわち、第6図に示す構成では、注入電流制
御装置69の出力に応じて受光器65が出力するビート
信号の周波数flFが変化するので、半導体レーザ60
.61、光アイソレータ62.63、ハーフミラ−64
および受光器65がVCOに相当するといえる。
る電圧制御発振器(VCO)を用いたPLL方式と同等
である。すなわち、第6図に示す構成では、注入電流制
御装置69の出力に応じて受光器65が出力するビート
信号の周波数flFが変化するので、半導体レーザ60
.61、光アイソレータ62.63、ハーフミラ−64
および受光器65がVCOに相当するといえる。
ところで、一般に半導体レーザは、単一縦モードで発振
しているものでもスペクトル線幅がLMHzから数十M
Hzと広いために、ビート信号のスペクトル線幅も広く
なる。すなわち、これは■COの場合では位相雑音が極
めて大きいことに相当し、このビート信号の時間間隔τ
での位相誤差分散σ2は、スペクトル線幅をΔνとして
、 σ2−2πΔシτ ・・・(2)で与
えられる(K、Kikuchi et al、、 IE
EE Journalof Lightwave Te
chnol、+vo1.1.T−2+NO,6+ pp
、10241033、 Dec、 1984)。
しているものでもスペクトル線幅がLMHzから数十M
Hzと広いために、ビート信号のスペクトル線幅も広く
なる。すなわち、これは■COの場合では位相雑音が極
めて大きいことに相当し、このビート信号の時間間隔τ
での位相誤差分散σ2は、スペクトル線幅をΔνとして
、 σ2−2πΔシτ ・・・(2)で与
えられる(K、Kikuchi et al、、 IE
EE Journalof Lightwave Te
chnol、+vo1.1.T−2+NO,6+ pp
、10241033、 Dec、 1984)。
したがって、位相比較器66として、比較可能な位相差
が±π/2である通常のミキサ室の位相比較器を用いて
、上述したヘテロダイン型の光PL Lを実現するため
には、(2)弐のτを小さくしてσ2を(±π/2)2
より十分に小さくする、すなわち広いループ帯域が必要
となる。例えば、ビート信号のスペクトル線幅が20M
1lzとすれば、少なくとも50MHz以上の広いルー
プ帯域が必要となり、ループ内での遅延時間その他を考
慮すると実現は著しく困難となる。したがって、上記に
、Kuboki、M、0htsuの文献によれば、「分
周比500もしくは2000のプリスケーラ(分周器)
」および[2進アップカウンタ、ダウンカウンタ、全加
算器およびディジタル/アナログ(D/A)コンバータ
からなるディジタル位相比較器」を利用したと報告され
ている。
が±π/2である通常のミキサ室の位相比較器を用いて
、上述したヘテロダイン型の光PL Lを実現するため
には、(2)弐のτを小さくしてσ2を(±π/2)2
より十分に小さくする、すなわち広いループ帯域が必要
となる。例えば、ビート信号のスペクトル線幅が20M
1lzとすれば、少なくとも50MHz以上の広いルー
プ帯域が必要となり、ループ内での遅延時間その他を考
慮すると実現は著しく困難となる。したがって、上記に
、Kuboki、M、0htsuの文献によれば、「分
周比500もしくは2000のプリスケーラ(分周器)
」および[2進アップカウンタ、ダウンカウンタ、全加
算器およびディジタル/アナログ(D/A)コンバータ
からなるディジタル位相比較器」を利用したと報告され
ている。
第7図は、従来の12ビツトのディジタル位相比較器の
構成例を示すブロック図である。
構成例を示すブロック図である。
図において、受光器65の出力であるビート信号ば、分
周比500のプリスケーラ71に入力されて周波数が1
7500となる。プリスケーラ71の出力は、同期式2
進アップカウンタ72に入力され、その電気振動は常時
カウントされて12ビツト2進数として並列に出力され
る。一方、同期式2進ダウンカウンタ73には、標準信
号発生袋W67から相対的に安定化したい周波数fの1
1500の周波数をもつ標準信号が入力され、同様に常
時カウントして12ビツト2進数を並列に出力する。と
ころで、各カウンタ出力は、周波数の積分が位相である
ので、位相に関する情報を常に保持していることになる
。なお、以下の説明では簡単のために、位相比較動作開
始時には各カウンタはリセット状態にあるものとする。
周比500のプリスケーラ71に入力されて周波数が1
7500となる。プリスケーラ71の出力は、同期式2
進アップカウンタ72に入力され、その電気振動は常時
カウントされて12ビツト2進数として並列に出力され
る。一方、同期式2進ダウンカウンタ73には、標準信
号発生袋W67から相対的に安定化したい周波数fの1
1500の周波数をもつ標準信号が入力され、同様に常
時カウントして12ビツト2進数を並列に出力する。と
ころで、各カウンタ出力は、周波数の積分が位相である
ので、位相に関する情報を常に保持していることになる
。なお、以下の説明では簡単のために、位相比較動作開
始時には各カウンタはリセット状態にあるものとする。
12ビツトの全加算器74にば各カウンタ出力が入力さ
れ、その出力の最上位ビy I□ (M S B)がイ
ンバータ75により反転される。この加算結果は、各カ
ウンタに入力されたビート信号(周波数f +p)と標
準信号(周波数f)との位相差をΔφとすれば、Δφ/
2πに2 ” (−2048)を足した値を12ビツト
の2進数表示したものに相当する。したがって、全加算
器74の出力を12ヒツトのディジタル/アナログ(D
/A)コンバータ76に入力することにより、Δφに比
例した出力信号(位相比較出力)を得ることができる。
れ、その出力の最上位ビy I□ (M S B)がイ
ンバータ75により反転される。この加算結果は、各カ
ウンタに入力されたビート信号(周波数f +p)と標
準信号(周波数f)との位相差をΔφとすれば、Δφ/
2πに2 ” (−2048)を足した値を12ビツト
の2進数表示したものに相当する。したがって、全加算
器74の出力を12ヒツトのディジタル/アナログ(D
/A)コンバータ76に入力することにより、Δφに比
例した出力信号(位相比較出力)を得ることができる。
第8図は、この12ビツトのディジタル位相比較器の出
力特性を示す図である。ただし、D/Aコンバータ76
のフルスケール出力を+2[■]とする。なお、比較可
能な位相差Δφの範囲は、±2π×21(−±4096
π)となる。
力特性を示す図である。ただし、D/Aコンバータ76
のフルスケール出力を+2[■]とする。なお、比較可
能な位相差Δφの範囲は、±2π×21(−±4096
π)となる。
しかし、複数ビットの全加算器では、上位のビットはそ
れより下位のビットの演算結果からの桁上がりを考慮す
る必要があるために、上位のピットになるほど演算結果
が得られるまでの遅延時間が大きい。例えば、標準的な
高速論理演算素子であるテキサス・インストルメント社
製5N74八5181八を3個用いて12ビツトの全加
算器を構成した場合には、下位ビットに比べて上位ビッ
トでは最大約20 n secの遅延が生じる。
れより下位のビットの演算結果からの桁上がりを考慮す
る必要があるために、上位のピットになるほど演算結果
が得られるまでの遅延時間が大きい。例えば、標準的な
高速論理演算素子であるテキサス・インストルメント社
製5N74八5181八を3個用いて12ビツトの全加
算器を構成した場合には、下位ビットに比べて上位ビッ
トでは最大約20 n secの遅延が生じる。
したがって、全加算器の入力信号が変化してから出力信
号が正しい結果となるまでには、過渡的に不正確な演算
結果を出力している期間か存在し、この間のD/Aコン
バータ出力(位相比較出力)は、真の位相差とは異なる
位相差に対応する誤差信号になっている。さらに、上位
のビットはどD/Aコンバータ76に与える影響が大き
くので、全加算器74での遅延時間が無視できない程度
に速い速度(例えば10MHz以上の繰り返し周期)で
位相比較を行う場合には、位相比較器から得られる誤差
信号が不安定になっていた。
号が正しい結果となるまでには、過渡的に不正確な演算
結果を出力している期間か存在し、この間のD/Aコン
バータ出力(位相比較出力)は、真の位相差とは異なる
位相差に対応する誤差信号になっている。さらに、上位
のビットはどD/Aコンバータ76に与える影響が大き
くので、全加算器74での遅延時間が無視できない程度
に速い速度(例えば10MHz以上の繰り返し周期)で
位相比較を行う場合には、位相比較器から得られる誤差
信号が不安定になっていた。
また、最上位ビットに関しては、全加算器74の出力を
インバータ75で反転する必要があるので、インバータ
の動作速度が十分に高速でない場0 合にも同様の影響が避けられなかった。
インバータ75で反転する必要があるので、インバータ
の動作速度が十分に高速でない場0 合にも同様の影響が避けられなかった。
第6図に示すヘテロゲイン型の光PLLを構成し、半導
体レーザの発振周波数を相対的に安定化する方式におい
て、その相対安定度を向上させるには、第7図に示した
位相比較器のプリスケーラ71の分周比Nを減らし、位
相比較可能な最小単位2πNを小さ(する必要がある。
体レーザの発振周波数を相対的に安定化する方式におい
て、その相対安定度を向上させるには、第7図に示した
位相比較器のプリスケーラ71の分周比Nを減らし、位
相比較可能な最小単位2πNを小さ(する必要がある。
ところが、電気信号に対応する周波数可変発振器に比較
して、位相雑音が大きい半導体レーザが用いられている
ので、安定した位相同期を実現するためにはループ帯域
を広くして速いフィードバック制御を行わなければなら
ない。すなわち、位相比較器においても比較動作を高速
に行う必要がある。
して、位相雑音が大きい半導体レーザが用いられている
ので、安定した位相同期を実現するためにはループ帯域
を広くして速いフィードバック制御を行わなければなら
ない。すなわち、位相比較器においても比較動作を高速
に行う必要がある。
ここで、位相雑音に起因する位相誤差分散は(2)式で
与えられるので、これが(2πN)2を越えないために
は、ループ帯域F(−1/τ)は少なくとも F−Δν/2πN2 ・・・(3)以
上でなければならない。したがって、例えばN−1とし
、ビート信号のスペクトル線幅Δνが20M)lzの場
合には、ループ帯域Fは少なくとも3MHz以上が必要
となり、位相比較器はさらにその数十〜数百倍の速度で
動作させる必要がある。この場合に、第7図に示した従
来の位相比較器では、上述したように不安定な誤差信号
を与えるので、光PLLによる相対周波数の安定度が劣
化し、最悪の場合には位相同期がはずれて安定化動作そ
のものが破綻することがあった。
与えられるので、これが(2πN)2を越えないために
は、ループ帯域F(−1/τ)は少なくとも F−Δν/2πN2 ・・・(3)以
上でなければならない。したがって、例えばN−1とし
、ビート信号のスペクトル線幅Δνが20M)lzの場
合には、ループ帯域Fは少なくとも3MHz以上が必要
となり、位相比較器はさらにその数十〜数百倍の速度で
動作させる必要がある。この場合に、第7図に示した従
来の位相比較器では、上述したように不安定な誤差信号
を与えるので、光PLLによる相対周波数の安定度が劣
化し、最悪の場合には位相同期がはずれて安定化動作そ
のものが破綻することがあった。
本発明は、全加算器での遅延時間を無視することができ
ない速度領域においても、安定した位相比較動作を行う
ことができるディジタル位相比較器を提供することを目
的とする。
ない速度領域においても、安定した位相比較動作を行う
ことができるディジタル位相比較器を提供することを目
的とする。
(課題を解決するための手段〕
第1図は、本発明の原理構成を示すブロック図である。
本発明は、第一の人力信号の周波数に応した計数を行い
、nビット並列信号として出力する同期式2進アップカ
ウンタと、第二の入力信号の周波数に応じた計数を行い
、nビット並列信号として出力する同期式2進ダウンカ
ウンタと、各カウンタのnビット並列信号の加算処理を
行う全加算器と、全加算器の演算結果の最上位ビットの
反転論理を含むnビット並列信号が入力され、このnビ
ット並列信号に応じた電圧あるいは電流に変換するnビ
ットのディジタル/アナログコンバータとを備えたディ
ジタル位相比較器において、所定の繰り返し周期を有し
位相比較タイミングの基準となる第一の制御信号に応じ
て、第一の入力信号の所定のタイミングに対応する第二
の制御信号および第二の入力信号の所定のタイミングに
対応する第三の制御信号を出力する制御信号発生手段と
、第二の制御信号により、同期式2進アップカウンタが
出力するnビット並列信号をラッチし全加算器に送出す
る第二のラッチ手段と、第三の制御信号により、同期式
2進ダウンカウンタが出力するnビット並列信号をラッ
チし全加算器に送出する3 第三のラッチ手段と、第一の制御信号により、全加算器
が出力するnビット並列信号をラッチし、ディジタル/
アナログコンバータに送出する第一のラッチ手段とを備
えて構成する。
、nビット並列信号として出力する同期式2進アップカ
ウンタと、第二の入力信号の周波数に応じた計数を行い
、nビット並列信号として出力する同期式2進ダウンカ
ウンタと、各カウンタのnビット並列信号の加算処理を
行う全加算器と、全加算器の演算結果の最上位ビットの
反転論理を含むnビット並列信号が入力され、このnビ
ット並列信号に応じた電圧あるいは電流に変換するnビ
ットのディジタル/アナログコンバータとを備えたディ
ジタル位相比較器において、所定の繰り返し周期を有し
位相比較タイミングの基準となる第一の制御信号に応じ
て、第一の入力信号の所定のタイミングに対応する第二
の制御信号および第二の入力信号の所定のタイミングに
対応する第三の制御信号を出力する制御信号発生手段と
、第二の制御信号により、同期式2進アップカウンタが
出力するnビット並列信号をラッチし全加算器に送出す
る第二のラッチ手段と、第三の制御信号により、同期式
2進ダウンカウンタが出力するnビット並列信号をラッ
チし全加算器に送出する3 第三のラッチ手段と、第一の制御信号により、全加算器
が出力するnビット並列信号をラッチし、ディジタル/
アナログコンバータに送出する第一のラッチ手段とを備
えて構成する。
請求項2に記載の発明は、請求項1に記載のディジタル
位相比較器において、同期式2進アップカウンタあるい
は同期式2進ダウンカウンタの少なくとも一方の前段に
、入力信号の周波数を所定の分周比で分周する分周手段
を備えて構成する。
位相比較器において、同期式2進アップカウンタあるい
は同期式2進ダウンカウンタの少なくとも一方の前段に
、入力信号の周波数を所定の分周比で分周する分周手段
を備えて構成する。
請求項3に記載の発明は、請求項1に記載のディジタル
位相比較器において、同期式2進アップカウンタあるい
は同期式2進ダウンカウンタの少なくとも一方の前段に
、入力信号の周波数を所定の逓倍数で逓倍する周波数逓
倍手段を備えて構成する。
位相比較器において、同期式2進アップカウンタあるい
は同期式2進ダウンカウンタの少なくとも一方の前段に
、入力信号の周波数を所定の逓倍数で逓倍する周波数逓
倍手段を備えて構成する。
本発明は、出力されるnビット並列信号間の遅延時間差
を無視できない全加算器の出力段に第一のラッチ手段を
備え、制御信号発生手段が出力する第一の制御信号に応
じた所定のタイミングで、nビット並列信号を所定期間
ラッチしてD/Aコンハークに出力することにより、D
/Aコンバータに入力されるnビット並列信号間の遅延
時間差を吸収することができる。
を無視できない全加算器の出力段に第一のラッチ手段を
備え、制御信号発生手段が出力する第一の制御信号に応
じた所定のタイミングで、nビット並列信号を所定期間
ラッチしてD/Aコンハークに出力することにより、D
/Aコンバータに入力されるnビット並列信号間の遅延
時間差を吸収することができる。
また、同期式2進アップカウンタおよび同期式2進ダウ
ンカウンタの出力段にそれぞれ第二および第三のラッチ
手段を備え、制御信号発生手段が第一の制御信号および
各入力信号に対応して出力する第二の制御信号および第
三の制御信号に応じた所定のタイミングで、nビット並
列信号を所定期間ラッチして全加算器に出力することに
より、各入力信号間の位相差に関する情報を有する正し
いnビット並列信号を全加算器に送出することができる
。
ンカウンタの出力段にそれぞれ第二および第三のラッチ
手段を備え、制御信号発生手段が第一の制御信号および
各入力信号に対応して出力する第二の制御信号および第
三の制御信号に応じた所定のタイミングで、nビット並
列信号を所定期間ラッチして全加算器に出力することに
より、各入力信号間の位相差に関する情報を有する正し
いnビット並列信号を全加算器に送出することができる
。
(実施例〕
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第2図は、本発明ディジタル位相比較器の第一の実施例
構成を示すブロック図である。
構成を示すブロック図である。
図において、位相検出部10.20には、それぞれ周波
数[、で振動する第一の正弦波入力信号、周波数f2で
振動する第二の正弦波入力信号が入力される。
数[、で振動する第一の正弦波入力信号、周波数f2で
振動する第二の正弦波入力信号が入力される。
位相検出部10は、第一の正弦波人力信号が入力される
波形整形回路11、その出力がクロックとして入力され
る8ビツトの同期式2進アップカウンタ12、その8ビ
ツトの計数出力がD入力に与えられる8ビツトDフリツ
プフロツプ13、波形整形回路11の出力がインバータ
14を介してクロックとして与えられ、そのD入力に位
相比較動作のタイミングを与える制御信号(以下、「位
相比較クロック信号」という。)が位相比較クロック信
号発生回路30から与えられ、そのQ出力を8ビツトD
フリツプフロツプ13のクロック入力として与えるDフ
リップフロップ15により構成される。
波形整形回路11、その出力がクロックとして入力され
る8ビツトの同期式2進アップカウンタ12、その8ビ
ツトの計数出力がD入力に与えられる8ビツトDフリツ
プフロツプ13、波形整形回路11の出力がインバータ
14を介してクロックとして与えられ、そのD入力に位
相比較動作のタイミングを与える制御信号(以下、「位
相比較クロック信号」という。)が位相比較クロック信
号発生回路30から与えられ、そのQ出力を8ビツトD
フリツプフロツプ13のクロック入力として与えるDフ
リップフロップ15により構成される。
周波数f、の近傍の周波数f2で振動する第二の正弦波
入力信号が入力される位相比較部20ば、■ 位相比較部10に対して、8ビツトの同期式2進アップ
カウンタ12を同期式2進ダウンカウンタ22に置き換
える他は、波形整形回路21.8ビツトDフリツプフロ
ツプ23、インバータ24およびDフリップフロップ2
5は、それぞれ対応するものと同様に構成される。
入力信号が入力される位相比較部20ば、■ 位相比較部10に対して、8ビツトの同期式2進アップ
カウンタ12を同期式2進ダウンカウンタ22に置き換
える他は、波形整形回路21.8ビツトDフリツプフロ
ツプ23、インバータ24およびDフリップフロップ2
5は、それぞれ対応するものと同様に構成される。
位相比較部10.20の8ビツトDフリツプフロツプ1
3.23の各8ビット並列出力は、第一の正弦波入力信
号および第二の正弦波入力信号の各位相検出出力として
位相比較部4oに入力される。
3.23の各8ビット並列出力は、第一の正弦波入力信
号および第二の正弦波入力信号の各位相検出出力として
位相比較部4oに入力される。
位相比較部40は、8ビツトDフリツプフロツプ13.
23の各8ビット並列出力が入力される8ビツトの全加
算器41、その演算結果出力の最上位ビットが接続され
るインバータ42、インバータ出力および全加算器41
の最上位ビットの他のビットに対応する出力がD入力と
して与えられ、そのクロック入力に位相比較クロック信
号発生回路30から位相比較クロック信号が与えられる
8ビツトDフリツプフロツプ43、その8ビツトの7 並列出力が接続され、比較結果を出力する8ビツトのD
/Aコンバータ44により構成される。
23の各8ビット並列出力が入力される8ビツトの全加
算器41、その演算結果出力の最上位ビットが接続され
るインバータ42、インバータ出力および全加算器41
の最上位ビットの他のビットに対応する出力がD入力と
して与えられ、そのクロック入力に位相比較クロック信
号発生回路30から位相比較クロック信号が与えられる
8ビツトDフリツプフロツプ43、その8ビツトの7 並列出力が接続され、比較結果を出力する8ビツトのD
/Aコンバータ44により構成される。
このような構成に基づいて、まず位相検出部10の動作
について、第3図に示すタイムチャートを参照して説明
する。
について、第3図に示すタイムチャートを参照して説明
する。
なお、ここでは説明を容易にするために、各カウンタお
よびフリップフロップなどのクロック入力に応じて動作
する順序回路は、すべてクロック信号の立ち上がりで動
作するもの(ポジティブエツジ・トリガ)と仮定するが
、クロック信号の立ち下がりで動作するもの(ネガティ
ブ・エツジ・トリガ)のみの構成、あるいはその両者を
混在させる構成であってもよい。
よびフリップフロップなどのクロック入力に応じて動作
する順序回路は、すべてクロック信号の立ち上がりで動
作するもの(ポジティブエツジ・トリガ)と仮定するが
、クロック信号の立ち下がりで動作するもの(ネガティ
ブ・エツジ・トリガ)のみの構成、あるいはその両者を
混在させる構成であってもよい。
位相検出部10に入力される第一の正弦波入力信号(a
)は、波形整形回路11によってディジタル回路に適し
た論理振幅およびバイアスレベルを存する方形波の整形
信号(+))に変換される。この出力は、8ビツトの同
期式2進アップカウンタ12のクロックとして入力され
、その振動が正の方向に計数されて8ビツトの2進数と
して並列出力され8 る。この8ビツトの計数出力は、8ビツトDフリツプフ
ロツプ13に入力され、位相比較動作のタイミングと同
期がとられる。
)は、波形整形回路11によってディジタル回路に適し
た論理振幅およびバイアスレベルを存する方形波の整形
信号(+))に変換される。この出力は、8ビツトの同
期式2進アップカウンタ12のクロックとして入力され
、その振動が正の方向に計数されて8ビツトの2進数と
して並列出力され8 る。この8ビツトの計数出力は、8ビツトDフリツプフ
ロツプ13に入力され、位相比較動作のタイミングと同
期がとられる。
一方、波形整形回路11の整形信号(b)は、高速のイ
ンバータ14を介して、その反転信号同がDフリップフ
ロップ15のクロックとして与えられる。このDフリッ
プフロップ15のD入力には、位相比較クロック信号発
生回路30から位相比較クロック信号(e)が与えられ
ており、位相比較クロック信号(e)がオン状態にあり
、かつ波形整形回路11の出力が立ち下がった瞬間に、
Dフリッ1プフロップ15のQ出力、すなわち8ビツト
DフリツプフロツプI3のクロック信号(C)がオンと
なる。
ンバータ14を介して、その反転信号同がDフリップフ
ロップ15のクロックとして与えられる。このDフリッ
プフロップ15のD入力には、位相比較クロック信号発
生回路30から位相比較クロック信号(e)が与えられ
ており、位相比較クロック信号(e)がオン状態にあり
、かつ波形整形回路11の出力が立ち下がった瞬間に、
Dフリッ1プフロップ15のQ出力、すなわち8ビツト
DフリツプフロツプI3のクロック信号(C)がオンと
なる。
ここで、位相比較クロック信号(e)の繰り返し周期T
が正弦波入力信号(a)の周期の概ね2倍以上あれば、
位相比較クロック信号(e)がオンあるいはオフになっ
ている間に、整形信号(b)は少なくとも必ず1回は立
ち下がる。したがって、8ピツ)Dフリップフロップ1
3は、各クロック周期ごとに必ず、同期式2進アップカ
ウンタ12がら8ビット9 の2進数として並列出力される計数出力を取り込み、そ
の値を少なくとも次に位相比較クロック信号(e)がオ
ンになるまで出力し続ける。
が正弦波入力信号(a)の周期の概ね2倍以上あれば、
位相比較クロック信号(e)がオンあるいはオフになっ
ている間に、整形信号(b)は少なくとも必ず1回は立
ち下がる。したがって、8ピツ)Dフリップフロップ1
3は、各クロック周期ごとに必ず、同期式2進アップカ
ウンタ12がら8ビット9 の2進数として並列出力される計数出力を取り込み、そ
の値を少なくとも次に位相比較クロック信号(e)がオ
ンになるまで出力し続ける。
なお、第3図のA点のように、位相比較クロック信号(
e)と正弦波入力信号(a)がほぼ同時に立ち上がった
場合においても、反転信号(d)が整形信号(b)に比
べて半周期ずれているので、クロック信号(C)に対応
する8ビツトDフリツプフロツプ13の動作タイミング
はその入力信号から半周期遅れる。
e)と正弦波入力信号(a)がほぼ同時に立ち上がった
場合においても、反転信号(d)が整形信号(b)に比
べて半周期ずれているので、クロック信号(C)に対応
する8ビツトDフリツプフロツプ13の動作タイミング
はその入力信号から半周期遅れる。
したがって、同期式2進アップカウンタ12がデータ取
り込み中の不安定な信号を取り込むことなく、確実に8
ビツトの計数出力を8ピツ1〜DフリツプフロツプI3
に取り込み保持することができる。
り込み中の不安定な信号を取り込むことなく、確実に8
ビツトの計数出力を8ピツ1〜DフリツプフロツプI3
に取り込み保持することができる。
第二の正弦波入力信号の位相を検出する位相検出部20
においても、波形整形回路21.8ビツトの同期式2進
ダウンカウンタ22.8ビツトDフリツプフロツプ23
、インバータ24およびDフリップフロップ25の動作
は同様である。ただし、同期式2進ダウンカウンタ22
は、人力クロ0 ツク信号に従って負の方向に計数する。
においても、波形整形回路21.8ビツトの同期式2進
ダウンカウンタ22.8ビツトDフリツプフロツプ23
、インバータ24およびDフリップフロップ25の動作
は同様である。ただし、同期式2進ダウンカウンタ22
は、人力クロ0 ツク信号に従って負の方向に計数する。
ここで、本ディジタル位相比較器を第6図に示す光PL
Lに用いた場合には、第一の正弦波入力信号は例えば受
光器65から出力されるビート信号に対応し、第二の正
弦波入力信号は例えば標準信号発生装置67から出力さ
れる標準信号に対応する。
Lに用いた場合には、第一の正弦波入力信号は例えば受
光器65から出力されるビート信号に対応し、第二の正
弦波入力信号は例えば標準信号発生装置67から出力さ
れる標準信号に対応する。
次に、位相比較部40の動作について説明する。
8ビツトの全加算器41には、位相検出部10.20の
各8ビツトDフリツプフロツプ13.23の8ビット並
列出力が入力され、8ビツトの演算結果が出力される。
各8ビツトDフリツプフロツプ13.23の8ビット並
列出力が入力され、8ビツトの演算結果が出力される。
この演算結果は8ビツトDフリツプフロツプ43に入力
され、位相比較クロック信号発生回路30から出力され
る位相比較クロック信号に従って、その瞬間の値を1ク
ロック周期Tの間保持する。ここで、8ビツトDフリツ
プフロツプ43に与えられる位相比較クロック信号は、
位相検出部10.20の各Dフリップフロップ15.2
5に与えられるタイミングと同時とする。なお、全加算
器41の演算結果の最上位ピッ1 トは、インバータ42を介して反転されて8ビツトDフ
リツプフロツプ43に入力される。
され、位相比較クロック信号発生回路30から出力され
る位相比較クロック信号に従って、その瞬間の値を1ク
ロック周期Tの間保持する。ここで、8ビツトDフリツ
プフロツプ43に与えられる位相比較クロック信号は、
位相検出部10.20の各Dフリップフロップ15.2
5に与えられるタイミングと同時とする。なお、全加算
器41の演算結果の最上位ピッ1 トは、インバータ42を介して反転されて8ビツトDフ
リツプフロツプ43に入力される。
8ピントDフリツプフロツプ13.23は位相比較クロ
ック信号に同期した動作を行うが、全加算器41には必
ず遅延時間が存在するので、各カウンタから取り込まれ
る位相情報は全加算器41の出力にはまだ影響を及ぼさ
ない。
ック信号に同期した動作を行うが、全加算器41には必
ず遅延時間が存在するので、各カウンタから取り込まれ
る位相情報は全加算器41の出力にはまだ影響を及ぼさ
ない。
したがって、同様に位相比較クロック信号に同期して動
作する8ビツトDフリツプフロツプ43の出力は、少な
くとも半クロツク周期T/2より前に、各8ビツトDフ
リツプフロツプ13.23に取り込まれて保持された値
を演算した結果となり、全加算器41およびインバータ
42の遅延時間の最大値がT/2以下であれば、8ピツ
)Dフリップフロップ43から過渡的な演算結果が出力
されることはない。すなわち、位相比較部40は不安定
な動作を示すことがなく、例えば上述した論理演算素子
5N74AS181^を2個用いて8ビツトの全加算器
41を構成した場合でも、最大遅延時間は約10 n
secであるので位相比較クロック信号を2 50MHz程度にまで高めることが可能となる。
作する8ビツトDフリツプフロツプ43の出力は、少な
くとも半クロツク周期T/2より前に、各8ビツトDフ
リツプフロツプ13.23に取り込まれて保持された値
を演算した結果となり、全加算器41およびインバータ
42の遅延時間の最大値がT/2以下であれば、8ピツ
)Dフリップフロップ43から過渡的な演算結果が出力
されることはない。すなわち、位相比較部40は不安定
な動作を示すことがなく、例えば上述した論理演算素子
5N74AS181^を2個用いて8ビツトの全加算器
41を構成した場合でも、最大遅延時間は約10 n
secであるので位相比較クロック信号を2 50MHz程度にまで高めることが可能となる。
8ビツトDフリツプフロツプ43から8ビツトの並列出
力が8ビツトのD/Aコンバータ44に与えられること
により、その出力には第一および第二の各正弦波入力信
号の位相差に応じた結果(比較結果出力)が得られる。
力が8ビツトのD/Aコンバータ44に与えられること
により、その出力には第一および第二の各正弦波入力信
号の位相差に応じた結果(比較結果出力)が得られる。
第4図は、本発明ディジタル位相比較器の第一の実施例
構成を示すブロック図である。
構成を示すブロック図である。
本実施例の特徴とするところは、第一の実施例において
正弦波入力信号から同じ周波数の方形波信号を生成する
波形整形回路11.21の代わりに、正弦波入力信号の
周波数を例えば1/20にした方形波を発生するプリス
ケーラ17.27を用いた構成にある。なお、プリスケ
ーラの分周比は例えば約1000程度でも可能である。
正弦波入力信号から同じ周波数の方形波信号を生成する
波形整形回路11.21の代わりに、正弦波入力信号の
周波数を例えば1/20にした方形波を発生するプリス
ケーラ17.27を用いた構成にある。なお、プリスケ
ーラの分周比は例えば約1000程度でも可能である。
また、他の構成は第一の実施例とまったく同様であり、
同一番号により示してその説明は省略する。
同一番号により示してその説明は省略する。
このようなプリスケーラ17.27を用いることにより
、相対安定化したい周波数差fが各論理回路およびD/
Aコンバータの動作速度より高い3 場合においても、位相比較器としての動作速度は分周比
に応じた値(1/20)ですむ。
、相対安定化したい周波数差fが各論理回路およびD/
Aコンバータの動作速度より高い3 場合においても、位相比較器としての動作速度は分周比
に応じた値(1/20)ですむ。
さらに、第一の実施例で説明したように、本発明によっ
て全加算器41の遅延時間の逆数の半分まで、位相比較
器の動作速度を高めても安定した動作が可能であるので
、大きな周波数差rに対する比較動作が容易である。
て全加算器41の遅延時間の逆数の半分まで、位相比較
器の動作速度を高めても安定した動作が可能であるので
、大きな周波数差rに対する比較動作が容易である。
また、位相検出および位相比較を行う際に、位相雑音の
影響が実質的にプリスケーラの分周比に応じて小さくな
り、スペクトル線幅の広く半導体レーザを用いた光P
L Lにも適用可能となる。
影響が実質的にプリスケーラの分周比に応じて小さくな
り、スペクトル線幅の広く半導体レーザを用いた光P
L Lにも適用可能となる。
なお、本実施例では、各位相検出部10’、20′にプ
リスケーラを配置しているが、その一方を波形整形回路
で、他方をプリスケーラで構成しても同様の比較動作が
可能である。
リスケーラを配置しているが、その一方を波形整形回路
で、他方をプリスケーラで構成しても同様の比較動作が
可能である。
第5図は、本発明ディジタル位相比較器の第三の実施例
構成を示すブロック図である。
構成を示すブロック図である。
本実施例の特徴とするところは、第一の実施例において
正弦波入力信号から同じ周波数の方形波信号を生成する
波形整形回路11.21の代わり4 に、正弦波入力信号の周波数を例えば2倍にした方形波
を発生ずる周波数逓倍器19.29を用いた構成にある
。なお、周波数逓倍器の逓倍数は例えば約10程度でも
可能である。また、他の構成は第一の実施例とまったく
同様であり、同一番号により示してその説明は省略する
。
正弦波入力信号から同じ周波数の方形波信号を生成する
波形整形回路11.21の代わり4 に、正弦波入力信号の周波数を例えば2倍にした方形波
を発生ずる周波数逓倍器19.29を用いた構成にある
。なお、周波数逓倍器の逓倍数は例えば約10程度でも
可能である。また、他の構成は第一の実施例とまったく
同様であり、同一番号により示してその説明は省略する
。
例えば2倍の周波数逓倍器19.29を用いることによ
り、比較検出することができる位相差の最小単位が2π
からπに半減し、ヘテロダイン型の光P L Lを構成
して相対周波数安定化を図った場合には、安定度を2倍
に改善することができる。
り、比較検出することができる位相差の最小単位が2π
からπに半減し、ヘテロダイン型の光P L Lを構成
して相対周波数安定化を図った場合には、安定度を2倍
に改善することができる。
さらに、位相比較器の動作速度を全加算器41の遅延時
間によって制限されるところまで高めても安定した動作
が可能なことは、第一および第二の実施例と同様である
。
間によって制限されるところまで高めても安定した動作
が可能なことは、第一および第二の実施例と同様である
。
なお、本実施例では、各位相検出部lO″、20″に周
波数逓倍器を配置しているが、その一方を波形整形回路
で、他方を周波数逓倍器で構成しても同様の比較動作が
可能である。
波数逓倍器を配置しているが、その一方を波形整形回路
で、他方を周波数逓倍器で構成しても同様の比較動作が
可能である。
ところで、以上示した各実施例構成では、各部5
が8ビツト対応になっているが、−船釣にnビット(n
≧2)であっても同様である。また、ディジタル位相比
較器を構成するディジタル論理回路および順序回路素子
として、エミッタ・カップルド・ロジック(ECL)回
路のように相補的な出力が得られる構成であれば、その
反転出力を用いることによりインバータ省略することが
できる。
≧2)であっても同様である。また、ディジタル位相比
較器を構成するディジタル論理回路および順序回路素子
として、エミッタ・カップルド・ロジック(ECL)回
路のように相補的な出力が得られる構成であれば、その
反転出力を用いることによりインバータ省略することが
できる。
〔発明の効果]
上述したように、本発明は、ディジタル位相比較器を構
成する各ディジクル回路での遅延時間を無視できない信
号速度に対して、並列複数ビット間のタイミングのずれ
に起因する過渡的な誤った位相比較結果を出力すること
がなく、高速信号においても安定した位相比較動作が可
能になる。
成する各ディジクル回路での遅延時間を無視できない信
号速度に対して、並列複数ビット間のタイミングのずれ
に起因する過渡的な誤った位相比較結果を出力すること
がなく、高速信号においても安定した位相比較動作が可
能になる。
したがって、一方の半導体レーザの発振光周波数を他方
の基準となる半導体レーザの発振光周波数に相対的に安
定化するヘテロダイン型の光PLLにおいても、本発明
のディジタル位相比較器を用いることにより、広いルー
プ帯域を有し、がっ6 安定した動作を実現させることができる。
の基準となる半導体レーザの発振光周波数に相対的に安
定化するヘテロダイン型の光PLLにおいても、本発明
のディジタル位相比較器を用いることにより、広いルー
プ帯域を有し、がっ6 安定した動作を実現させることができる。
第1図は本発明の原理構成を示すブロック図。
第2図は本発明の第一の実施例構成を示すブロック図。
第3図は位相検出部の動作を説明するタイムチャート。
第4図は本発明の第二の実施例構成を示すブロック図。
第5図は本発明の第三の実施例構成を示すブロック図。
第6図はヘテロダイン型の光位相同期ループ(光PLL
)の構成例を示すブロック図。 第7図は従来の12ビツトのディジタル位相比較器の構
成例を示すブロック図。 第8図は12ビツトのディジタル位相比較器の出力特性
を示す図。 10.20・・・位相検出部、II、21・・・波形整
形回路、12・・・同期式2進アップカウンタ、227 ・・・同期式2進ダウンカウンタ、13.23・・・8
ビツトDフリツプフロツプ、14.24・・・インバー
タ、15.25・・・Dフリップフロップ、17.27
・・・プリスケーラ、19.29・・・周波数逓倍器、
30・・・位相比較クロック信号発生回路、40・・・
位相比較部、41・・・全加算器、42・・・インバー
タ、43・・・8ビツトDフリツプフロツプ、44・・
・D/Aコンバータ、60.61・・・半導体レーザ、
62.63・・・光アイソレータ、64・・・ハーフミ
ラ−165・・・受光器、66・・・位相比較器、67
・・・標準信号発生装置、68・・・ループフィルタ、
69・・・注入電流制御装置。 8 特開平3 109818 (10)
)の構成例を示すブロック図。 第7図は従来の12ビツトのディジタル位相比較器の構
成例を示すブロック図。 第8図は12ビツトのディジタル位相比較器の出力特性
を示す図。 10.20・・・位相検出部、II、21・・・波形整
形回路、12・・・同期式2進アップカウンタ、227 ・・・同期式2進ダウンカウンタ、13.23・・・8
ビツトDフリツプフロツプ、14.24・・・インバー
タ、15.25・・・Dフリップフロップ、17.27
・・・プリスケーラ、19.29・・・周波数逓倍器、
30・・・位相比較クロック信号発生回路、40・・・
位相比較部、41・・・全加算器、42・・・インバー
タ、43・・・8ビツトDフリツプフロツプ、44・・
・D/Aコンバータ、60.61・・・半導体レーザ、
62.63・・・光アイソレータ、64・・・ハーフミ
ラ−165・・・受光器、66・・・位相比較器、67
・・・標準信号発生装置、68・・・ループフィルタ、
69・・・注入電流制御装置。 8 特開平3 109818 (10)
Claims (3)
- (1)第一の入力信号の周波数に応じた計数を行い、n
ビット並列信号として出力する同期式2進アップカウン
タと、第二の入力信号の周波数に応じた計数を行い、n
ビット並列信号として出力する同期式2進ダウンカウン
タと、前記各カウンタのnビット並列信号の加算処理を
行う全加算器と、前記全加算器の演算結果の最上位ビッ
トの反転論理を含むnビット並列信号が入力され、この
nビット並列信号に応じた電圧あるいは電流に変換する
nビットのディジタル/アナログコンバータとを備えた
ディジタル位相比較器において、所定の繰り返し周期を
有し位相比較タイミングの基準となる第一の制御信号に
応じて、前記第一の入力信号の所定のタイミングに対応
する第二の制御信号および前記第二の入力信号の所定の
タイミングに対応する第三の制御信号を出力する制御信
号発生手段と、 前記第二の制御信号により、前記同期式2進アップカウ
ンタが出力するnビット並列信号をラッチし前記全加算
器に送出する第二のラッチ手段と、前記第三の制御信号
により、前記同期式2進ダウンカウンタが出力するnビ
ット並列信号をラッチし前記全加算器に送出する第三の
ラッチ手段と、前記第一の制御信号により、前記全加算
器が出力するnビット並列信号をラッチし、前記ディジ
タル/アナログコンバータに送出する第一のラッチ手段
と を備えたことを特徴とするディジタル位相比較器。 - (2)請求項1に記載のディジタル位相比較器において
、 同期式2進アップカウンタあるいは同期式2進ダウンカ
ウンタの少なくとも一方の前段に、入力信号の周波数を
所定の分周比で分周する分周手段を備えた ことを特徴とするディジタル位相比較器。 - (3)請求項1に記載のディジタル位相比較器において
、 同期式2進アップカウンタあるいは同期式2進ダウンカ
ウンタの少なくとも一方の前段に、入力信号の周波数を
所定の逓倍数で逓倍する周波数逓倍手段を備えた ことを特徴とするディジタル位相比較器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1248438A JPH03109818A (ja) | 1989-09-25 | 1989-09-25 | ディジタル位相比較器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1248438A JPH03109818A (ja) | 1989-09-25 | 1989-09-25 | ディジタル位相比較器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03109818A true JPH03109818A (ja) | 1991-05-09 |
Family
ID=17178130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1248438A Pending JPH03109818A (ja) | 1989-09-25 | 1989-09-25 | ディジタル位相比較器 |
Country Status (1)
Country | Link |
---|---|
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